专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，更具体地说，涉及具有动态可重配置电路配置的半导体器件。
背景技术：
通常，通过在设计步骤中确定AND门、OR门等的设置以及它们之间的相互连接以便执行预定处理，从而制造诸如LSI之类的传统半导体器件以使其能够执行满足必需规格的预定处理。即，为了在传统半导体器件中实现预期功能，通过对每个门(在每个门级)设计电路配置(逻辑配置)制造实现功能的半导体器件。
相比之下，某些半导体器件即使在其制成后也能通过对其电路配置进行重配置从而改变要被执行的处理。这种可重配置半导体器件具有多个能改变自身功能的运算单元，并且可以通过响应于来自CPU的控制信号(配置信息)对电路配置进行重配置从而改变要被执行的处理。
在上述这种传统可重配置半导体器件中，如图5所示设置每个都具有预定存储容量的多个存储器(RAM 1至RAM 3)62-1至62-3以实现用户所需的预期功能。图5中，标号61表示总线(选择器/寄存器)；标号63表示运算单元。虽然运算单元63被示意性地图示为一个运算器件，但是实际上它是由多个电路(运算器件等)组成的。
不幸的是，虽然传统可重配置半导体器件具有图5所示的存储器62-1至62-3，但是每个存储器的存储容量不能改变。因此，诸如地址区不足这样的不便会随用途(应用)出现。有时这会极大损害使用的方便性。
例如，即便当图5所示的存储器62-1至62-3每一个都具有相同的存储容量并且存储器62-1和62-2拥有未使用区域时，这些未使用区域也不能被用作RAM 3。同样，例如当存储器62-1至62-3能够输入及输出64位数据而运算单元63需要128位数据时，不能立刻得到这种128位数据。因此，首先读出64位数据，然后通过切换存储器再读出剩下的64位数据。
例如，如果在常规电路板设计中预定了具体应用，则根据具体应用设置具有最优容量的存储器，以便不产生任何不必要的存储区域。但是，可重配置半导体器件是如此制造以致即使在制造后也能改变具体应用。因为作为目的的应用是可变的，所以不可能确定最优存储容量。因此，即使当可重配置半导体器件具有大量存储器时，在许多情形中它们也不能被有效使用。
在使用多个传统处理器进行并行处理的领域，公开了这样的技术通过使用开关重配置存储器配置，处理器最优化每个本地存储器；以及处理器访问总线网络另一侧的缓冲存储器(例如，专利文献1和2)。
专利文献1日本在先公开专利申请No.Hei 1-94469。
专利文献2日本在先公开专利申请No.Hei 5-108586。
发明内容
本发明的目的是自由改变在具有动态可重配置电路配置的半导体器件中使用的存储器容量。
本发明的半导体器件包括多个存储器、输出配置信息的控制电路，以及根据配置信息重配置由多个存储器形成的存储区域的存储器重配置电路。存储器重配置电路根据提供的配置信息动态改变存储器到存储器端口的分配情况。
图1A和图1B是用于解释本发明实施例原理的图。
图2是示出了本发明实施例的可重配置半导体器件的设置示例的图。
图3是示出了存储器重配置电路的设置示例的图；
图4是示出了该实施例的可重配置半导体器件的另一设置示例的图；图5是用于解释传统可重配置半导体器件的存储器配置的图。
具体实施例方式
下面将参考附图描述本发明的实施例。
首先，下面将参考图1A和图1B解释本发明实施例的原理。
图1A是用于解释该实施例的可重配置半导体器件原理的图。该实施例的可重配置半导体器件具有序列发生器(控制电路)1、总线(选择器/寄存器)2、存储器重配置电路3、多个存储器(ram)4-1至4-5以及多个运算单元5。
序列发生器1全面控制半导体器件。序列发生器1进行管理及控制以动态改变总线2、存储器重配置电路3和运算单元5的电路配置。例如，序列发生器1生成配置信息，该配置信息使得可以动态改变电路配置。总线2在从序列发生器1提供的配置信息CI 1的控制下，向/从存储器重配置电路3和运算单元5提供/接收数据。
存储器重配置电路3根据从序列发生器1提供的配置信息CI 2重配置存储区域。更具体地说，在配置信息CI 2的基础上，存储器重配置电路3将存储器(ram)4-1至4-5中的一个或某几个的组合分配至主存储器端口(后文称为RAM端口)RP 1至RP 3。
运算单元5在从序列发生器1提供的配置信息基础上改变自身的电路配置，并且通过使用来自总线2的输入数据执行运算处理。
如图1A所示，RAM端口RP 1至RP 3都被如此设置以致能够交换地址信号AD、写数据信号WD和读数据信号RD。同样，存储器重配置电路3和存储器4-1至4-5如此连接以致能够交换内部地址信号IAD、内部写数据信号IWD和内部读数据信号IRD。
图1B示出了由存储器重配置电路3重配置的存储区域的示例。在图1B所示示例中，图1A所示设置中的存储器4-1和4-2(ram-a和ram-b)、存储器4-3和4-4(ram-c和ram-d)和存储器4-5(ram-e)分别被分配至图1A所示的设置中的第一RAM端口RP 1、第二RAM端口RP 2和第三RAM端口RP 3。
即，当从总线2看时，ram-a(4-1)和ram-b(4-2)被组合为RAM 1(6-1)，ram-c(4-3)和ram-d(4-4)被组合为RAM 2(6-2)，ram-e(4-5)是RAM 3(6-3)。通过存储器重配置电路3对存储区域如此进行重配置，从这些存储器外部(从总线2)看来，不用改变存储器，就可以根据目的改变存储容量并且进行重配置。
图2是示出了该实施例的可重配置半导体器件的实际设置的图。如图2所示，该实施例的可重配置半导体器件具有序列发生器(控制电路)11和运算处理器12。
序列发生器11根据来自外部(例如，经由外部总线13连接的处理器)的指令全面控制该半导体器件。序列发生器11进行管理及控制，以动态改变运算处理器12的电路配置。序列发生器11生成配置信息，用于根据应用动态改变运算处理器12的电路配置，并且经由信号线连接到运算处理器12的各个功能单元，从而能够提供配置信息。
序列发生器11具有状态控制器21、状态寄存器22和配置存储器23。
例如，在预置顺序或来自运算处理器12的状态转变指示的基础上，状态控制器21生成配置存储器地址，用于从配置存储器23读出将运算处理器12的状态(电路配置)改变为下一状态的配置信息，并且还生成读取定时。状态控制器21生成配置存储器地址是通过参考指示状态寄存器22保持的当前状态的信息完成的。当当前状态改变为下一状态时，更新状态寄存器22中保持的信息。
配置存储器23存储配置信息，该配置信息设置运算处理器12的电路配置。所有的配置信息都是在开始操作前从外部预先写到配置存储器23中，并且为每种状态中都保持所有配置信息。在状态控制器21的控制下，读出存储在配置存储器23中的配置信息并输出到运算处理器12。
运算处理器12具有总线(选择器/寄存器)31、存储器重配置电路32、多个存储器(数据存储器)33-1至33-5，以及多个运算单元34。
总线31由从序列发生器11提供的配置信息控制。总线31连接到存储器重配置电路32和运算单元34，并且在它们之间交换数据。
更具体地说，根据配置信息，总线31向运算单元34提供数据，经由存储器重配置电路32提供要被写入存储器33-1至33-5的数据，或者经由存储器重配置电路32接收从存储器33-1至33-5读出的数据。同样，总线31具有临时保持数据的寄存器功能，并且可以根据配置信息输出所保持的数据。
存储器重配置电路32根据来自序列发生器11的配置信息，动态重配置由存储器33-1至33-5形成的存储区域。即，根据配置信息，存储器重配置电路32动态改变存储器33-1至33-5到RAM端口的分配情况。稍后将详细描述存储器重配置电路32的设置。
存储器33-1至33-5存储与运算处理器12中的处理有关的数据等。当存储器重配置电路32重配置存储区域时，存储器33-1至33-5被适当地分配到主RAM端口。
通过使用例如移位电路(移位器)、ALU(算术和逻辑单元)和选择器形成每个运算单元34(为了描述方便，这些部件在后文也可以不加区分地简单称作运算器件)。运算单元34通过使用从总线31提供的输入数据，执行预定操作，并且输出操作结果。注意，可以根据要使用的应用，适当地选择及确定运算单元34，更具体地说是形成运算单元34的多个运算器件(或一个运算器件)。
在运算单元34中，在从序列发生器11提供的配置信息的基础上，设置每个运算器件的工作模式以及它们之间的连接。即，可以根据配置信息改变每个运算单元34的电路配置，并且各个运算器件被如此控制以致实现预期功能，例如加法、乘法、位操作和逻辑运算(AND、OR及EOR)。
例如，在移位电路中，控制移位量、算术移位过程、逻辑移位过程、移位过程后的预定位的掩码过程等。同样，在通过使用例如AND(逻辑乘运算)电路及OR(逻辑加运算)电路形成的ALU中，ALU的电路(运算)功能整体上通过合适组合这些电路而被管理。例如，在选择器中，控制要被输出的多个输入中的一个。另外，控制移位电路、ALU、选择器等之间的连接。
上述具有序列发生器11的可重配置半导体器件使得所谓的动态重配置成为可能，并且可以对每个时钟动态配置电路配置。例如，存储器重配置电路32可以对每个时钟重配置存储区域，并且可以对每个时钟动态改变存储区域，即，存储器33-1至33-5的分配情况。同样，运算处理器12在来自序列发生器11的配置信息的基础上，在某个时钟周期期间可以执行功能A，而在下一时钟周期期间可以执行不同于功能A的功能B。
图3是示出了存储器重配置电路32的设置示例的图。
为了描述方便，除了存储器重配置电路32外，图3还示出了序列发生器11、存储器33-1和33-2，以及RAM端口RP 1和RP 2。
存储器重配置电路具有对应于RAM端口RP 1、RP 2……的解码器41A和41B，以及选择器44A和44B。存储器重配置电路还具有对应于存储器33-1、33-2……的选择器42A、42B、43A、43B、45A和45B。
如图3所示，对应于RAM端口RP 1和RP 2的部分具有相同的设置，对应于存储器33-1和33-2的部分具有相同的设置。因此，下面将解释对应于RAM端口RP 1的部分和对应于存储器33-1的部分作为代表。
配备的解码器41A将经由RAM端口RP 1输入的地址信号AD 1的预定位(例如，地址AD 1的几位高位)解码。另外，解码器41A将对应于解码结果的解码后信号输出到对应于存储器33-1、33-2……的选择器45A、45B……向选择器42A提供输入到RAM端口RP 1、RP 2……的地址AD 1、AD 2……(除了已经提供给每个解码器的预定位之外)。选择器42A选择所提供的地址AD 1、AD 2……中的一个，并且将选中的地址输出到存储器33-1的地址输入端ad。
同样地，向选择器43A提供经由RAM端口RP 1、RP 2……输入的写数据信号WD 1、WD 2……，选择器43A选择这些写数据中的一个，并将选中的写数据输出到存储器33-1的写数据输入端wd。
同样，向选择器44A提供从存储器33-1、33-2……读出的读数据，即，从这些存储器的读数据输出端rd输出。选择器44A选择这些所提供的读数据中的一个，并经由RAM端口RP 1将选中的读数据输出为读数据信号RD 1。
向选择器45A提供从解码器41A、41B……输出的解码后信号，选择器45A选择这些解码信号中的一个，并且将选中的解码信号输出到存储器33-1的的片选输入端cs。
注意，在从序列发生器11提供的配置信息的基础上控制解码器41A及选择器42A、43A、44A和45A，并且可以根据配置信息动态改变它们的电路配置。注意，从序列发生器11提供存储器33-1的控制信号(例如，读信号或写信号)。
通过如上配置存储器重配置电路32，通过对地址信号AD 1、AD2……的预定位解码所获得的解码信号作为片选信号经由选择器45A、45B……输入到存储器33-1、33-2……，由此确定要被使用的存储器。例如，通过使用合并形式的存储器33-1和33-2并控制解码器41A及选择器45A和45B，从而使片选信号在地址AD 1的最高有效位的值是“0”时提供给存储器33-1，而在最高有效位的值是“1”时提供给存储器33-2，这样可以扩展RAM端口RP 1的地址区(可访问地址值的范围)。
同样，通过在从序列发生器11提供的配置信息的基础上控制关于地址、写数据和读数据的选择器42、43、44和45，可以自由选择经由RAM端口RP 1、RP 2……中的一个输入的信号，并且可以自由选择信号将要输出到的RAM端口RP 1、RP 2……中的一个。这使得可以确定存储器33-1、33-2……到RAM端口RP 1、RP 2……的分配情况。因此，可以根据从序列发生器11提供的配置信息动态重配置存储区域以形成任意存储器配置。
在上述的该实施例中，存储器重配置电路32根据配置信息动态改变存储器到RAM端口RP的分配情况，并且重配置由存储器33-1至33-5形成的存储区域。因此，可以根据目的形成存储器配置并自由改变存储容量。
在上述实施例中，解释了作为示例的具有5个存储器33-1至33-5和两个运算单元34的可重配置半导体器件。但是，存储器的数目和运算单元的数目可以是任意数值。
同样，在上述实施例中，作为示例，扩展了地址区。但是，本发明并不限于该实施例。例如，也可以通过存储器重配置电路32重配置存储区域，并且改变经由RAM端口输入及输出的数据的位宽。在该情形中，例如，如果输入/输出数据的宽度小于数据总线宽度，则可以通过使用数据发生器等向相对于数据总线冗余的信号线提供预定值。
在上述实施例中，解释了作为示例的具有一个序列发生器11和一个运算处理器12的可重配置半导体器件。但是，本发明也可以应用于例如具有如图4所示的多个集群的可重配置半导体器件。
图4是示出了该实施例的可重配置半导体器件设置的另一示例的图。
图4所示的可重配置半导体器件具有多个集群51-1、51-2……51-n(n是任意自然数)、存储器重配置电路55和包括多个存储器57的存储器组合装置56。
每个集群由序列发生器52、总线(选择器/寄存器)53及多个运算单元54组成。注意，序列发生器52、总线53和运算单元54对应于图2所示的序列发生器11、总线31和运算单元34，所以省略对它们的解释。还要注意，存储器重配置电路55具有与上述存储器重配置电路相同的设置等，唯一区别是一个存储器重配置电路55形成在集群51-1、51-2……51-n之外，所以省略对它们的解释。
如图4所示，即使在使用集群51-1、51-2……51-n时，也可以经由一个存储器重配置电路55访问存储器组合装置56。因此，可以自由且动态地改变集群51-1、51-2……51-n所使用的存储器容量。
上述实施例只是在实施本发明时的实施示例，所以本发明的技术范围不应由这些实施例限制性地解释。即，可以以各种形式实施本发明，而不脱离本发明的技术思想或主要特征。
在本发明中，存储器重配置电路根据从控制电路提供的配置信息动态改变存储器的分配情况。这使得可以根据使用目的重配置存储器配置，并且自由改变存储容量。
交叉引用本申请基于2004年6月30日提交的在先日本专利申请No.2004-194103，并对其要求优先权，其全部内容通过参考被结合于此。
权利要求
1.一种半导体器件，其具有可以根据配置信息进行动态重配置的电路配置，所述半导体器件包括多个存储器；输出所述配置信息并控制所述半导体器件状态的控制电路；和根据从所述控制电路提供的所述配置信息重配置由所述多个存储器形成的存储区域的存储器重配置电路，其中所述存储器重配置电路根据所述提供的配置信息动态改变所述存储器到存储器端口的分配情况。
2.根据权利要求1所述的器件，其中所述存储器重配置电路根据从所述控制电路提供的所述配置信息自由且动态改变所述存储区域。
3.根据权利要求1所述的器件，其中所述存储器重配置电路根据从所述控制电路提供的所述配置信息，将所述存储器中的一个或多个的组合分配到所述存储器端口。
4.根据权利要求1所述的器件，其中所述存储器重配置电路包括将经由所述存储器端口输入的地址信号解码的解码器，其中所述存储器重配置电路根据所述解码器的解码结果确定要被使用的存储器。
5.根据权利要求4所述的器件，其中可以根据从所述控制电路提供的所述配置信息动态改变所述解码器的电路配置。
6.根据权利要求4所述的器件，其中所述解码器将所述输入地址信号的某一高位或某几位高位解码。
7.根据权利要求1所述的器件，其中所述存储器重配置电路包括多个选择器，所述选择器选择经由所述存储器端口交换的地址信号、写数据信号和读数据信号。
8.根据权利要求7所述的器件，其中可以根据从所述控制电路提供的所述配置信号动态改变所述多个选择器的电路配置。
9.根据权利要求1所述的器件，其中所述存储器重配置电路包括解码器、第一选择器、第二选择器和第三选择器，其中地址信号从所述存储器端口输入到所述第一选择器，写数据信号从所述存储器端口输入到所述第二选择器，所述第三选择器将关于来自所述存储器的读出数据的读数据信号输出到所述存储器端口。
10.根据权利要求1所述的器件，其中所述存储器重配置电路重配置所述存储器区域以扩展从所述存储器端口可访问的地址值范围。
11.根据权利要求1所述的器件，其中所述存储器重配置电路重配置所述存储器区域以改变经由所述存储器端口输入及输出的数据宽度。
12.根据权利要求1所述的器件，其中可以对每个时钟动态改变电路配置。
13.根据权利要求1所述的器件，其中所述控制电路包括存储所述配置信息的配置存储器。
14.一种半导体器件，包括多个半导体电路，每个都具有运算器件和控制电路，其中所述运算器件具有可以根据配置信息进行动态重配置的电路配置，所述控制电路输出所述配置信息并控制状态；多个存储器；和根据从所述控制电路提供的所述配置信息重配置由所述多个存储器形成的存储区域的重配置电路，其中所述存储器重配置电路根据所述提供的配置信息动态改变所述存储器到所述半导体电路的分配情况。
全文摘要
一种半导体器件包括多个存储器、输出配置信息的序列发生器以及根据从序列发生器提供的配置信息重配置存储区域的存储器重配置电路。因为存储器重配置电路动态改变存储器的分配，所以可以根据使用目的重配置存储器配置并且自由改变存储容量。
文档编号G06F15/00GK1716180SQ20051005556
公开日2006年1月4日 申请日期2005年3月16日 优先权日2004年6月30日
发明者河野哲雄, 古川浩, 笠间一郎, 今福和章, 铃木俊明, 齐藤美寿 申请人:富士通株式会社