专利名称：带缓冲的连续多点时钟环的制作方法
背景发明领域本发明的实施例涉及计算机存储器系统内的功率和性能。本发明的实施例尤其涉及在存储器子系统内提供计时信号。
背景在个人计算机(PC)环境内的功率性能关系持续地促使平台设计人员用最小的成本来改善功率。不幸的是，为了适应使用早期的工业标准双倍数据速率(DDR2)功能部件集的传统动态随机存取存储器(DRAM)，全缓冲双列直插存储器模块(DIMM)(FBD)由于增加了缓冲器芯片而要求更高的功率电平以及现有的改进方法。这一功能部件集由2004年1月公布的JEDEC标准DDR2 SDRAM规范JESD79-2A(DDR2标准)定义。此外，该DDR2特征集限制了允许缓冲DRAM接口内的功能部件以低成本降低功率并改善性能的能力。
现有的设计使用带有由缓冲器芯片向DRAM生成的双向选通脉冲的架构。在此设计中，每个DRAM都要求一个输出选通脉冲，于是该选通脉冲设计就导致了较高速度下的定时问题，该问题是由于发出命令和N个单位时间间隔之间在该命令被执行之前的漂移效应而导致的不确定性引起的。虽然稳态时钟可以消除该不确定性，但是这会导致DRAM和缓冲器芯片上的管脚数增加两倍。这一管脚数的增加会导致成本和功耗的增加。
附图简述本发明在其中相同的标号指示类似的元件的附中以示例性而非限制性的方式示出。应该注意到对本公开中“某个”或“一个实施例”的参考无需指代相同的实施例，而这些参考指的是至少一个。
图1是本发明一个实施例的系统的框图。
图2是在本发明一个实施例中用于适应自由运行时钟内所得的时移的时移数据的时序图。
图3是在本发明的一个实施例中的自由运行时钟的示例的时序图。
详细描述图1是本发明一个实施例的系统的框图。处理器102由系统总线104耦合至芯片组106。芯片组106经由输入/输出(I/O)总线110提供在处理器102和I/O设备108之间的接口。此外，芯片组102包括通过高速链路114与双列直插存储器模块(DIMM)100的缓冲器芯片120通信的存储器控制器112。在一个可选实施例中也可以使用单列直插存储器模块(SIMM)。
可将DIMM 100插入主板(未示出)上的存储卡插槽中。DIMM 100包括有两组存储器单元，即包括动态随机存取存储器142-1至142-4(统称为DRAM 142)的第一组(右组)，以及包括DRAM 152-1至152-4(统称为DRAM 152)的第二组。在每组存储器单元内可有更多或更少的存储器单元。在可选实施例中也可以使用单列直插存储器模块(SIMM)。缓冲器芯片120控制对多个存储器单元(例如，DRAM 142和152)的读和写。缓冲器芯片120可以是使用任何常规或后续研发的技术制造的集成电路(IC)。
缓冲器芯片120包括用于生成并提供自由运行(连续)时钟信号的至少一个时钟生成器122。在一个实施例中，对每组存储器单元都具有独立的时钟生成器。在另一个实施例中，来自单个时钟生成器122的时钟连续信号被分开并被提供给两组存储器单元。
在一个实施例中，时钟信号被依次分配通过存储器单元的一子集，例如沿着时钟线140通过DRAM 142。在一个实施例中，时钟信号环形地依次通过DRAM142-1、DRAM 142-2、DRAM 142-3、DRAM 142-4再经由DRAM 142-4、DRAM142-3、DRAM 142-2、DRAM 142-1返回到缓冲器芯片120。在一个实施例中，该时钟在其移动通过逐渐远离缓冲器芯片120的存储器单元时用作写时钟，而在其逐渐接近缓冲器芯片120而返回时用作读时钟。
缓冲器芯片和每个DRAM之间还存在点对点链路。该点对点链路是用于将数据传送至每个DRAM的路径。在此该路径也可被称为数据巷道。在一个实施例中，每个数据巷道为8位宽。由此示出了数据巷道162-1至162-4(统称为162)以及172-1至172-4(统称为172)。对自由运行多点时钟的使用与现有技术的选通脉冲方法相比能够降低DRAM和缓冲器芯片上的管脚数。然而，多点时钟拓扑结构会导致时钟信号到达DRAM相对于数据经由点对点链路到达DRAM有所延迟。这一延迟会随着与缓冲器芯片120距离的增加(即逐渐远离)而增大。于是，假设时钟信号是与数据巷道162-4上的数据呈正交关系地并发发送的，则时钟信号在到达DRAM 142-4时会具有离该正交最远的关系。然而，通过提供对在数据巷道162上发送的数据进行时移的时移器124，就能够在每个直插存储器单元处实现正交同步。因为距离已知且各点的延迟可被模拟，所以就可以使用延迟锁定环160-1至160-4预先为每个时移器建立延迟。在一个实施例中，因为信号到达第一DRAM时与其离开缓冲器芯片120时的关系基本相同，所以时移器124-1可被省略。在另一个实施例中，可以只在确定时钟延迟很可能在写入有效数据时引发错误的数据巷道中使用时移器124。
类似地，读时钟作为依次通过每个存储器单元返回的时钟信号来提供。这样，读取例如可以在点158处起始。然而，时钟信号直到通过数据巷道172-4在缓冲器芯片处接收到读取数据之后才会返回到缓冲器芯片120。于是就需要延迟该读取数据以使其与返回的时钟同步。偏斜消除逻辑126能够消除在信号线150上接收到的数据和返回的时钟信号之间的相位关系的偏斜。可以利用多个延迟锁定环来对该时钟进行恰当的延迟以便消除该相位关系的偏斜。这样就能确保有效数据被返回到存储器控制器112以供处理器或其他请求设备使用。
虽然已经参考存储器单元的左手组描述了读操作并参考存储器单元的右手组描述了写操作，但是应该理解读和写都可以在这两组存储器单元上发生并且可以类似地在该DIMM 100的任意一侧上执行。于是在一个实施例中，可以复制偏斜消除逻辑并使其可用于每组存储器单元。类似地，也可为每组存储器单元提供时移器。此外，如上所述，在一个实施例中，缓冲器芯片120上可以存在两个时钟生成器，一个经由信号线140提供信号，而另一个则经由信号线150提供时钟。在另一个实施例中，可以使用单个时钟生成器以同时在信号线140和信号线150上提供时钟。
图2是在本发明一个实施例中用于适应自由运行时钟内所得的时移的时移数据的时序图。如可从图中所见的，缓冲器芯片处的时钟与数据呈正交关系。然而，随着时钟信号依次通过每个接连的存储器单元，时移T1SFT、T2SFT、T3SFT和T4SFT变得越来越大。于是，如果数据在时钟离开缓冲器的同时在数据巷道上发送，则离缓冲器芯片越远的存储器单元越容易写入无效数据。于是，在缓冲器芯片内，引入数据的时移以确保维持存储器模块处的时钟与有效数据的接收之间的正交关系。
图3是在本发明的一个实施例中的自由运行时钟的示例的时序图。该时钟首先在最远离缓冲器芯片的存储器单元处看上去像再经历了一个周期。因为该存储器单元不具有确保与时钟的任何特定的相位关系的逻辑，所以存储器单元就在未考虑相位关系/时钟时间的情况下响应于时钟的接收而将数据放置在点链路上。随着时钟返回到与各接连的存储器单元愈发接近的缓冲器，时钟相对于返回数据的偏移也越来越小。在缓冲器处，偏斜消除逻辑通过分别将数据延迟相应的存储器单元时间T4、T3、T2和T1来确保该正交相位关系。由此，缓冲器芯片上的偏斜消除逻辑就能够确保在缓冲器芯片处有效数据捕捉。
在前述说明书中，已经参考了其具体实施例对本发明进行了描述。但显而易见的是可以对这些实施例做出各种修改和变化而不背离如所附权利要求中所阐明的本发明的广义精神和范围。因此应该认为本说明书和附图是说明性而非限制性的。
权利要求
1.一种装置，包括多个存储器单元；以及经由多条点对点数据巷道通信的缓冲器，一条数据巷道连接至所述多个存储器单元中的每一个并将一连续的时钟前推依次通过每个存储器单元以驱动所述多条数据巷道。
2.如权利要求1所述的装置，其特征在于，所述缓冲器包括多个时移器，用于基于所述存储器单元与所述缓冲器的接近程度移动在所述点对点数据巷道上传输的数据的定时。
3.如权利要求2所述的装置，其特征在于，每个时移器包括延迟锁定环。
4.如权利要求1所述的装置，其特征在于，每个存储器单元包括动态随机存取存储器。
5.如权利要求1所述的装置，其特征在于，每条数据巷道为8位宽。
6.如权利要求1所述的装置，其特征在于，所述缓冲器包括用于提供自由运行时钟的时钟生成器。
7.一种方法，包括生成连续的时钟信号；以及将所述时钟信号以逐渐远离时钟源的方式前推依次通过多个存储器单元。
8.如权利要求7所述的方法，其特征在于，还包括使所述时钟信号以逐渐接近所述时钟源的方式依次通过所述多个存储器单元返回。
9.如权利要求8所述的方法，其特征在于，还包括消除所述时钟信号相对于从存储器单元经由点对点链路传至所述时钟源的数据信号的偏移。
10.如权利要求7所述的方法，其特征在于，还包括将数据与所述时钟信号正交地经由点对点链路提供给存储器单元。
11.如权利要求10所述的方法，其特征在于，所述提供包括基于所述存储器单元与所述时钟源的接近程度延迟在点对点链路上向所述多个存储器单元中的一个存储器单元的数据传递。
12.一种系统，包括处理器；耦合至所述处理器的存储器控制器；耦合至所述存储器控制器的的双列直插存储器模块DIMM，所述DIMM具有接收被引导至所述DIMM上的多个存储器单元中的任何一个存储器单元的数据的缓冲器芯片，所述缓冲器生成将要以环形通过存储器单元的子集并返回所述缓冲器的时钟信号。
13.如权利要求12所述的系统，其特征在于，每个存储器单元包括动态随机存取存储器DRAM。
14.如权利要求12所述的系统，其特征在于，所述DIMM包括多条数据巷道，每一条都在所述缓冲器芯片和一个存储器单元之间提供点对点链路。
15.如权利要求14所述的系统，其特征在于，所述缓冲器芯片包括基于所述一个存储器与所述缓冲器的接近程度延迟数据巷道上的数据传递的延迟逻辑。
16.如权利要求14所述的系统，其特征在于，所述缓冲器还包括将从所述存储器单元返回的时钟信号与经由所述数据巷道提供的数据对齐的偏斜消除逻辑。
全文摘要
一种向存储器架构内的多个存储器单元分配时钟信号的方法、系统和装置。缓冲器芯片通过点对点链路耦合至多个存储器单元中的每一个。缓冲器芯片包括用于生成连续的自由运行时钟的时钟生成器，这些连续的自由运行时钟可以依次通过该架构中的一存储器单元子集。数据的发送基于存储器单元与缓冲器芯片的接近程度经由点对点链路被延迟以适应多点时钟信号内的延迟。
文档编号G06F13/42GK101031860SQ200580032924
公开日2007年9月5日 申请日期2005年9月29日 优先权日2004年9月30日
发明者J·梅卡尔, C·沃克 申请人:英特尔公司