专利名称：在集成电路芯片上实现信号处理功能的方法及逻辑模块的制作方法
技术领域：
本发明涉及数字信号处理，更具体地说，涉及一种在集成电路芯片上实现信号处理功能的方法及逻辑模块。
背景技术：
通过采用各种不同的加工处理工艺，可在硅片上实现数字信号处理功能。数字信号处理电路，如数字滤波器、乘法器和累加器，可以利用一个或多个设计构建模块或逻辑模块来实现。这些设计构建模块或逻辑模块可以包括多操作数加法器和寄存器。
在许多情况下，对逻辑模块的设计不是最优化的。例如，用来实现该逻辑模块的芯片总面积过大。在另外的情况下，与逻辑模块关联的元件的总的处理延迟可能不是最理想的。此外，在某些情况下，在进行数字处理时逻辑模块耗能过多。
本文的后续部分将结合附图对本发明进行阐述。通过把本发明的一些方面与上述的常规数字信号处理实现方法比较，对本领域的技术人员来说，常规或传统方法的局限性和缺点是显而易见的。
发明内容
本发明提供一种实现集成电路逻辑模块的系统和方法，该集成电路模块具有每操作单位效率最高和能耗最低的性能。在一个实施例中，采用4路输入/2路输出的进位保留累加器作为逻辑模块，这种逻辑模块显示出这种最高效率和最低能耗的性能。
在另一个典型的实施例中，在集成电路芯片上实现信号处理功能的方法包括针对该集成电路芯片上的一个或多个逻辑模块(logic modules)中的一个或多个单元(cells)，使得每个单元都采用最小的单元面积(cell area)，从而使该一个或多个逻辑模块中的每个逻辑模块的效率最大化。该方法还包括在该一个或多个逻辑模块中的每个逻辑模块中采用4个进位保留加法器。
在又一个典型的实施例中，提供一种采用一个或多个单元的逻辑模块的设计方法，其中该逻辑模块用于实现一个或多个数字信号处理功能，该方法包括确定该逻辑模块的最小电路面积。这种最小电路面积给该逻辑模块带来了最高的效率。
在再一个典型的实施例中，提供一种在集成电路芯片上实现高效数字信号处理功能的逻辑模块，包含4个进位保留加法器和2个寄存器。该4个进位保留加法器以树型结构(tree configuration)排列，因而，这4个进位保留加法器的总处理延迟等于3个进位保留加法器的处理延迟与1个寄存器的处理延迟的和。
根据本发明的一方面，提供一种在集成电路芯片上实现信号处理功能的方法，包括为该集成电路芯片上的一个或多个逻辑模块中的一个或多个单元的每个单元采用最小的单元面积，从而使该一个或多个逻辑模块的每个逻辑模块的效率最大化；在该一个或多个逻辑模块中的每个逻辑模块中采用4个进位保留加法器。
优选地，所述4个进位保留加法器设置成树型结构。
优选地，所述效率的计算方式是η=naddTcA.]]>优选地，所述一个或多个逻辑模块中的每一个逻辑模块的每次加法操作消耗最少的能量。
优选地，所述一个或多个逻辑模块中的每一个逻辑模块包括6路输入/2路输出的多操作数进位保留加法器和2个寄存器，所述6路输入/2路输出的多操作数进位保留加法器采用设置成树型结构的4个进位保留加法器来实现。
优选地，所述一个或多个逻辑模块用于实现一个或多个乘法器。
优选地，所述一个或多个逻辑模块用于实现一个或多个数字滤波器。
优选地，所述一个或多个数字滤波器是有限脉冲响应(FIR)滤波器。
优选地，所述一个或多个数字滤波器是无限脉冲响应(IIR)滤波器。
根据本发明的一方面，提供一种采用一个或多个单元的逻辑模块的设计方法，所述逻辑模块用于实现一个或多个数字信号处理功能，所述方法包括确定与所述逻辑模块的第一电路面积(first circuit area)相关联的最小单元高度，所述第一电路面积(first circuit area)与所述逻辑模块的最大效率的产生有关。
优选地，所述逻辑模块包括累加器，所述累加器包含6路输入/2路输出的多操作数进位保留加法器和2个寄存器。
优选地，所述6路输入/2路输出的多操作数进位保留加法器包括4个进位保留加法器。
优选地，所述4个进位保留加法器设置成树型结构。
优选地，所述效率的计算是将所述逻辑模块执行加法的次数除以所述第一电路面积(first circuit area)与时钟周期的乘积，所述时钟周期与所述逻辑模块用来处理数据的时钟(clock)相关。
优选地，所述时钟周期等于所述逻辑模块的处理延迟。
优选地，所述处理延迟相应于所述逻辑模块的关键路径延迟。
优选地，所述第一电路面积等于第二电路面积与第三电路面积之和，其中，所述第二电路面积与所述逻辑模块中的一个或多个寄存器相对应，所述第三电路面积与所述逻辑模块中的一个或多个进位保留加法器相对应。
根据本发明的一方面，提供一种在集成电路芯片上实现高效数字信号处理功能的逻辑模块，该模块包括4个进位保留加法器。
优选地，所述逻辑模块还包括2个寄存器。
优选地，所述4个进位保留加法器设置成树型结构，以使每个全加器耗能最小。
优选地，所述逻辑模块包括4路输入/2路输出的进位保留累加器。
优选地，所述逻辑模块包括6路输入/2路输出的进位保留加法器。
优选地，所述4个进位保留加法器和所述2个寄存器产生一个处理延迟，该处理延迟等于所述4个进位保留加法器中的3个进位保留加法器的处理延迟与1个寄存器的处理延迟之和。
下面将结合附图及实施例对本发明作进一步说明，附图中图1是根据本发明一个实施例的实现集成电路芯片上一个或多个数字信号处理电路所采用的4路输入/2路输出的进位保留累加器的功能框图。
图2是2路输入/2路输出的直链型进位保留累加器的功能框图。
具体实施例方式
本发明提供了至少一种制造集成电路芯片的系统和方法，使得用于实现一个或多个数字信号处理功能的逻辑模块的效率最大化。所述逻辑模块可以定义为基本数字信号处理(DSP)单元，用于设计和实现各种数字信号处理电路。
本发明提供了一种利用一个或多个逻辑模块来实现多种数字信号处理电路的方法。例如，这些逻辑模块可以包含一个或多个累加器或多操作数加法器。在一典型的实施例中，所述一个或多个累加器的每一个累加器都可以包含一个或多个多操作数加法器。例如，将所述一个或多个累加器连接起来，可以实现一个或多个乘法器和数字滤波器。例如，该数字滤波器可以是有限脉冲响应(FIR)滤波器或无限脉冲响应(IIR)滤波器。
在一个典型的实施例中，逻辑模块包含进位保留累加器。进位保留累加器包含4路输入和2路输出。该4路输入/2路输出进位保留累加器可以用一个6∶2的压缩器及两个寄存器来实现。6∶2压缩器可以用4个3∶2的压缩器来实现。带有两个输出寄存器的6∶2压缩器可以当作通用构建模块以实现最佳路径化的DSP功能，如乘法器或数字滤波器。在一个典型的实施例中，6∶2压缩器可以采用树型结构或树型构造排列的3∶2压缩器来实现。本发明的各种特征使得能够利用一个或多个6∶2压缩器在集成电路芯片上实现各种数字信号处理电路。
可以为逻辑模块计算出称为效率的设计参数。所述效率可以用下式定义
η=naddTcA]]>即，效率η等于逻辑模块执行加法的次数nadd除以Tc与A的乘积。其中，Tc是逻辑模块执行nadd次加法所需要的周期时间，A是实现该逻辑模块所需要的电路面积。可以看出，随着所执行的加法次数的增加，效率提高；随着逻辑模块的面积减少效率提高。
变量Tc与该逻辑模块的总处理延迟有关。逻辑模块的总处理延迟决定了用来驱动该逻辑模块的最小时钟周期或最大时钟频率。例如，逻辑模块内的一个或多个寄存器存需要以适当的时钟频率进行计时，以充分处理其输入端的数据。其时钟周期可以大于或等于与该逻辑模块的总处理延迟。逻辑模块的电路面积包含一个或多个单元(cell)的面积。每一个单元的高度与其自身面积线性相关。或者，每一个单元的宽度与其自身的面积线性相关。
理想情况下将逻辑模块的效率η设计得尽可能高。该效率也可以描述为AT复合因子。该AT复合因子等于逻辑模块的总处理延迟与面积的乘积。电路的设计者希望AT复合因子尽可能地低。因为增加集成电路的电路面积会使制造成本上升，所以采用较小的电路面积来实现逻辑模块。相应地，采用较小的单元(相关于小的单元面积)来实现逻辑模块。例如，给每个单元采用较小的单元高度，将减小其单元面积。
根据本发明的多个方面，当在一个6∶2压缩器中采用4个3∶2压缩器(进位保留加法器)、并且该4个3∶2压缩器被排列成树型结构时，该进位保留累加器的效率达到最高。采用这种树型结构的6∶2压缩器，其处理延迟等于3个3∶2压缩器的处理延迟，或3个全加器的处理延迟。由于3∶2压缩器包含4个进位保留加法器，所以6∶2压缩器的处理延迟独立于其输入向量的字长。所述4个进位保留加法器不传递进位，因此该6∶2压缩器也不传递进位。
图1是根据本发明一个实施例的实现集成电路芯片上一个或多个数字信号处理电路所采用的4路输入/2路输出的进位保留累加器的功能框图。该4路输入/2路输出进位保留累加器结合应用了6路输入/2路输出多操作数进位保留加法器。该多操作数进位保留加法器通过把多余的进位保留结果传递给处理链上的下一个加法器来消除进位传递。如图1所示的进位保留累加器，因为其使用了排列成树型结构的4个3∶2压缩器(或4个进位保留加法器)104，因而可将其描述为使用3∶2压缩树型结构的4∶2累加器。在以下的讨论中，将这个采用3∶2压缩树型结构的4∶2累加器称为4∶2树型累加器。该4∶2树型累加器有4路输入和2路输出。4路输入X1、X2、X3和X4中的每一路都包含一个任何字长的向量。例如，该向量可以包含一个32位的字。当数据输入到该4∶2树型累加器的4个3∶2压缩器104其中的2个3∶2压缩器时，数据输出C0(进位)和S0(总和)被反馈回来。此外，如图所示，该4∶2树型累加器包含2个寄存器108。例如，这两个寄存器108为路径中的下一个逻辑模块提供进位输出和总和输出。从图1可以看到，处理延迟以及与该4∶2树型累加器的电路面积，可以用下面的式子表示T＝τreg+3·τaddA＝Areg+4·Aadd该4∶2树型累加器的处理延迟(T)等于寄存器迟延(τreg)与通过该4个进位保留加法器树的关键路径的延迟(3·τadd)的总和。当采用如图1所示的4∶2树型累加器时，可获得最佳效率值。此外，当采用配置成直链或树型结构的任意数量的全加器时，每进行一次加法操作的能耗远远小于其它任何一种具有同等效率的进位保留累加器的能耗。与图2所示的2∶2(2路输入/2路输出)直链型进位保留累加器相比，在输入向量字长相同的情况下，采用这种4∶2树型累加器，每进行一次加法操作所耗的能量约减少29％。该2∶2直链型进位保留累加器包含2个呈直线排列的3∶2压缩器(或全加器)204。该2∶2直链型进位保留累加器的两路输入包括向量X1和X2。该2∶2直链型进位保留累加器还包括2个寄存器208。该两个寄存器208提供输出C0和S0，输出C0和S0被反馈并输入到2个3∶2压缩器204中。虽然该2∶2直链型进位保留累加器的效率值与4∶2树型累加器的效率值相当，但2∶2直链型进位保留累加器每进行一次加法操作所消耗的能量要多很多。换句话说，与4∶2树型累加器相比较，该2∶2直链型进位保留累加器每进行一次加法操作要消耗更多的能量。因此，图2所示的2∶2直链型进位保留累加器进行一次加法操作所耗的能量，远大于图1所示的4∶2树型累加器进行一次加法操作所耗的能量。当多操作数加法器上单个的逻辑单元的面积接近最小值时，效率η达到最大值，其中该最小面积值由制造该集成电路时所采用的光刻工艺的分辨率所决定。
本发明是通过一些实施例进行描述的，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。
权利要求
1.一种在集成电路芯片上实现信号处理功能的方法，其特征在于，包括为该集成电路芯片上的一个或多个逻辑模块中的一个或多个单元的每个单元采用最小的单元面积，从而使该一个或多个逻辑模块的每个逻辑模块的效率最大化；在该一个或多个逻辑模块中的每个逻辑模块中采用4个进位保留加法器。
2.根据权利要求1所述的方法，其特征在于，所述4个进位保留加法器设置成树状结构。
3.根据权利要求2所述的方法，其特征在于，所述效率的计算式是η=naddTcA.]]>
4.根据权利要求1所述的方法，其特征在于，所述一个或多个逻辑模块中的每一个逻辑模块每次加法操作消耗最少的能量。
5.一种采用一个或多个单元的逻辑模块的设计方法，所述逻辑模块用于实现一个或多个数字信号处理功能，所述方法包括确定与所述逻辑模块的第一电路面积相关联的最小单元高度，所述第一电路面积与所述逻辑模块的最大效率的产生有关。
6.根据权利要求5所述的方法，其特征在于，所述逻辑模块包括累加器，所述累加器包括6路输入/2路输出的多操作数进位保留加法器和2个寄存器。
7.一种在集成电路芯片上实现高效数字信号处理功能的逻辑模块，其特征在于包括4个进位保留加法器。
8.根据权利要求7所述的逻辑模块，其特征在于，还包括2个寄存器。
9.根据权利要求8所述的逻辑模块，其特征在于，所述4个进位保留加法器设置成树状结构，以使每个全加器耗能最小。
10.根据权利要求9所述的逻辑模块，其特征在于，所述逻辑模块包括4路输入/2路输出的进位保留累加器。
全文摘要
本发明涉及一种实现最高效率最小能耗的集成电路逻辑模块的系统和方法。在一个典型的实施例中，实现一个或多个数字信号处理功能的方法包括确定一个或多个与生成最优逻辑模块相关联的参数。所述一个或多个参数包括该逻辑模块的电路面积和通过该逻辑模块关键路径的处理时间。在另一个典型的实施例中，这种系统包含有采用了排列成树状结构的4个全加器的逻辑模块。在又一个实施例中，这种逻辑模块包括用于提供最高效率最低能耗的进位保留累加器。
文档编号G06F17/50GK1801163SQ200610002538
公开日2006年7月12日 申请日期2006年1月5日 优先权日2005年1月5日
发明者克里斯琴·卢特凯梅耶 申请人:美国博通公司