半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种用于无线通信的半导体器件。本发明特别涉及一种半导体器件，该半导体器件将从无线通信信号生成的电源电压供给给使用半导体薄膜晶体管形成的电路。
背景技术：
近年来，组合了微型IC芯片和用于无线通信的天线的小型半导体器件(以下称为无线芯片)令人瞩目。无线芯片通过使用无线通信装置(以下称为读取/写入器)发送/接收通信信号，可以写入数据或读出数据。
作为无线芯片的应用领域，例如可以举出流通业中的产品管理。目前，利用条码的商品管理是主流，但是，由于条码是通过光学读取的，所以在存在屏蔽物时无法读取数据。而对于无线芯片而言，由于数据是通过无线方式读取的，所以只要电波能够通过，即使在存在屏蔽物时也可以读取。因此，期待有更高效率、更低成本等的产品管理。另外，期待在车票、航空客票、自动结账等上被广泛应用(例如，参见专利文献1)。
日本专利申请特开2005-209162号公报在上述那样的无线芯片的应用领域中，用于将固有信息存储到无线芯片中的非易失性存储器是必要的。固有信息就是，例如为固有号码或用于密码通信的私人密钥等。根据存储固有信息的方法，可以将上述非易失性存储器大略分成以下两种采用了在制造过程中写入的方法的非易失性存储器、以及采用了在制造完之后写入的方法的非易失性存储器。
作为采用了在制造过程中写入的方法的非易失性存储器，例如有被称为掩模ROM的非易失性存储器。在该非易失性存储器中，每个无线芯片使用不同的光掩模。另一方面，作为采用了在制造完之后写入的方法的非易失性存储器，例如有被称为EPROM的能够以电方式写入的非易失性存储器。在该非易失性存储器中，使用写入装置将固有信息写入在EPROM中。在此情况下，可以将每个无线芯片所具有的不同固有信息容易地存储到非易失性存储器中，而无需换光掩模。
在上述非易失性存储器中，输入地址信号和读出信号等，从对应的存储元件取出电信号，并且使用读出放大器等读出高电位信号或低电位信号(在下文中，将高电位信号称为“H”电平或简单地称为“H”，而将低电位信号称为“L”电平或简单地称为“L”。)的输出信息，以取出被存储的信息。这种非易失性存储器从要求读出到读出所必要的信息需要一定的时间。由此，为了将上述非易失性存储器安装在半导体器件中，需要考虑此迟延来设计。而且，读出放大器的消耗电流很大，这导致半导体器件整体的消耗电流的上升。再者，在上述非易失性存储器中，读出位数已被决定，从而即使在仅仅读出一位的情况下，也要读出其他不必要的信息。这会使半导体器件中的消耗电流更大。

发明内容
鉴于上述问题，本发明的目的是降低半导体器件的耗电量，所述半导体器件安装有存储固有信息的非易失性存储器。此外，本发明的另外目的是在所述半导体器件中减少从非易失性存储器读出信息的迟延时间的影响。
在根据本发明的无线芯片中，非易失性存储电路由存储元件构成，该存储元件由具有电导通或电绝缘的单元的电气元件、复位元件、以及锁存元件构成。在存储元件中，当复位无线芯片时，由无线芯片的复位元件和电气元件将信息存储到锁存元件中。根据是否使电气元件电绝缘，所述信息成为“H”或“L”。作为电气元件，可以使用通过激光描画机械切断而可以电绝缘的电阻；通过施加过电流热损坏而可以电绝缘的电阻及二极管；相变存储器；具有浮动栅极的存储晶体管；以及具有MONOS结构的存储晶体管等等。
通过采用如上那样的结构，可以廉价地提供安装有非易失性存储器且低耗电量的无线芯片。此外，可以无须提供读出放大器等特别用于读出的电路，从非易失性存储器读取被存储的信息，从而可以抑制非易失性存储器的电路规模的增大。因此，可以提供安装有进一步缩小面积且降低耗电量的非易失性存储器的无线芯片。
本说明书所公开的本发明的结构为一种安装有具有存储元件的非易失性存储器的半导体器件，所述存储元件由电气元件、复位元件、以及锁存元件构成，并且所述半导体器件具有根据电气元件电导通或电绝缘由复位元件将不同的信息存储到锁存元件中的单元。
在上述结构中，电气元件可以通过激光描画机械切断而被电绝缘。
此外，在上述结构中，电气元件还可以通过施加过电流热损坏而被电绝缘。
此外，在上述结构中，电气元件由第1二极管和第2二极管构成，并且通过对二极管的至少一个施加过电流以使热损坏而被电导通。
此外，在上述结构中，电气元件可以由通过相变而改变其电阻值的相变存储器构成。
此外，在上述结构中，电气元件可以为具有浮动栅极的非易失性存储晶体管。
此外，在上述结构中，电气元件还可以为具有MONOS结构的存储晶体管。
此外，在上述结构中，可以使用以形成在具有绝缘表面的衬底上的半导体薄膜为激活层的薄膜晶体管来构成半导体器件。
此外，在上述结构中，具有绝缘表面的衬底可以为玻璃衬底、石英衬底、塑料衬底、以及SOI衬底中的任何一个。
根据本发明，可以廉价地提供安装有非易失性存储器的低耗电量且高性能的无线芯片。


图1为本发明的半导体器件的存储元件的电路图；图2为本发明的半导体器件的存储元件的电路图；图3A至3C为示出本发明的半导体器件的存储元件的一例的图；图4A至4C为示出安装于本发明的半导体器件中的天线的电路图和其布局的图；图5A和5B为本发明的半导体器件的截面图；图6为示出本发明的半导体器件的布局的图(半导体层)；图7为示出本发明的半导体器件的布局的图(栅极布线)；
图8为示出本发明的半导体器件的布局的图(布线)；图9A和9B为示出本发明的半导体器件的布局的图(半导体层)；图10A和10B为示出本发明的半导体器件的布局的图(栅极布线)；图11A和11B为示出本发明的半导体器件的布局的图(布线)；图12为示出本发明的半导体器件的截面图的图；图13A至13E为示出构成本发明的半导体器件的电气元件的图；图14为利用本发明的半导体器件的用户认证系统的概略图；图15为利用本发明的半导体器件的用户认证系统的流程图；图16为示出本发明的半导体器件的结构例子的图；图17为示出本发明的半导体器件的布局例子的图；图18A至18D为示出安装于本发明的半导体器件中的天线的布局的图；图19为示出本发明的半导体器件的结构例子的图。
具体实施例方式
下面，关于本发明的实施方式将参照附图给予说明。但是，本发明可以通过多种不同的方式来实施，所属技术领域的普通人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。另外，在用于说明实施方式的所有附图中，将相同附图标记用于相同部分或具有相同功能的部分，省略其重复说明。
实施方式1将参照图1说明本发明的无线芯片的第1实施方式。图1为非易失性存储器的存储元件的电路图，所述非易失性存储器被安装在本发明的无线芯片中。
在图1中，附图标记101为电源端子，102为接地端子，103为复位端子，104为输出端子，105为P型晶体管，107为第1反相器，108为第2反相器，以及109为电气元件。P型晶体管105构成复位元件110。P型晶体管105的源极端子、漏极端子、以及栅极端子分别连接到电源端子101、输出端子104、以及复位端子103。此外，第1反相器107和第2反相器108构成锁存元件111。
作为电气元件，可以使用通过激光描画机械地切断而可以电绝缘的电阻、通过施加过电流使热损坏而可以电绝缘的电阻或二极管、相变存储器、具有浮动栅极的存储晶体管、或具有MONOS结构的存储晶体管等。
接着，将说明存储元件的工作。首先，考虑电气元件109电导通的情况。另外，电气元件109的电阻高于P型晶体管105的源漏之间的电阻。首先，当复位无线芯片时，对复位端子103施加“L”。由于P型晶体管105电导通，所以向输出端子104输出“H”。此时，在锁存元件111中保持“H”。之后，在将“H”施加到复位端子103时，P型晶体管105电绝缘，并且由于电气元件109的电阻向输出端子104输出“L”。另外，此时，保持在锁存元件111中的信息从“H”转换为“L”。在无线芯片工作期间，若将“H”一直保持在复位端子103中，输出端子104会一直输出“L”。
另一方面，考虑电气元件109电绝缘的情况。这里，当复位无线芯片时，对复位端子103施加“L”。由于P型晶体管105电导通，所以向输出端子104输出“H”。此时，在锁存元件111中保持“H”。之后，在将“H”施加到复位端子103时，P型晶体管105电绝缘。这里，由于电气元件109电绝缘，所以保持在锁存元件111中的信息一直为“H”。由此，向输出端子104一直输出“H”。在无线芯片工作期间，若将“H”一直保持在复位端子103中，从输出端子104会一直输出“H”。
如上所述，根据在存储元件中的电气元件电绝缘还是电导通，可以使存储元件的输出为“H”或“L”。此外，若在开始电路工作的最初阶段只对复位端子103施加“L”，则之后读出时就不需要访问时间，而且，不需要读出放大器等特别的电路。
另外，在本实施方式中虽然示出了将电气元件109连接到接地端子102和输出端子104之间，并且将P型晶体管105的源极端子、漏极端子、以及栅极端子分别连接到电源端子101、输出端子104、以及复位端子103的结构，然而，还可以为如下结构将电气元件连接到电源端子101和输出端子104之间，并且N型晶体管的源极端子、漏极端子、以及栅极端子分别连接到接地端子102、输出端子104、以及复位端子103。在此情况下，当复位时对复位端子103施加“H”，就可以根据电气元件电绝缘还是电导通，使存储元件的输出为“L”或“H”。
通过采用如上那样的结构，可以廉价地提供安装有非易失性存储器且低耗电量的无线芯片。此外，无须提供读出放大器等特别用于读出的电路，而可以从非易失性存储器读取被存储的信息，从而可以抑制非易失性存储器的电路规模的增大。因此，可以提供安装有进一步缩小面积且降低耗电量的非易失性存储器的无线芯片。
实施方式2将参照图2说明具有与第1实施方式不同的结构的无线芯片，而作为本发明的无线芯片的第2实施方式。图2为非易失性存储器的存储元件的电路图，所述非易失性存储器被安装在本发明的无线芯片中。
在图2中包括电源端子101，接地端子102，复位端子103，输出端子104，P型晶体管105， N型晶体管106，第1反相器107，第2反相器108，以及电气元件109。P型晶体管105和N型晶体管106构成复位元件210。P型晶体管105的源极端子、漏极端子、以及栅极端子分别连接到电源端子101、输出端子104、以及复位端子103。N型晶体管106的源极端子和栅极端子分别连接到接地端子102和复位端子103。电气元件109所具有的两个端子中，一方端子连接到P型晶体管的漏极端子和输出端子104，另一方端子连接到N型晶体管106的漏极端子。此外，第1反相器107和第2反相器108构成锁存元件111。
作为电气元件109，可以使用通过激光描画机械地切断而可以电绝缘的电阻、通过施加过电流使热损坏而可以电绝缘的电阻或二极管、相变存储器、具有浮动栅极的存储晶体管、或具有MONOS结构的存储晶体管等。
接着，将说明存储元件的工作。首先，考虑电气元件109电导通的情况。在图2中，当复位无线芯片时，对复位端子103施加“L”。由于P型晶体管105电导通并且N型晶体管106电绝缘，所以向输出端子104输出“H”。此时，在锁存元件111中保持“H”。之后，在将“H”施加到复位端子103时，P型晶体管105电绝缘并且N型晶体管106电导通，所以向输出端子104输出“L”。另外，此时，保持在锁存元件111中的信息从“H”转换为“L”。在无线芯片工作期间，若将“H”一直保持在复位端子103中，从输出端子104会一直输出“L”。
另一方面，考虑电气元件109电绝缘的情况。这里，当复位无线芯片时，对复位端子103施加“L”。由于P型晶体管105电导通并且N型晶体管106电绝缘，所以向输出端子104输出“H”。此时，在锁存元件111中保持“H”。之后，在将“H”施加到复位端子103时，P型晶体管105电绝缘并且N型晶体管106电导通。这里，由于电气元件109电绝缘，所以保持在锁存元件111中的信息一直为“H”。由此，向输出端子104一直输出“H”。在无线芯片工作期间，若将“H”一直保持在复位端子103中，从输出端子104会一直输出“H”。
如上所述，根据在存储元件中的电气元件电绝缘还是电导通，可以使存储元件的输出为“H”或“L”。此外，若在开始电路工作的最初阶段只对复位端子103施加“L”，则之后读出时就不需要用于读出信息的访问时间，而且，不需要读出放大器等特别的电路。
另外，在本实施方式中虽然示出了将电气元件109连接到N型晶体管106和输出端子104之间的结构，然而，还可以为将电气元件连接到P型晶体管105和输出端子104之间的结构。在此情况下，根据电气元件电绝缘还是电导通，可以使存储元件的输出为“L”或“H”。
与第1实施方式相比，构成安装在本实施方式的无线芯片中的非易失性存储器的存储元件可以大幅度地减少复位时的直通电流，从而可以进一步降低耗电量。
通过采用如上那样的结构，可以廉价地提供安装有非易失性存储器且低耗电量的无线芯片。此外，无须提供读出放大器等特别用于读出的电路，而可以从非易失性存储器读取被存储的信息，从而可以抑制非易失性存储器的电路规模的增大。因此，可以提供安装有进一步缩小面积且降低耗电量的非易失性存储器的无线芯片。
下面，关于本发明的实施例将参照附图给予说明。但是，本发明可以通过多种不同的方式来实施，所属技术领域的普通人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施例所记载的内容中。另外，在用于说明实施例的所有附图中，将相同附图标记用于相同部分或具有相同功能的部分，省略其重复说明。
实施例1在本实施例中，将参照图3A至3C说明构成实施方式1及实施方式2所示的非易失性存储器的电气元件的例子，所述非易失性存储器被安装在本发明的无线芯片中。
图3A是使用电阻301构成电气元件的例子。第1端子302和第2端子303分别电连接到在实施方式1所说明的图1中的输出端子104和接地端子102。此外，第1端子302和第2端子303分别电连接到在实施方式2所说明的图2中的输出端子104和N型晶体管106。
在电阻301中，提供通过激光描画机械地切断的区域，并且通过激光描画切断该区域，而实现电绝缘。此外，通过对第1端子302和第2端子303之间施加过电流使它热损坏，而实现电绝缘。作为电阻301，可以使用金属薄膜、具有导电性的半导体薄膜、具有导电性的有机薄膜等。此外，还可以将通过相变而改变电阻值的相变存储器用作电阻301。通过使用相变存储器，可以多次重写存储在非易失性存储器中的信息，所述非易失性存储器被安装在本发明的无线芯片中，从而可以实现无线芯片的高性能化。
另外，在本实施例中虽然说明了通过切断电阻301来进行电绝缘的例子，然而，本发明所进行的电绝缘不局限于该结构。只要可以使接地端子102与输出端子104及复位元件110电绝缘即可。因此，例如可以使电气元件109和接地端子102之间电绝缘，也可以使电气元件109与复位端子110及输出端子104之间电绝缘。
通过由电阻构成电气元件，可以不增大布局面积地提供安装有非易失性存储器的无线芯片。
图3B是使用第1二极管311和第2二极管312构成电气元件的例子。第1端子313和第2端子314分别电连接到在实施方式1所说明的图1中的输出端子104和接地端子102。此外，第1端子313和第2端子314分别电连接到在实施方式2所说明的图2中的输出端子104和N型晶体管106。
在起始状态下第1端子313和第2端子314之间电绝缘。这里，在将高电压施加到第1端子313时，第1二极管311热损坏而电导通。此时，将第1端子313的电位设为比第2端子314的高，则第1端子313和第2端子314电导通。
通过由二极管构成电气元件，可以大幅度地降低当工作时的直通电流，因而，可以提供安装有非易失性存储器并且进一步降低消耗电流的无线芯片。
图3C是使用浮动栅极存储晶体管321构成电气元件的例子。这里虽然示出了使用N型存储晶体管作为浮动栅极存储晶体管321的例子，然而，还同样可以使用P型存储晶体管。此外，除了浮动栅极存储晶体管以外，还同样可以使用MONOS存储晶体管。
第1端子322、第2端子323、以及第3端子324分别电连接到在实施方式1所说明的图1中的输出端子104、接地端子102、以及复位端子1 03。此外，第1端子322、第2端子323、以及第3端子324分别电连接到在实施方式2所说明的图2中的输出端子104、N型晶体管106、以及复位端子103。
浮动栅极存储晶体管321可以根据被蓄积在浮动栅极中的电荷量更改阈值电压。换句话说，当阈值电压高时可以实现电绝缘，而当阈值电压低时可以实现电导通。
浮动栅极存储晶体管321例如通过接地第1端子322和第2端子323，并且对第3端子324施加高电压，而可以增大阈值电压，即，可以实现电绝缘。此外，浮动栅极存储晶体管321通过接地第1端子322和第2端子323，并且对第3端子324施加负向高电压，而可以降低阈值电压，即，可以实现电导通。
通过由浮动栅极存储晶体管构成电气元件，可以多次重写，并且可以大幅度地降低工作时的直通电流。由此，可以提供安装有非易失性存储器的具有更高性能且消耗电流低的无线芯片。
通过采用如上那样的结构，可以廉价地提供安装有非易失性存储器且低耗电量的无线芯片。此外，无须提供读出放大器等特别用于读出的电路，而可以从非易失性存储器读取被存储的信息，从而可以抑制非易失性存储器的电路规模的增大。因此，可以提供安装有进一步缩小面积且降低耗电量的非易失性存储器的无线芯片。
实施例2在本实施例中，将参照图16和17说明具有密码处理功能的无线芯片而作为本发明的半导体器件的例子。图16为无线芯片的方块图，而图17为无线芯片的平面布局图。
首先，将参照图16说明无线芯片的方块结构。在图16中，无线芯片2601包括运算电路2606和模拟部分2615，所述运算电路2606具有CPU 2602、ROM 2603、RAM 2604、以及控制器2605，所述模拟部分2615具有天线2607、谐振电路2608、电源电路2609、复位电路2610、时钟发生电路2611、解调电路2612、调制电路2613、以及电源管理电路2614。控制器2605具有CPU接口(IF)2616、控制寄存器2617、代码提取电路2618、以及编码电路2619。另外，在图16中，为简化说明起见，将通信信号分成接收信号2620和发送信号2621来表示。然而，实际上，它们被重叠，并且同时在无线芯片2601及读取/写入器之间被发送和接收。接收信号2620在被天线2607和谐振电路2608接收后，被解调电路2612解调。此外，发送信号2621在被调制电路2613调制后，从天线2607被发送。
在图16中，当无线芯片2601置于由通信信号形成的磁场内时，由天线2607和谐振电路2608产生感应电动势。感应电动势被保持在电源电路2609的电容器中，并且其电位通过电容器来稳定，而且感应电动势作为电源电压被供给无线芯片2601的每个电路。复位电路2610产生无线芯片2601整体的起始复位信号。
例如，作为复位信号，生成在电源电压升高之后延迟升高的信号。时钟发生电路2611对应于由电源管理电路2614生成的控制信号来改变时钟信号的频率和占空比。解调电路2612检测ASK方式(调幅方式)的接收信号2620的幅度变化作为“0”/“1”的接收数据2622。解调电路2612例如为低通滤波器。
而且，调制电路2613通过改变ASK方式的发送信号2621的振幅发送所发送的数据。例如，在发送数据2623为“0”的情况下，通过改变谐振电路2608的谐振点，而改变通信信号的振幅。电源管理电路2614监控从电源电路2609供给给运算电路2606的电源电压或者运算电路2606中的消耗电流，从而在时钟发生电路2611中产生控制信号，该信号用于改变时钟信号的频率和占空比。
下面描述本实施例的无线芯片的工作。首先，无线芯片2601接收从读取/写入器发送的接收信号2620，该信号包括密文数据。在接收信号2620被解调电路2612解调之后，被代码提取电路2618分为控制指令、密文数据等，然后被存储到控制寄存器2617中。这里，控制指令是用于指定无线芯片2601的响应的数据。例如，指定了唯一ID号码的发送、工作停止、译码等等。这里，假设接收到用于译码的控制指令。
接下来，在运算电路2606中，CPU 2602根据ROM 2603中存储的译码程序使用密钥2624译码(解码)密文，所述密钥预先存储在ROM2603中。
所解码的密文(解码文)被存储在控制寄存器2617中。此时，RAM2604被用作数据存储区。注意，CPU 2602经由CPUIF 2616访问ROM2603、RAM 2604和控制寄存器2617。CPUIF 2616具有根据CPU 2602所需的地址生成对于ROM 2603、RAM 2604和控制寄存器2617中任何一个的访问信号的功能。
最后，在编码电路2619中从解码文生成发送数据2623，在调制电路2613中调制所述发送数据2623，而从天线2607将发送信号2621发送到读取/写入器。
另外，在本实施例中，虽然描述了使用软件的处理方式作为运算方式，换句话说，是其中由CPU和大规模存储器构成运算电路且由CPU执行程序的方式，然而，可以根据目的选择最合适的运算方式，基于该方式构成运算电路。例如，作为运算方法，还存在使用硬件的处理方式以及使用硬件和软件的方式。在使用硬件的处理方式中，运算电路由专用电路构成即可。在使用硬件和软件的方式中，运算电路由专用电路、CPU和存储器构成，并且专用电路执行一部分运算处理，而CPU执行剩下的运算处理的程序即可。
接下来参考图17描述无线芯片的布局结构。另外，在图17中，对应于图16的部分由相同的附图标记表示，因此省略其说明。
在图17中，FPC焊盘(pad)2707是当将FPC(Flexible Print Circuit柔性印刷电路)附着到无线芯片2601上时使用的电极焊盘组，而天线突起(bump)2708是用于附着天线(未图示)的电极焊盘。另外，当附着天线时，有可能向天线突起2708施加超压。因此，优选不将晶体管等构成电路的元件位于天线突起2708之下。
另外，在本实施例中，虽然描述外部形成天线的结构，然而，还可以在无线芯片2601上直接形成天线，所谓的片装天线(on-chipantenna)。采用片装天线，对无线芯片的小型化很有效。
FPC焊盘2707主要在用于不良分析时有效。在无线芯片中，电源电压是从通信信号获取的，所以，例如在天线或电源电路中产生缺陷时运算电路完全不工作。于是，不良分析相当困难。然而，通过从FPC经由FPC焊盘2707向无线芯片2601供给电源电压，并且输入任意的电信号而代替从天线供给的电信号，可以使运算电路工作。因此，可以有效地执行不良分析。
再者，配置FPC焊盘2707使得能够执行利用探测器的测量，更为有效。换句话说，在FPC焊盘2707中，当根据探测器的探针的节距配置电极焊盘时，能够进行利用探测器的测量。通过利用探测器，可以在不良分析时减少用于附着FPC的工作量。此外，即使在衬底上形成多个无线芯片的状态下也可以执行测量，从而也可以减少划分成各个无线芯片的工作量。此外，在大规模生产中，可以在即将附着天线的步骤之前执行无线芯片的质量检查。因此，在生产流程中的较早阶段可以筛去有缺陷的次品，从而可以降低生产成本。
另外，可以将由实施方式1、实施方式2、以及实施例1所说明的电器元件构成的非易失性存储器安装在本实施例的ROM 2603中。
实施例3在本实施例中，参考图5A和5B描述使用薄膜晶体管(TFT)构成本发明的半导体器件的情况。
图5A是形成在绝缘衬底1110上的TFT部分1101和存储器部分1102的截面图。TFT部分1101优选用于例如运算电路的晶体管。存储器部分1102优选用于例如非易失性存储器的存储元件。玻璃衬底、石英衬底、由硅制成的衬底、金属衬底、塑料衬底等可用于绝缘衬底1110。
此外，在使用玻璃衬底的情况下，可以使用抛光与形成有TFT等的一侧相反的表面以减少厚度的衬底。像这样减少厚度的玻璃衬底，可以实现器件的轻量化和薄型化。
在绝缘衬底1110上提供有基膜1111。在TFT部分1101中中间夹着基膜1111提供有薄膜晶体管1120和1121，而在存储器部分1102中中间夹着基膜1111提供有薄膜晶体管1122。各个薄膜晶体管具有加工成岛状的半导体膜1112，中间夹着栅极绝缘膜而提供的栅电极1114，以及提供在栅电极侧面的绝缘体(所谓的侧壁)1113。半导体膜1112以0.2μm或更薄的厚度，典型为40nm至170nm，优选为50nm至150nm而形成。半导体膜1112还具有覆盖绝缘物(侧壁)1113及半导体膜1112的绝缘膜1116、以及连接到形成在半导体膜1112中的杂质区域的电极1115。另外，可以通过在栅极绝缘膜及绝缘膜1116中形成接触孔，在该接触孔中形成导电膜，并且将该导电膜加工成所希望的形状而形成连接到杂质区域的电极1115。
在构成本发明的无线芯片的薄膜晶体管中，以栅极绝缘膜等为代表的绝缘膜可以通过高密度等离子体处理形成。高密度等离子体处理是一种等离子体处理，其中等离子体密度为1×1011cm-3或更大，优选为1×1011cm-3至9×1015cm-3(包括9×1015cm-3)，并且使用诸如微波(例如频率在2.45GHz)的高频波。如果在这种条件下生成等离子体，则低电子温度将为0.2eV至2eV。具有上述低电子温度特性的高密度等离子体，激活种的动能很低，因此可以形成其中等离子体损伤小而且缺陷少的膜。将要形成的物体，即在形成栅极绝缘膜的情况下将在其上形成有加工成所希望的形状的半导体膜的衬底，布置在可以进行这种等离子体处理的淀积室。然后将用于生成等离子体的电极，所谓的天线和要形成的物体之间的距离设置为20mm至80mm，优选为20mm至60mm，而进行成膜处理。这种高密度等离子体处理可以实现低温处理(衬底温度为400℃或更低)。因此，可以在衬底上淀积具有低耐热性的塑料。
这种绝缘膜可以在氮气环境或氧气环境中形成。氮气环境典型为混合有氮和稀有气体的环境或者混合有氮、氢和稀有气体的环境。作为稀有气体，可以使用氦、氖、氩、氪和氙中的至少一种。另外，氧气环境典型为混合有氧和稀有气体的环境；混合有氧、氢和稀有气体的环境；或者混合有一氧化二氮和稀有气体的环境。作为稀有气体，可以使用氦、氖、氩、氪和氙中的至少一种。
以此方式形成的绝缘膜很密，不会损害其它涂层。另外，通过高密度等离子体处理形成的绝缘膜可以改善与该绝缘膜接触的界面的状态。例如，如果使用高密度等离子体处理形成栅极绝缘膜，则可以改善与半导体膜之间的界面的状态。其结果，可以提高薄膜晶体管的电特性。
上面描述了使用高密度等离子体处理形成绝缘膜的情况，然而，还可以对半导体膜进行高密度等离子体处理。通过高密度等离子体处理可以对半导体膜进行表面改性。其结果，界面状态得以改善，而且可以提高薄膜晶体管的电特性。
另外，为了改善平整性，优选提供绝缘膜1117和1118。此时，绝缘膜1117优选由有机材料形成，而绝缘膜1118优选由无机材料形成。在提供绝缘膜1117和1118的情况下，可以在该绝缘膜1117和1118中通过接触孔与杂质区域连接地形成电极1115。
此外，提供绝缘膜1125，并且与电极1115连接地形成底部电极1127。形成绝缘膜1128，该绝缘膜1128覆盖底部电极1127的端部且提供有使底部电极1127露出的开口部分。在该开口部分中形成存储器材料层1129，并且形成上部电极1130。通过这种方式，形成了具有底部电极1127、存储器材料层1129和上部电极1130的存储元件1123。
存储器材料层1129由通过电作用或光学作用改变其导电性的有机化合物、无机绝缘物、或混合有机化合物和无机化合物而成的层形成。存储器材料层1129可以单独提供或层叠多个层来提供。此外，存储器材料层1129还可以层叠有机化合物和无机化合物的混合层以及由通过电作用或光学作用改变其导电性的其它有机化合物构成的层来提供。
作为能够构成存储器材料层1129的无机绝缘物，可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等。
作为能够构成存储器材料层1129的有机绝缘物，可以使用以聚酰亚胺、丙烯、聚酰胺、苯并环丁烯、环氧树脂等为代表的有机树脂。
作为能够构成存储器材料层1129的通过电作用或光学作用改变其导电性的有机化合物，可以使用具有高空穴传输性的有机化合物材料或具有高电子传输性的有机化合物材料。
作为具有高空穴传输性的有机化合物材料，可以使用芳香胺基(即，具有苯环-氮键)的化合物，诸如4，4’-双[N-(1-萘基)-N-苯基-氨基]-联苯(缩写α-NPD)、4，4’-双[N-(3-甲基苯)-N-苯基-氨基]-联苯(缩写TPD)、4，4’，4”-三(N，N-二苯基-氨基)-三苯胺(缩写TDATA)、4，4’，4”-三[N-(3-甲基苯基)-N-苯基-氨基]-三苯胺(缩写MTDATA)、以及4，4’-双(N-(4-(N，N-二-m-甲苯基氨基)苯基)-N-苯氨基)-联苯(缩写DNTPD)等；酞菁化合物，诸如酞菁(缩写H2Pc)、酞菁铜(缩写CuPc)、以及氧钒基酞菁(缩写VOPc)等。这里所述的物质主要是空穴迁移率为10-6cm2/Vs或更大的物质-然而，只要其空穴传输性高于电子传输性，也可以使用上述物质以外的物质。
作为能够容易接收电子的无机化合物材料，可以使用属于元素周期表中第4族至第12族中的任何一个过渡金属的金属氧化物、金属氮化物、或金属氧氮化物。具体地说，可以使用氧化钛(TiOx)、氧化锆(ZrOx)、氧化钒(VOx)、氧化钼(MoOx)、氧化钨(WOx)、氧化钽(TaOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钴(CoOx)、氧化铼(ReOx)、氧化钌(RuOx)、氧化锌(ZnO)、氧化镍(NiOx)、氧化铜(CuOx)等。虽然此处示出了金属氧化物作为具体例子，然而，不言而喻，也可以使用这些金属的氮化物或氧氮化物。
作为具有高电子传输性的有机化合物材料，可以使用由具有喹啉骨架或苯并喹啉骨架的金属络合物等组成的材料，诸如三(8-羟基喹啉)铝(缩写Alq3)、三(4-甲基-8-羟基喹啉)铝(缩写Almq3)、双(10-羟基苯并[h]-喹啉)铍(缩写BeBq2)、以及双(2-甲基-8-羟基喹啉)-4-苯基酚化醛-铝(缩写BAlq)等。此外，也可以使用具有恶唑配体或噻唑配体的金属络合物等，诸如双[2-(2-羟苯基)-苯并恶唑]锌(缩写Zn(BOX)2)以及双[2-(2-羟苯基)-苯并噻唑]锌(缩写Zn(BTZ)2)等。而且，除了金属络合物之外，还可以使用2-(4-联苯基)-5-(4-叔-丁基苯基)-1，3，4-恶二唑(缩写PBD)；1，3-双[5-(p-叔-丁基苯基)-1，3，4-恶二唑-2-某基]苯(缩写OXD-7)；3-(4-叔-丁基苯基)-4-苯基-5-(4-联苯基)-1，2，4-三唑(缩写TAZ)；3-(4-叔-丁基苯基)-4-(4-乙基苯基)-5-(4-联苯基)-1，2，4-三唑(缩写p-EtTAZ)；红菲咯啉(缩写BPhen)；浴铜灵(缩写BCP)等。这里所述的物质主要是电子迁移率为10- 6cm2/Vs或更大的物质。然而，只要其电子传输性高于空穴传输性，就可以使用上述物质以外的物质。
作为容易给予电子的无机化合物材料，可以使用碱金属氧化物、碱土金属氧化物、稀土金属氧化物、碱金属氮化物、碱土金属氮化物、或稀土金属氮化物。具体地说，可以使用氧化锂(LiOx)、氧化锶(SrOx)、氧化钡(BaOx)、氧化饵(ErOx)、氧化钠(NaOx)、氮化锂(LiNx)、氮化镁(MgNx)、氮化钙(CaNx)、氮化钇(YNx)、氮化镧(LaNx)等。
再者，作为无机化合物材料，不仅使用氧化铝(AlOx)、氧化镓(GaOx)、氧化硅(SiOx)、氧化锗(GeOx)、氧化铟锡(以下称为ITO)等，而且还可以使用各种金属氧化物、金属氮化物、或金属氧氮化物。
此外，当存储器材料层1129由选自金属氧化物或金属氮化物中的化合物以及具有高空穴传输性的化合物组成时，还可以加上具有大位阻的(具有不同于平面结构的三维的扩展结构)的化合物。作为具有大位阻的化合物，优选使用5，6，11，12-四苯基丁省(缩写红荧烯)。或者，也可以使用六苯基苯、t-二萘嵌丁苯、9，10-二(苯基)蒽、香豆素545T等。此外，树枝状聚合物(dendrimer)等也有效。
而且，可以在由具有高电子传输性的有机化合物材料组成的层与具有高空穴传输性的有机化合物材料组成的层之间提供发光物质，诸如4-二氰亚甲基-2-甲基-6-[2-(1，1，7，7-四甲基久洛尼定-9-某基)乙烯基]-4H-吡喃(缩写DCJT)、4-二氰亚甲基-2-t-丁基-6-(1，1，7，7-四甲基久洛尼定-9-基)-4H-吡喃、吡啶醇、2，5-二氰基-1，4-双(10-甲氧基-1，1，7，7-四甲基久洛尼定-9-基)苯、N，N’-二甲基喹吖啶(缩写DMQd)、香豆素6、香豆素545T、三(8-羟基喹啉)铝(缩写Alq3)、9，9’-双蒽基、9，10-二苯基蒽(缩写DPA)、9，10-双(2-萘基)蒽(缩写DNA)、以及2，5，8，11-四-t-二萘嵌丁苯(缩写TBP)。
此外，作为存储器材料层1129，可以使用其电阻由光学作用改变的材料。例如，可以使用掺杂通过吸收光而产生酸的化合物(光致产酸剂)的共轭高分子。可以使用聚乙炔、聚对苯乙烯、聚噻吩、聚苯胺、聚对苯乙炔等作为共轭高分子。此外，作为光致产酸剂，可以使用芳基锍盐、芳基碘盐、o-硝基苄基甲苯磺酸盐、芳基磺酸p-硝基苯脂、磺酰基乙酰苯、Fe-丙二烯络合物PF6盐等。
另外，作为存储器材料层1129，可以使用相变材料如在结晶状态和非晶状态之间可逆性地变化的材料、在第1结晶状态和第2结晶状态之间可逆性地变化的材料等。此外，也可以使用仅从非晶状态变成结晶状态的材料。
在结晶状态和非晶状态之间可逆性地变化的材料是指包含选自锗(Ge)、碲(Te)、锑(Sb)、硫(S)、氧化碲(TeOx)、锡(Sn)、金(Au)、镓(Ga)、硒(Se)、铟(In)、铊(Tl)、Co(钴)、以及银(Ag)中的多种材料，例如，可以举出Ge-Te-Sb-S、Te-TeO2-Ge-Sn、Te-Ge-Sn-Au、Ge-Te-Sn、Sn-Se-Te、Sb-Se-Te、Sb-Se、Ga-Se-Te、Ga-Se-Te-Ge、In-Se、In-Se-Tl-Co、Ge-Sb-Te、In-Se-Te、Ag-In-Sb-Te类材料。此外，在第1结晶状态和第2结晶状态之间可逆性地变化的材料是指包含选自银(Ag)、锌(Zn)、铜(Cu)、铝(Al)、镍(Ni)、铟(In)、锑(Sb)、硒(Se)、以及碲(Te)中的多种材料，例如，可以举出Ag-Zn、Cu-Al-Ni、In-Sb、In-Sb-Se、In-Sb-Te。在采用这种材料的情况下，相变化是在两个不同的结晶状态之间进行的。此外，仅从非晶状态变成结晶状态的材料是指包含选自碲(Te)、氧化碲(TeOx)、钯(Pd)、锑(Sb)、硒(Se)、以及铋(Bi)中的多种材料，例如，可以举出Te-TeO2、Te-TeO2-Pd、Sb2Se3/Bi2Te3。
可以使用气相沉积法、电子束气相沉积法、溅射法、CVD法等来形成存储器材料层1129。此外，借助于同时淀积各个材料，可以形成包括有机化合物和无机化合物的混合层，并可以借助于组合同一种方法或不同种类的方法来形成，例如组合利用电阻加热气相沉积的共同沉积法、利用电子束气相沉积的共同沉积法、利用电阻加热气相沉积和电子束气相沉积的共同沉积法、利用电阻加热气相沉积和溅射的淀积、以及利用电子束气相沉积和溅射的淀积等。
另外，存储器材料层1129以存储元件的导电性由电作用或光学作用改变的膜厚度形成。
底部电极1127或上部电极1130可以由导电材料形成。例如，它们可以由铝(Al)、钛(Ti)、钼(Mo)、钨(W)或硅(Si)的元素制成的膜或者使用上述元素的合金膜等构成。另外，也可使用如下透光材料氧化铟锡(ITO)、含有氧化硅的氧化铟锡、或使用将2至20wt％的氧化锌(ZnO)混合到氧化铟中的靶而形成的氧化物导电材料等。
为了进一步改善平整性且防止杂质元素穿透，优选形成绝缘膜1131。
对于本实施例中所说明的绝缘膜，可以使用无机材料或有机材料。作为无机材料，可以使用氧化硅或氮化硅。作为有机材料，可以使用聚酰亚胺、丙烯、聚酰胺、聚酰亚胺酰胺、抗蚀剂、苯并环丁烯、硅氧烷或聚硅氮烷。另外，硅氧烷树脂相当于包括Si-O-Si键的树脂。在硅氧烷中，骨架结构由硅(Si)和氧(O)的键构成。作为取代基，使用至少含有氢的有机基团(例如，烃基或芳香烃)。还可以使用氟基作为取代基。或者，可以使用至少含有氢的有机基团和氟基作为取代基。聚硅氮烷以具有硅(Si)和氮(N)的键的聚合物材料作为起始材料而形成。
图5B不同于图5A，示出其中在电极1115的接触孔1151中形成有存储器材料层的存储器的截面图。与图5A同样，可以将电极1115用作底部电极，而且在电极1115上形成存储器材料层1129和上部电极1130，形成存储元件1123。接着形成绝缘膜1131。由于图5B中的其他结构与图5A中的相同，因此省略其说明。
通过这样处理在接触孔1151中形成存储元件，可以实现存储元件的小型化。另外，不需要用于存储器的电极，因此可以减少制造步骤的数量，并且可以以低成本提供安装有存储器的无线芯片。
如上所述，通过由薄膜晶体管构成半导体器件，在所述薄膜晶体管中，将在具有绝缘表面的衬底诸如玻璃衬底、石英衬底或塑料衬底等之上形成的半导体薄膜用作激活层，可以以更轻量且廉价地提供高性能且低耗电量的半导体器件。
本实施例可以与实施方式1、实施方式2、实施例1、以及实施例2自由地组合来实施。
实施例4在本实施例中，参考图6至8描述在本发明的半导体器件中构成一部分电路的薄膜晶体管的布局。
相对于在实施例3中所示的半导体膜1112的半导体层是在具有绝缘表面的衬底的整个表面上或一部分表面(面积大于被确定为晶体管的半导体区域的面积的区域)上形成的，其中间夹有基底膜等。接着，通过光刻技术在半导体层上形成掩模图形。通过利用该掩模图形对半导体层进行蚀刻处理，可以形成图6所示的岛状半导体图形1201，该岛状半导体图形1201具有包括薄膜晶体管的源极区域、漏极区域、以及沟道形成区域的特定形状。
可以基于薄膜晶体管的特性，并且考虑所要求的电路特性或布局的恰当性，来决定构图了的半导体层的形状。
在构成本发明的无线芯片中的电路的薄膜晶体管中，用于形成半导体层的光掩模具有图形。所述光掩模的图形具有棱角部分，并且去除存在于棱角部分的一边长度为10μm或更短的直角三角形，以具有圆状。这种掩模图形的形状可以如图6所示那样被转印为半导体层的图形形状。此外，当向半导体层转印时，有时候半导体图形1201的棱角部分比光掩模图形的棱角部分更圆。换言之，半导体膜的图形的棱角部分可以具有使其图形形状比光掩模的图形更为平滑的圆状。另外，在图6中，之后要形成的栅电极1114、栅极布线1301、以及电极1115以虚线表示。
接下来，在被加工成棱角部分具有圆状的半导体层上形成栅极绝缘膜。接着，如实施例3中所示，同时形成与半导体层一部分重叠的栅电极1114以及栅极布线1301。栅电极或栅极布线可以通过形成金属层或半导体层并且使用光刻技术来形成。
用于形成栅电极或栅极布线的光掩模具有图形。该光掩模的图形具有棱角部分，将形成在该棱角部分的直角三角形的一边长度成为10μm或更短，或者以布线宽度的1/5至1/2(包括1/5和1/2)去除棱角部分。这种掩模图形的形状可以如图7所示那样被转印为栅电极或栅极布线的图形形状。此外，当向栅电极或栅极布线转印时，有时候栅电极或栅极布线的棱角部分被转印地更圆。换言之，栅电极或栅极布线的棱角部分可以具有比光掩模的图形更为平滑的圆状。
在利用这种光掩模形成的栅电极或栅极布线的棱角部分，去除存在于该棱角部分的一边的线宽为1/5至1/2(包括1/5和1/2)的直角三角形，以使棱角部分具有圆状。另外，在图7中，之后要形成的电极1115由虚线表示。
由于布局限制，这种栅电极或栅极布线弯曲成矩形。因此，对于栅电极或栅极布线的具有圆状的棱角部分，提供凸起部分(外侧一边)和凹陷部分(内侧一边)。在所述具有圆状的凸起部分，可以抑制在使用等离子体进行干蚀刻时由于异常放电导致的细粒的生成。另外，在具有圆状的凹陷部分，即使生成了细粒也可以在清洗时洗去容易在角落部分聚集的细粒。其结果，有能够提高成品率的效果。
接下来，如上述实施例3中所示那样在栅电极或栅极布线上形成相当于绝缘膜1116、1117和1118的绝缘层等。不言而喻，绝缘膜在本发明中还可以是单层。
接着在绝缘层上，在绝缘膜的预定位置形成开口，而且在该开口中形成相当于电极1115的布线。该开口是为了将处于下层的半导体层或栅极布线层与布线层相互电连接而提供的。对于布线而言，掩模图形通过光刻技术来形成，而且布线通过蚀刻加工形成为预定的图形。
利用布线可以将特定的元件相互连接。这种布线不是通过直线连接特定的元件，而是由于布局限制弯曲成矩形(以下称为弯曲部分)。另外，在开口部分或其它区域中，布线有时在宽度上改变。例如，在开口部分中，当开口等于或大于布线宽度时，布线宽度在该部分变得更宽。此外，由于电路布局，布线也兼用作电容器部分的一个电极，因此布线宽度可以较大。
在此情况下，在光掩模的图形的弯曲部分，去除形成在弯曲部分一边长度为10μm或更短或者布线的宽度的1/5至1/2(包括1/5和1/2)的直角三角形。使布线的图形也具有如图8所示类似的圆状。在布线的棱角部分，去除存在于该棱角部分的一边长度为布线宽度的1/5至1/2(包括1/5和1/2)的直角三角形，可以使弯曲部分具有圆状。这种具有圆状的布线具有以下效果在其弯曲部分的凸起部分当进行使用等离子体的干蚀刻时可以抑制由于异常放电导致的细粒生成，而在凹陷部分，即使生成了细粒，也能够当清洗时洗去容易聚集在棱角部分的细粒，因此，可以提高成品率。通过使布线的棱角部分具有圆状，也可以使电导通。
在具有图8所示的布局的电路中，通过使弯曲部分或改变布线宽度的位置的棱角部分平滑以提供圆状，具有这样的效果，即可以抑制在进行使用等离子体的干蚀刻时由于异常放电导致的细粒的生成，并且即使生成了细粒，也能够当清洗时洗去容易在角落处聚集的细粒，从而提高成品率。换言之，可以解决在制造过程中产生的灰尘或细粒的问题。此外，通过采用布线的棱角部分具有圆状的结构，可以使电导通。尤其是在提供有多个平行布线的驱动电路部分等的布线中，能洗去灰尘非常有利。
另外，在此实施例中虽然描述了在半导体层、栅极布线和布线的三种布局中使棱角部分或弯曲部分具有圆状的方式，然而本发明并不局限于此。即，棱角部分或弯曲部分可以在上述任何一层中具有圆状，使得可以解决在制造过程中的灰尘、细粒等问题。
通过使用如上所述的布局构成半导体器件，可以更轻量且廉价地提供高性能且低耗电量的半导体器件。
另外，本实施例可以与实施方式1、实施方式2、以及实施例1至3自由地组合来实施。
实施例5在本实施例中，参考图9A至11B描述作为本发明的半导体器件的一个组件形成静态RAM(SRAM)的一例。
图9A所示的半导体层1510和1511优选由硅或以硅为其成分的结晶半导体形成。例如，可以适当地使用通过激光退火等使硅膜结晶而获得的多晶硅、单晶硅等。除此之外，还可以使用呈现半导体特性的金属氧化物半导体、非晶硅或有机半导体。
在任何情况下，首先要形成的半导体层是在具有绝缘表面的衬底的整个表面或其一部分表面(面积大于被确定为晶体管的半导体区域的面积的区域)上形成的。接着，通过光刻技术在半导体层上形成掩模图形。通过利用该掩模图形对半导体层进行蚀刻处理，形成具有特定形状的岛状半导体层1510和1511，该半导体层1510和1511包含TFT的源极区域和漏极区域以及沟道形成区域。半导体层1510和1511是考虑布局的恰当性而确定的。
用于形成图9A中所示的半导体层1510和1511的光掩模具有图9B所示的掩模图形1520。该掩模图形1520根据在光刻步骤中使用的抗蚀剂是正型还是负型而不同。在使用正型抗蚀剂的情况下，图9B所示的掩模图形1520被形成为遮光部分。掩模图形1520具有去除了多角形的顶部A的形状。另外，弯曲部分B具有其棱角部分以多个段弯曲的形状，以便不弯曲成直角。在此光掩模图形中，例如，以该图形的棱角部分即直角三角形的一边长度为10μm或更短的尺寸去除其棱角部分。
图9B所示的掩模图形1520的形状反映在图9A所示的半导体层1510和1511中。在此情况下，可以转印与掩模图形1520类似的形状，或者可以转印为使得掩模图形1520的棱角部分更圆，即，其图形具有比掩模图形1520更为平滑的圆状部分，即可。
在半导体层1510和1511上，形成至少部分含有氧化硅或氮化硅的绝缘层。形成这种绝缘层的一个目的是形成栅极绝缘层。接着，如图10A所示那样与半导体层部分重叠地形成栅极布线1612、1613、以及1614。栅极布线1612对应于半导体层1510而形成。栅极布线1613对应于半导体层1510和1511而形成。另外，栅极布线1614对应于半导体层1510和1511而形成。对于栅极布线而言，形成金属层或导电性高的半导体层而且通过光刻技术在绝缘层上形成其形状。
用于形成所述栅极布线的光掩模具有图10B所示的掩模图形1621。在该掩模图形1621中，以棱角部分即直角三角形的一边长度为10μm或更短，或者布线宽度的1/5至1/2(包括1/5和1/2)去除其棱角部分。图10B所示的掩模图形1621的形状反映在图10A所示的栅极布线1612、1613、以及1614中。在此情况下，可以转印类似于掩模图形1621的形状，或者可以转印为使得掩模图形1621的棱角部分更圆。即，其图形具有比掩模图形1621更为平滑的圆状部分，即可。换言之，在栅极布线1612、1613、以及1614的棱角部分，以一边长度为布线宽度的1/5至1/2(包括1/5和1/2)去除直角三角形，使拐角部分具有圆状。在凸起部分当进行使用等离子体的干蚀刻时可以抑制由于异常放电导致的细粒生成，而在凹陷部分，即使生成了细粒，也能够当清洗时洗去容易聚集在棱角部分的细粒。结果，有可以提高成品率的效果。
层间绝缘层是在形成栅极布线1612、1613和1614之后形成的层。层间绝缘层由氧化硅等的无机绝缘材料或使用聚酰亚胺、丙烯树脂等的有机绝缘材料形成。氮化硅、氮氧化硅等的绝缘层可以介于该层间绝缘层与栅极布线1612、1613和1614之间。此外，也可以在层间绝缘层上提供氮化硅、氮氧化硅等的绝缘层。该绝缘层能够防止被对于TFT不好的杂质如外来的金属离子或湿气等污染半导体层或栅极绝缘层。
在层间绝缘层中的预定位置形成有开口。例如，其对应于位于下层的栅极布线或半导体层而提供。对于由金属或金属化合物的一层或多层形成的布线层而言，掩模图形通过光刻技术形成，而且通过蚀刻加工形成为预定的图形。接着，如图11A所示，与半导体层部分重叠地形成布线1715至1720。利用该布线，可以连接特定的元件。由于布局的局限，这些布线不以直线连接特定元件，而是具有弯曲部分进行连接。另外，在接触部分或其他区域中，该布线在宽度上变化。在接触部分中，当接触孔的直径等于或大于布线宽度时，布线宽度在其部分变得更宽。
用于形成所述布线1715至1720的光掩模具有图11B所示的掩模图形1722。在此情况下，布线也具有一个图形，在该图形中通过以拐角部分即直角三角形的一边长度为10μm或更短，或者布线宽度的1/5至1/2(包括1/5和1/2)去除其棱角部分，使得拐角部分具有圆状。这种布线具有以下效果在其弯曲部分的凸起部分当进行使用等离子体的干蚀刻时可以抑制由于异常放电导致的细粒生成，而在凹陷部分，即使生成了细粒，也能够当清洗时洗去容易聚集在棱角部分的细粒，因此，可以提高成品率。通过使布线的棱角部分具有圆状，可以使电导通。另外，在有多个平行布线中，非常适合于洗去灰尘。
在图11A中，形成了n沟道型晶体管1721至1724、以及p沟道型晶体管1725和1726。n沟道型晶体管1723和p沟道型晶体管1725构成反相器1727，以及n沟道型晶体管1724和p沟道型晶体管1726构成反相器1728。包含上述六个晶体管的电路形成SRAM。在上述晶体管的上层中还可以形成有由氮化硅、氧化硅等制成的绝缘层。
通过采用上述结构，可以以更轻量且廉价地提供高性能且低耗电量的半导体器件。
另外，本实施例可以与实施方式1、实施方式2、以及实施例1至4自由地组合来实施。
实施例6在本实施例中，参考图12至13E描述用于构成本发明的半导体器件的晶体管。
用于构成本发明的半导体器件的晶体管除了由在单晶衬底上形成的MOS晶体管构成以外，还可以由薄膜晶体管(TFT)构成。图12是示出构成电路的这种晶体管的截面结构的图。图12示出了n沟道型晶体管1821、n沟道型晶体管1822、电容元件1824、电阻元件1825、以及p沟道型晶体管1823。各个晶体管包括半导体层1805、栅极绝缘层1808、以及栅电极1809。栅电极1809由第1导电层1803和第2导电层1802的叠层结构形成。此外，图13A、13B、13C、13D和13E是对应于图12所示的n沟道型晶体管1821、n沟道型晶体管1822、电容元件1824、电阻元件1825和p沟道型晶体管1823的俯视图，可以同时参考它们。
在图12中，在n沟道型晶体管1821中，在沟道长度方向(载流子流动的方向)上，在半导体层1805中形成以杂质浓度低于杂质区域1806的掺杂杂质的杂质区域1807，所述杂质区域1806在栅电极的两侧构成与布线1804接触的源极区域及漏极区域，也称之为轻掺杂漏区(LDD)。在构成n沟道型晶体管1821的情况下，在杂质区域1806和杂质区域1807中掺杂有磷等作为赋予n型的杂质。作为抑制热电子退化和短沟道效应的单元而形成LDD。
如图13A所示，在n沟道型晶体管1821的栅电极1809中，第1导电层1803是在第2导电层1802的两侧延伸形成的。在此情况下，第1导电层1803的厚度比第2导电层的厚度薄。第1导电层1803形成为使得在10kV至100kV的电场中加速的离子种可以通过的厚度。与栅电极1809的第1导电层1803重叠地形成杂质区域1807。即，形成与栅电极1809重叠的LDD区。采用该结构，在栅电极1809中，使用第2导电层1802作为掩模通过第1导电层1803添加一个导电类型的杂质，从而以自对准的方式形成杂质区域1807。换言之，以自对准的方式形成与栅电极重叠的LDD。
在两侧具有LDD的晶体管被应用到实施方式中的构成电源电路的整流TFT，或者形成用于逻辑电路的传输门电路(也称为模拟开关)的晶体管。由于正电压和负电压都被施加到这种TFT的源极区域或漏极区域，所以优选在栅电极的两侧提供LDD。
另外，在利用第2导电层1802形成栅极布线的情况下，可以加工第1导电层1803，以使它们的两端对准。其结果，可以形成微细的栅极布线。另外，不必以自对准的方式形成与栅电极重叠的LDD。
在图12中，在n沟道型晶体管1822中，在半导体层1805的栅电极的一侧中形成以杂质浓度低于杂质区域1806的掺杂杂质的杂质区域1807。如图13B所示，在n沟道型晶体管1822的栅电极1809中，在第2导电层1802的一侧延伸形成第1导电层1803。在此情况下，也利用第2导电层1802作为掩模通过第1导电层1803添加一个导电类型的杂质，从而以自对准的方式形成LDD。
在一侧具有LDD的晶体管可以应用于其中在源区域和漏区域之间只施加正电压和负电压的一种的晶体管。具体来说，可以应用于构成诸如反相器电路、NAND电路、NOR电路或锁存电路的逻辑门的晶体管，或者构成诸如读出放大器、恒压生成电路或VCO的模拟电路的晶体管。
在图12中，在第1导电层1803和半导体层1805之间夹有栅极绝缘层1808而形成电容元件1824。在形成电容元件1824的半导体层1805中，提供有杂质区域1810和杂质区域1811。杂质区域1811被形成在半导体层1805中的与第1导电层1803重叠的位置。另外，杂质区域1810与布线1804接触。由于杂质区域1811可以通过第1导电层1803添加一个导电类型的杂质，从而可以使包含在杂质区域1810和杂质区域1811中的杂质浓度相同或不同。在任何情况下，在电容元件1824中将半导体层1805用作电极，所以优选添加一个导电类型的杂质以降低其电阻。另外，如图13C所示，通过利用第2导电层1802作为辅助电极，可以使第1导电层1803充分地用作电极发挥作用。像这样，通过采用其中组合了第1导电层1803和第2导电层1802的复合电极结构，可以以自对准的方式形成电容元件1824。
电容元件被用作在本实施方式中的电源电路所具有的存储电容器或者谐振电路所具有的谐振电容器。特别是，在电容元件的两个端子之间施加正电压和负电压，所以无论这两个端子之间的电压是正还是负，谐振电容器都要用作电容器发挥作用。
在图13D中，电阻元件1825由第1导电层1803形成。由于第1导电层1803以30至150nm左右的厚度形成，从而可以通过适当地设置其宽度和长度来构成电阻元件。
电阻元件被用作本实施方式中的调制/解调电路所具有的电阻负载。另外，在有的情况下，还可以用作在使用VCO等控制电流时的负载。电阻元件由以高浓度含有杂质元素的半导体层或膜厚度薄的金属层构成，即可。与电阻值依赖于膜厚度、膜质量、杂质浓度、激活率等的半导体层相比，金属层是优选的，因为其电阻值由膜厚度和膜质量确定，从而不均匀性小。
在图13E中，p沟道型晶体管1823在半导体层1805中具有杂质区域1812。该杂质区域1812形成与布线1804接触的源极区域和漏板区域。在栅电极1809的结构中，第1导电层1803与第2导电层1802彼此重叠。p沟道型晶体管1823是具有其中不提供LDD的单漏极结构的晶体管。当形成p沟道型晶体管1823时，对杂质区域1812添加硼等作为赋予p型的杂质。另一方面，如果对杂质区域1812添加磷，则也可以形成单漏极结构的n沟道型晶体管。
可以对半导体层1805及栅极绝缘层1808的一方或双方进行由微波激发等离子体的高密度等离子体处理，以进行氧化或氮化处理，其中，高密度等离子体处理的条件如下电子温度为2eV或更低、离子能量为5eV或更低、电子密度为1011至1013/cm3左右。此时，通过使衬底温度设为300至450℃且在氧化环境中(O2、N2O等)或氮化环境中(N2、NH3等)执行处理，可以降低半导体层1805和栅极绝缘层1808的界面的缺陷能级。通过对栅极绝缘层1808进行该处理，可以使该绝缘层精密化。就是说，可以抑制电荷缺陷的生成并且抑制晶体管阈值电压的变动。另外，在以3V或更低的电压驱动晶体管时，可以将被所述等离子体处理氧化或氮化的绝缘层适用于栅极绝缘层1808。另外，在晶体管的驱动电压为3V或更大的情况下，可以组合通过所述等离子体处理形成在半导体层1805的表面上的绝缘层和通过CVD法(等离子体CVD法或热CVD法)淀积的绝缘层，而形成栅极绝缘层1808。此外，同样地，该绝缘层可以利用于电容元件1824的介电层。此时，通过所述等离子体处理形成的绝缘层以1至10nm的厚度形成，而成为精密的膜，所以可以形成具有大充电容量的电容元件。
如参考图12和图13A至13E所说明，通过组合具有不同膜厚度的导电层，可以形成具有各种结构的元件。通过使用由衍射光栅图形或半透明膜构成的具有光强度降低功能的辅助图形的光掩模或中间掩模，可以形成只形成有第1导电层的区域以及层叠有第1导电层和第2导电层的区域。也就是说，在光蚀刻步骤中，当曝光光抗蚀剂时，调节光掩模的透过光量，使得要显影的抗蚀剂掩模的厚度可变。在此情况下，可以在光掩模或中间掩模中提供比分辨极限更窄的缝隙，以形成具有上述复杂形状的抗蚀剂。另外，在显像后，可以进行大约200℃的烘焙来使由光抗蚀剂材料形成的掩模图形变形。
另外，通过使用由衍射光栅图形或半透明膜构成的具有光强度降低功能的辅助图形的光掩模或中间掩模，可以连续形成只形成有第1导电层的区域以及层叠有第1导电层和第2导电层的区域。如图13A所示，可以选择性地在半导体层上形成只形成有第1导电层的区域。这样的区域在半导体层上是有效的，但在其它区域(与栅电极连续的布线区域)中并不需要。通过使用上述光掩模或中间掩模，在布线部分中不需要制造只有第1导电层的区域，所以能够实际上提高布线密度。
在图12和图13A至13E的情况下，第1导电层由钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)或钼(Mo)等的高熔点金属，或者以高熔点金属为其主要成分的合金或化合物以30至50nm的厚度形成。另外，第2导电层由钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)或钼(Mo)等的高熔点金属、或者以高熔点金属为其主要成分的合金或化合物以300至600nm的厚度形成。例如，不同的导电材料分别用于第1导电层和第2导电层，使得在之后进行的蚀刻步骤中在蚀刻速率方面出现差别。作为一个例子，TaN可以用于第1导电层，而钨膜可以用于第2导电层。
本实施方式示出了，通过使用由衍射光栅图形或半透明膜构成的具有光强度降低功能的辅助图形的光掩模或中间掩模，可以以相同的加工步骤分别形成具有不同电极结构的晶体管、电容元件以及电阻元件。由此，可以根据电路的特性形成不同方式的元件，而无须增加步骤数量且实现集成化。
通过采用上述晶体管构成半导体器件，可以以更轻量且廉价地提供高性能且低耗电量的无线芯片。
本实施例可以与实施方式1、实施方式2、以及实施例1至5自由地组合来实施。
实施例7在本实施例中，参考图14和15描述使用本发明的半导体器件的系统实例。在本实施例中，将描述将无线芯片用作本发明的半导体器件且安全性高的个人计算机的用户认证系统。
图14是本实施例的用户认证系统的概要图，其包括个人计算机2001和无线芯片2002。输入设备2003和读取/写入器2004连接到个人计算机2001。
个人计算机2001和无线芯片2002都具有用于编码的公用密钥2005。具体来说，公用密钥2005的数据分别存储在个人计算机2001和无线芯片2002的存储器中。公用密钥2005例如是，64至128位的数据，其用于编码原文(编码之前的数据)和译码编码后的文本。对于公用密钥而言，对于正式注册的每个用户形成不同的公用密钥，而且所有这些公用密钥都存储在个人计算机2001中。换言之，个人计算机2001具有对应于正式注册用户数量的公用密钥数量。另一方面，无线芯片2002被正式注册的用户拥有，并且仅具有该用户所特定的公用密钥。必须保存公用密钥而不让别人知道。
另外，虽然在本实施例中描述使用公用密钥编码方式(参见ISO/IEC 9798-2 Information technology-Security techniques-Entityauthentication-Part 2Mechanisms using symmetric enciphermentalgorithms)作为编码方式的情况，但是本发明还可以应用于公开密钥编码方式(参见ISO/IEC 9798-3 Information technology-Securitytechniques-Entity authentication-Part 3Mechanisms using digitalsignature techniques)等的其他编码方式。
个人计算机2001具有用于通过利用公用密钥2005编码原文的单元。具体来说，安装有执行编码算法的软件。另外，无线芯片2002具有用于通过利用公用密钥2005译码编码后的文本的单元。具体来说，在所述实施方式所示的运算电路中执行译码算法。
在下文中参考图15的流程图描述本实施例的用户认证系统的利用方法。
首先，使用申请人借助输入设备2003输入个人计算机2001的用户名及密码(用户名输入2101)。该密码被正式注册的用户提前注册。个人计算机2001根据输入的用户名利用对应的公用密钥编码某原文(编码数据制作2102)。这里，原文可以是具有特定含义的数据或没有含义的数据。接着，将编码后的数据从读取/写入器2004发送(编码数据发送2103)。无线芯片2002接收编码后的数据，并且使用公用密钥2005译码(译码处理2104)，然后将译码后的数据传送到读取/写入器(译码数据发送2105)。个人计算机2001将译码后的数据与最初的原文进行比较(认证2106)，并且仅在它们相互匹配的情况下，确认该使用申请者为正式注册的用户而允许使用(通常使用2107)。
在上述的本实施例的用户认证系统中，知道密码且不具有无线芯片则不能使用计算机。因此，其安全性比只用密码的认证要高得多。另外，如果用户携带无线芯片，就可以以与常规只用密码的认证的相同方式使用个人计算机，所以新的负担很少。
另外，在本实施例中虽然描述个人计算机的用户认证，然而还可以容易应用于能够仅被正式注册的用户使用的其他系统。例如，本发明可以容易应用于ATM(Automated Teller Machine自动提款机)、CD(Cash Dispenser自动柜员机)等。
通过采用上述结构，可以廉价构筑使用本发明的半导体器件且具有高安全性的用户认证系统。
另外，本实施例可以与实施方式1、实施方式2、以及实施例1至6自由地组合来实施。
实施例8在本实施例中，参考图18A至18D描述安装在本发明的半导体器件的天线。作为天线而言，只要在遵循无线电波法所定的范围内设定对应于目标的尺寸和形状即可。被发送和接收的信号为125kHz、13.56MHz、915MHz、2.45GHz等等，都分别被ISO等标准化。作为具体的天线，可以使用偶板子天线、接线天线、环形天线、八木天线等。在下文中，将描述连接到无线芯片的天线的形状。
图18A示出了连接有外部天线1602的无线芯片1601。在图18A中，在中心部分提供无线芯片1601，而且天线1602连接到无线芯片1601的连接端子。天线1602弯曲成矩形，以便确保天线的长度。
图18B示出了在无线芯片1601的一端一侧的连接端子上提供有外部天线1603的方式。天线1603弯曲成矩形，以便确保天线的长度。
图18C示出了在无线芯片1601的两端上提供有弯曲成矩形的外部天线1604的方式。
图18D示出了在无线芯片1601的两端上提供有直线外部天线1605的方式。
像这样，根据无线芯片的结构、偏振波或用途来选择天线的形状即可。由此，如果使用偶极子天线，则可以使用折叠式偶极子天线。如果使用环形天线，则可以使用圆形环形天线或方形环形天线。如果使用接线天线，则可以使用圆形接线天线或方形接线天线。
在使用接线天线的情况下，采用使用陶瓷等的电介质材料的天线即可。通过提高用于接线天线的衬底的电介质材料的介电常数，可以使天线小型化。另外，在使用接线天线的情况下，由于该接线天线具有高机械强度，从而可反复使用。
接线天线的电介质材料可以由陶瓷、有机树脂、或陶瓷和有机树脂的混合物等形成。作为陶瓷的代表例子，可以举出氧化铝、玻璃、镁橄榄石等。而且，还可以将多种陶瓷混合而使用。此外，为了获得高的介电常数，电介质层优选由强电介质材料形成。作为强电介质材料的代表例子，可以举出钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸锶(SrTiO3)、锆酸铅(PbZrO3)、铌酸锂(LiNbO3)、锆钛酸铅(PZT)等。而且，可以将多种强电介质材料混合而使用。
将上述实施方式及实施例中所示的结构可以应用于无线芯片1601。
采用了上述结构，就可以提供高性能的半导体器件。
另外，本实施例可以与实施方式1、实施方式2、以及实施例1至7自由地组合来实施。
实施例9在本实施例中，参考图4A至4C描述安装在本发明的半导体器件中的天线，该天线具有与实施例8中所说明的例子不同的结构。图4A至4C示出半导体器件的电路图及布局，所述半导体器件由本实施例中的无线芯片、第1天线、第2天线、第3天线、以及电容器构成。
图4A为本实施例的半导体器件的电路图。图4A所示的半导体器件具有无线芯片401、安装在无线芯片401中的第1天线(内侧天线)402、第2天线403、第3天线404、以及电容器405。外侧天线406由第2天线403、第3天线404、以及电容器405构成。
第3天线404接收来自读取/写入器的通信信号，则在第3天线404中产生由于电磁感应导致的感应电动势。因为该感应电动势，从第2天线403产生感应场。通过由第1天线402接收该感应场，在第1天线402中会产生由于电磁感应导致的感应电动势。
这里，通过使第3天线404的感应系数为大，可以将第1天线402所接收的感应场变大。即，如果第1天线402的感应系数小，也可以供给为了使无线芯片401工作充分的感应电场。在将第1天线402为片上天线的情况下，因为无线芯片401的面积小，所以不能使感应系数很大。因此，在仅仅使用第1天线402的情况下，不容易延长无线芯片401的通信距离。然而，通过采用本实施例所示的结构，即使在使用片上天线的无线芯片时，也可以延长通信距离。
图4B为本实施例的半导体器件的天线布局的第1个例子。图4B为在第3天线404的外部形成第2天线403的例子。第1透孔407和第2透孔408彼此电连接，而外侧天线由第2天线403、第3天线404、以及电容器405形成。对于电容器405可以使用片状电容器、薄膜电容器等。如果采用了如图4B那样的布局，可以形成宽度小的天线，所以当提供具有宽度小的形状的半导体器件时很有效。
图4C为本实施例中的半导体器件的天线布局的第2个例子。图4C为在第3天线404内部形成第2天线403的例子。第1透孔409和第2透孔410彼此电连接，而外侧天线由第2天线403、第3天线404、以及电容器405形成。对于电容器405可以使用片状电容器、薄膜电容器等。如果采用了如图4C那样的布局，可以形成宽度小的天线，所以当提供具有宽度小的形状的半导体器件时很有效。
通过采用如上所述的结构，就可以提供延伸了通信距离且具有高性能的半导体器件。
另外，本实施例可以与实施方式1、实施方式2、以及实施例1至8自由地组合来实施。
实施例10在本实施例中，参考图19描述使本发明的半导体器件具有三维的多层叠层结构的例子。
在图19中，形成在不同衬底上的集成电路520a、集成电路520b、集成电路520c从各个衬底被剥离，并且由绝缘层510a及绝缘层510b贴合在一起。将所述实施方式及实施例中所示的本发明的非易失性存储器用于要层叠的集成电路，并且在本实施例中，使用非易失性存储器作为集成电路520a。图19中的多层结构的半导体器件具有绝缘层501、502、503、504、505、506、507和508；布线层531 a、531b、532a和532b；以及存储元件530。在衬底500上的具有晶体管的集成电路520a与在绝缘层504上的具有晶体管的集成电路520b由绝缘层510a彼此贴合，与此同样，集成电路520b与在绝缘层506上的具有晶体管的集成电路520c由绝缘层510b彼此贴合，以形成多层叠层结构的半导体器件。
下面将描述贴合步骤。通过旋转涂敷法或液滴喷射法将液状(具有流动性的)绝缘材料附着在集成电路520a上，趁没有失去流动性贴合通过剥离步骤从衬底剥离的集成电路520b。之后，通过干燥使绝缘材料固化，以形成绝缘层510a。因此，使用绝缘层510a作为粘接层，集成电路520a及集成电路520b彼此粘附。与此相同，将具有流动性的绝缘材料附着在集成电路520b上，趁没有失去流动性贴合通过剥离步骤从衬底剥离的集成电路520c。在干燥之后，形成集成电路520a、绝缘层510a、集成电路520b、绝缘层510b、以及集成电路520c的叠层。作为绝缘层510a和绝缘层510b，可以使用聚酰亚胺、丙烯、聚酰胺、聚酰亚胺酰胺、抗蚀剂、苯并环丁烯、或硅氧烷等。另外，在本实施例中，使用硅氧烷树脂。当将具有流动性的绝缘材料用于绝缘层510a和绝缘层510b时，该绝缘材料优选具有较高的粘合性，并且为与集成电路的密着性高的绝缘材料。如本实施例那样，通过将绝缘层用于粘接集成电路和集成电路的粘接层，无须另外形成用于贴合的粘接层，以可以使步骤简单化。
接下来，在构成叠层结构的绝缘层中形成开口，将集成电路520a、集成电路520b、以及集成电路520c彼此电连接。接着与提供在绝缘层505上的布线层532a及提供在绝缘层502上的布线层531a接触地形成布线层550a，并且与提供在绝缘层505上的布线层532b及提供在绝缘层502上的布线层531b接触地形成布线层550b。在形成于绝缘层503、504、505、506、以及507中且使布线层531a及布线层532a露出的开口中形成布线层550a。与此相同，在形成于绝缘层503、504、505、506、以及507中且使布线层531b及布线层532b露出的开口中形成布线层550b。布线层550a与布线层531a及布线层532a电连接，而布线层550b与布线层531b及布线层532b电连接。
通过上述步骤，可以制造多层结构的半导体器件，其中具有中间夹着绝缘层贴合集成电路而成的叠层结构并且各个层的集成电路彼此电连接。
本实施例可以与实施方式1、实施方式2、以及实施例1至9自由地组合来实施。
实施例11在本实施例中，描述作为本发明的非易失性存储器的例子形成掩模ROM的实例。
掩模ROM由多个晶体管及电子元件形成，并且构成掩模ROM的晶体管及电子元件通过光刻法形成。此时，根据是否开连接到电子元件的一方端子(例如图2中的电气元件109)的用于布线的接触孔，可以写入数据，例如，可以在开接触孔时将1(接通)的数据(信息)，而在不开接触孔时将0(断开)的数据(信息)写入到存储单元中。
在曝光光抗蚀剂的步骤中，使用分档器等的曝光装置且通过分度线(光掩模)在进行曝光步骤之前或之后将电子束或激光照射到开上述接触孔的区域上的光抗蚀剂。之后，接通常方式进行显影、蚀刻、使用光抗蚀剂的剥离等的步骤。这样做，只要仅选择电子束或激光的照射区域而不交换分度线(光掩模)，就可以分别制造开口上述接触孔的图形和没有上述接触孔的图形。即，通过选择电子束或激光的照射区域，当制造半导体器件时，可以制造在各个半导体器件中写入了不同数据的掩模ROM。
通过使用这种掩模ROM，当制造半导体器件时可以形成每个半导体器件的唯一标识符(UIDUnique Identifier)等。再者，本实施例中的半导体器件还具有可以追加写入的存储器，所以在制造半导体器件之后，也可以写入数据。
本实施例可以与实施方式1、实施方式2、以及实施例1至10自由地组合来实施。
本说明书根据2005年12月27日在日本专利局受理的日本专利申请编号2005-375564而制作，所述申请内容包括在本说明书中。
权利要求
1.一种半导体器件，包括含有存储元件的非易失性存储器，该存储元件包括电气元件；电连接到所述电气元件的复位元件；以及电连接到所述复位元件及所述电气元件的锁存元件，其中信息由所述复位元件存储在所述锁存元件中，并且所述信息取决于所述电气元件电导通或电绝缘。
2.根据权利要求1的半导体器件，其中所述电气元件通过激光描画被切断而电绝缘。
3.根据权利要求1的半导体器件，其中通过对所述电气元件施加过电流而使它损坏，以电绝缘。
4.根据权利要求1的半导体器件，其中所述电气元件包括第1二极管及第2二极管，并且通过对所述第1二极管及所述第2二极管中的至少一个施加过电流而使它损坏，以电导通。
5.根据权利要求1的半导体器件，其中所述电气元件为根据相变化改变其电阻值的相变存储器。
6.根据权利要求1的半导体器件，其中所述电气元件为具有浮动栅极的非易失性存储晶体管。
7.根据权利要求1的半导体器件，其中所述电气元件为具有MONOS结构的存储晶体管。
8.根据权利要求1的半导体器件，其中所述复位元件或所述锁存元件包括薄膜晶体管，该薄膜晶体管包括半导体薄膜作为激活层，并且所述半导体薄膜形成在具有绝缘表面的衬底上。
9.根据权利要求8的半导体器件，其中所述具有绝缘表面的衬底为选自玻璃衬底、石英衬底、塑料衬底、以及SOI衬底中的任何一种。
10.一种半导体器件，包括含有存储元件的非易失性存储器，该存储元件，包括复位元件；电气元件；以及锁存元件，其中所述复位元件的第1端子电连接到第1布线，所述电气元件的第1端子电连接到第2布线，所述复位元件的第2端子电连接到所述电气元件的第2端子及第3布线，并且所述锁存元件的第1和第2端子电连接到所述第3布线。
11.根据权利要求10的半导体器件，其中所述电气元件通过激光描画被切断而电绝缘。
12.根据权利要求10的半导体器件，其中通过对所述电气元件施加过电流而使它损坏，以电绝缘。
13.根据权利要求10的半导体器件，其中所述电气元件包括第1二极管及第2二极管，并且通过对所述第1二极管及所述第2二极管中的至少一个施加过电流而使它损坏，以电导通。
14.根据权利要求10的半导体器件，其中所述电气元件为根据相变化改变其电阻值的相变存储器。
15.根据权利要求10的半导体器件，其中所述电气元件为具有浮动栅极的非易失性存储晶体管。
16.根据权利要求10的半导体器件，其中所述电气元件为具有MONOS结构的存储晶体管。
17.根据权利要求10的半导体器件，其中所述复位元件或所述锁存元件包括薄膜晶体管，该薄膜晶体管包括半导体薄膜作为激活层，并且所述半导体薄膜形成在具有绝缘表面的衬底上。
18.根据权利要求17的半导体器件，其中所述具有绝缘表面的衬底为选自玻璃衬底、石英衬底、塑料衬底、以及SOI衬底中的任何一种。
19.一种半导体器件，包括含有存储元件的非易失性存储器，该存储元件，包括复位元件；电连接到所述复位元件的电气元件；第1反相器；以及第2反相器，其中所述复位元件的端子电连接到第1布线，所述电气元件的端子电连接到所述第1布线，所述第1反相器的输入端子电连接到所述第1布线，所述第1反相器的输出端于电连接到所述第2反相器的输入端子，并且所述第2反相器的输出端子电连接到所述第1布线。
20.根据权利要求19的半导体器件，其中所述电气元件通过激光描画被切断而电绝缘。
21.根据权利要求19的半导体器件，其中通过对所述电气元件施加过电流而使它损坏，以电绝缘。
22.根据权利要求19的半导体器件，其中所述电气元件包括第1二极管及第2二极管，并且通过对所述第1二极管及所述第2二极管中的至少一个施加过电流而使它损坏，以电导通。
23.根据权利要求19的半导体器件，其中所述电气元件为根据相变化改变其电阻值的相变存储器。
24.根据权利要求19的半导体器件，其中所述电气元件为具有浮动栅极的非易失性存储晶体管。
25.根据权利要求19的半导体器件，其中所述电气元件为具有MONOS结构的存储晶体管。
26.根据权利要求19的半导体器件，其中所述复位元件或所述锁存元件包括薄膜晶体管，该薄膜晶体管包括半导体薄膜作为激活层，并且所述半导体薄膜形成在具有绝缘表面的衬底上。
27.根据权利要求26的半导体器件，其中所述具有绝缘表面的衬底为选自玻璃衬底、石英衬底、塑料衬底、以及SOI衬底中的任何一种。
全文摘要
通过输入地址信号等，并且使用读出放大器等来读出存储在安装于半导体器件的非易失性存储器中的信息。此时，由于需要预定的时间，所以设计考虑了其延迟的半导体器件是必要的。此外，读出放大器的消耗电流很大。而且，因为读出位数被设定，所以在仅读出一位时也要读出其他不必要的信息。在本发明中，非易失性存储器由存储元件构成，该存储元件由具有电导通或电绝缘的单元的电气元件、复位元件、以及锁存元件构成。当复位无线芯片时，根据电气元件电绝缘或电导通，存储元件将不同信息存储在锁存元件中。通过采用这种结构，可以廉价地提供安装有非易失性存储器的低耗电量的无线芯片。
文档编号G06K19/077GK1992080SQ200610156248
公开日2007年7月4日 申请日期2006年12月27日 优先权日2005年12月27日
发明者黑川义元 申请人:株式会社半导体能源研究所