模数转换器系统的制作方法

专利名称：模数转换器系统的制作方法
技术领域：
本发明涉及模数转换器(ADC)，并且还涉及计算机及计算机处理器领域。
背景技术：
模数转换器(ADC)是可以将连续信号转换成离散数字量的电子电路。 通常，ADC是将输入模拟电压转换成数字量的电子设备。模拟信号在时间上是连续的，必需将它转换成数字值流。因此，需要对 从模拟信号中采样新数字值的速率进行限定。该新值的速率被称为转换器的采样率或采样频率，通常叙述为每秒采样个数(sps)。可以以时间间隔T的采样时间来釆样、测量并存储连续可变带宽受限信 号，然后用插值公式从离散时间值中近似地再生该原始信号。该再生只有在 采样率比信号最高频率的两倍更高的时候才获得最大可能的精确性，这被称 为尼奎斯特-香农采样定理。由于实际的ADC不能进行即时转换，所以有必要在转换器进行转换的 时间期间将输入值保持不变，该时间称为转换时间。称为采样和保持的输入 电路通常通过利用电容器来存储输入端的模拟电压并使用电子开关或门将 该电容器从输入端断开来执行这项任务。很多ADC集成电路内部包括采样 和保持子系统。经常期望能够以甚高频对集成电路(IC)中的模拟信号进行采样，比如 在几千兆赫兹(GHz)的范围内。然而，某些种类的IC是利用较古老的半 导体制造和材料技术制成的，只能以较低的频率对信号进行采样，例如在l -2GHz或更低的范围内。期望可以利用这种较古老的技术并仍获得甚高频的采样速率。图1示出如当前公知技术中的模数(A/D)采样系统100的概略图。芯 片101中嵌入A/D块102。A/D块102具有通常为并行总线的数据输出端105 和用来控制对输入信号103的采样的采样频率控制器104。该输入信号的最 高频率分量用fi标明，并且被标明为fs的釆样频率必须至少为频率fi的两 倍，优选为频率fi的2.2倍，这样使得采样能够尽量保持关于原始信号的最 多信息。因此，如果期望的输入频率fi在lOGHz范围内，则芯片必须能够 以近似20- 22GHz对采样频率fs进行时钟控制(clock)。制造如此高采样 频率的芯片是更加昂贵的，并且这些芯片的架构不允许在这种芯片中嵌入诸 如CPU、存储器等的大数据功能元件。已经采用各种方法来寻找能够对高频率输入速率进行采样的经济系统。 凯文.纳利在1998年10月发表于CSD杂志中的题目为"Design of a High-Performance Analog國to-Digital Converter(高性能才莫数转换器的i更计)"的 论文中，公开了折叠和内插式8位2Gsps的ADC。在从闪烁(flash)变换 到折叠结构时，4位模数转换器所需要的比较器个数由15个降低到6个。 这种ADC增加了模拟带宽和最大采样速率，并且比闪烁结构的ADC消耗的 功率更少。获得折叠功能的一种方法是使用交叉耦合的差分放大器，利用两 个交叉耦合的差分放大器来得到单个折叠。通过增加更多的电阻器和差分对 可以增加折的数目。纳利报告了利用98MHz的输入频率得到2GHz的采样 频率的结果。伊恩.金在2006年1月发表于I/O杂志中的题目为"Capturing Data from Gigasmple Analog-ti-Digital Converters (从千兆采样模数转换器中捕获数 据)"的论文中，公开了一种对数字输出进行解复用的方法。对于1.5GHz 的采样速率，将输出与750MHz的时钟同步的转换数据，其中所述数据在时 钟的上升沿和下降沿给予输出端。然后使用两个锁存器，其中在锁相数据时 钟的上升沿时钟控制一个锁存器，利用180度异相的信号时钟控制第二锁存 器。这样就将输出降低到375MHz。在锁存输入数据之后，用一组中间锁存器对时钟域移位，以便所有数据都可以在同一时钟沿在时钟控制下进入存储器阵列，将数据速率解复用至187.5MHz。可以将单通道设备置于双沿采样 模式，以将采样速度从1.5Gsps增加到3.0Gsps，这样就将输出数据位数从8 增加到16。发明内容本发明的 一方面提供一种对模拟信号进行采样的方法，包括提供输入模拟信号；通过分布式采样系统传送定时信号；分别用多个模数转换器(ADC )对所述输入模拟信号进行多次采样；并且将所述多个输入 模拟信号采样中的各输入模拟信号采样进行组合以形成单个连贯的数字输出信号，其中所述分布式釆样系统提供多个顺序采样提示符。本发明的另一方面提供一种模数转换器(ADC)采样系统，包括多个 模数转换器(ADC);和一种分布式采样系统，包括多个分配站，其互相串联连接在一起以在 各所述站之间形成结点；多条抽头线，分别连接在所述各结点和所述多个模 数转换器中的各模数转换器之间。本发明的又一方面提供一种利用分布式采样系统对模拟信号进行采样 的方法，包括提供多个导电轨图样，其互相串联连接在一起以在各所述图 样之间形成结点；通过所述多个导电轨图样传送定时信号；在所述各结点处 提供多个顺序采样提示符；利用多个模数转换器(ADC )对输入模拟信号进 行采样；并且，对所述各模拟信号采样进行组合以形成单个连贯的数字输出 信号。本发明的再一方面提供一种利用分布式采样系统对模拟信号进行采样 的方法，包括提供由特定介电常数材料构成的设备；通过所述设备传送定 时信号；分别在沿所述设备的多个等间距点上提供多个顺序采样提示符；利 用多个模数转换器(ADC )对输入模拟信号进行采样；并将所述各输入模拟 信号采样进行组合以形成单个连贯的数字输出信号。本发明的另 一方面提供一种利用分布式采样系统对模拟信号进行采样的方法，包括提供由分别连接到多个模数转换器(ADC)的多个触发器构 成的定序器设备；分别将多个定时信号脉冲输入所述多个触发器；分别利用 所述多个ADC对输入模拟信号进行多次采样；并对各所述采样进行组合以 形成单个连贯的数字输出信号。本发明的又一方面提供一种利用分布式采样系统对模拟信号进行采样 的方法，包括提供多个反相器对，所述反相器对互相串联连接在一起以在 所述各反相器对之间形成结点；通过所述多个反相器对传送定时信号；在各 所述结点处提供多个顺序采样提示符；利用多个模数转换器(ADC )对输入 模拟信号进行采样；并对所述各输入模拟信号采样进行组合以形成单个连贯 的数字输出信号。本发明的再一方面提供一种多核处理器，包括多个互相连接的中央处 理单元(CPU);连接到所述多个CPU的多个模数转换器(ADC);和分 布式采样系统，其包括多个分配站，其互相串联连接在一起以在各所述站 之间形成结点；多条抽头线，分别连接在各所述结点和各所述多个ADC之间。本发明的这些其它方面在请求注意的权利要求中予以指定。在实施例中，结合分布式采样系统来使用多个模数转换器。这种多个转 换器和分布式采样系统的组合允许使用诸如0.18微米硅的传统设备处理， 并且还提供对甚高频输入信号的精确采样。分布式采样系统通过使用不同的 ADC为每个采样提供输入信号的多个采样，其中每个采样从前面最近的采 样起依次偏移一定量的时间。对来自许多ADC的采样进行组合以形成单个 连贯的数字输出信号。分布式采样系统的类型包括许多互相串联连接的加长 轨图样、专用介电常数材料设备、和定序器或乘法器。本发明的实施例提供一种可以使用传统的低成本半导体制造和材料技 术对远高于2-3GHz的采样频率进行充分采样的系统和方法。本发明的实施例对甚高频的输入模拟信号进行充分采样，利用传统的低频模数设备和方法将所述输入模拟信号转换成数字信号。实施例使用具有多个模数转换器(ADC)的系统。本发明的说明性实施例包括带有几个ADC和中央处理单元(CPU)的 芯片和分布式采样系统。各ADC与标明的CPU —起工作以形成ADC系统。 举例来说，各单独的ADC系统可以包含由0.18微米硅形成的传统设备。在 这个例子中，这些独立的系统能够为l-2GHz范围内或更低的信号进行采样。在本发明实施例中，多个传统设备用来对甚高频的输入信号进行充分采 样。定时信号通过分布式采样系统走过该芯片，该系统也称为延迟采样系统 或中继采样系统。当该定时信号沿分布式采样系统到达第一标明点时，第一 ADC对输入信号进行采样。当该定时信号沿所述分布式采样系统到达第二 标明点时，第二 ADC对所述输入信号进行采样。该定时信号继续通过所述 分布式采样系统，直到设定数目的采样被相同设定数目的ADC系统采集为 止。该定时信号通过该分布式采样系统经过该芯片，这样每个后续采样都发 生在前一个采样之后的时钟控制量的时间。这是当该定时信号经过系统的时 候，由来源于该分布式采样系统的多个顺序采样提示符或抽头实现的。这就 产生了几个ADC对于高频输入信号的累加采样，这样就实现了优选尼奎斯 特-香农采样必需的充分采样。例如，如果期望使用只能进行lGHz采样的 传统系统对10GHz的输入信号进行充分采样，那么为了对该输入模拟信号 进行顺序采样，需要20个ADC系统，其中各ADC系统在前一个采样后的 时钟控制50皮秒间隔得到采样。对所有20个ADC系统的采样结果进行组 合以得到相当于能够以20GHz进行采样的单个ADC系统得出的结果。描述几个分布式采样系统。 一种分布式采样系统包括几个加长轨图样或 互相电串联连接的附加长度线。定时信号经过第一附加长度线，之后定时信 号抽头或提示符使第一 ADC系统对输入信号进行采样，这发生在At给定的 特定时间段。该定时信号继续经过第二附加长度线，之后定时信号抽头或提 示符使第二 ADC系统对所述输入信号进行第二次采样，这发生在第二个时间段At之后。该定时信号继续经过设定数目的长度线，其使得来自相同设定 数目的ADC系统的累加釆样。对累加采样的结果进行组合以形成单个连贯的数字输出信号。
另一种分布式采样系统包括诸如SAW设备的特定介电常数材料设备。 设备的材料决定了定时信号通过它的速率。当定时信号沿该设备到达多个等 间距点时，对多个ADC系统对输入模拟信号进行采样顺序采样的结果进行 组合以形成单个连贯的数字输出信号。
又一种分布式采样系统使用定序器或乘法器，这样可以将定时信号倍增 所设置的次数，来为每级提供增量时间段At。 ADC系统在各时间段At之后 对输入模拟信号进行采样。对来自乘法器采样系统的该输入信号的采样结果 进行组合以得到单个连贯的数字输出信号。
还描述了提供大共模抑制的ADC差分运算放大器的电路图。通过对异 相输入信号进行采样，该输入信号与背景噪音被完全区分并分离。这样可以 提供更加干净的信号，并且因此可以提供更加精确的采样结果。
鉴于如这里所述的和附图中的几幅图所示出的，对实施本发明的模式和 其工业适用性的描述，本发明的这些及其它目的和优势对于本领域技术人员 将变得清楚。这里所列的目的和优势并不是本发明所有可能优势的详尽列 表。此外，即使在应用中不存在或不需要一个以上预期目的和/或优势的情 况下，也可以实施本发明。
另外，本领域普通技术人员将认识到，本发明的各种实施例可以实现一 个以上，但没有必要是所有的所述目的和/或优势。相应地，这里所述的目 的和/或优势不是本发明的要素，不应该把它理解为对本发明的限制。


图1为传统ADC系统的方框示意图2为根据本发明的一般ADC系统的方框示意图3a-3b为根据本发明第一实施例，对输入模拟信号的采样和定时信号分布式线抽头之间的时序关系表示；图4为根据本发明第二实施例，对输入模拟信号的采样和定时信号分布 式线抽头之间的时序关系表示；图5-6为本发明第三实施例的方框示意图；图7a-7b为本发明使用的ADC的电路图；图8为根据本发明的计算机阵列的示意图；图9为示出图8中计算机子集的详细示意图和图8中互连数据总线的更 详细示意图；图IO为图示出堆栈式计算机的总体布置框图；和图lla-llc为根据本发明的ADC和计算机系统阵列的示意图。
具体实施方式
参见附图描述本发明，其中相同的标记表示相同或相似元素。当按照获 得本发明目的的方式描述本发明时，本领域普通技术人员将认知到在不脱离 根据权利要求的本发明精神和保护范围的情况下，可以鉴于这些启示来实现任何变化。这里描述的和/或附图中示出的本发明实施例及其变化仅仅以示例的方 式呈现，并且不用来限制本发明的保护范围。除非以其它方式具体声明，可 以针对多种应用省略或修改本发明的个别方面和部件，同时保持在根据权利 要求的本发明的精神和保护范围内，因为意在使本发明适用于很多变化。图2示出根据本发明的ADC系统200的例子。输入信号204传递到芯 片201的若干模数转换器单元202a-202n。这个例子中示出外部采样时钟 205，但是也可以利用内部时钟。该采样时钟205在非常低的频率下运行， 例如比固有采样频率低10或20倍的频率。通过从时间分配装置206a-206n 提供顺序的时间段，可以将净采样速率增加n倍。在本例子中，时间段由外 部源提供，尽管如上所述，也可以利用内部定时源。如果要求以高达10GHz 的分辨率对输入信号204进行采样，那么为了进行最优尼奎斯特-香农采样，20或22GHz的采样时钟205是必要的。但是，本创造性系统中，该采 样时钟205可以在例如分别针对n=20或22的1GHz下运行。时间分配装置 206a-206n提供的时间段可以采用采样频率的1/20、 1/22的增量或相似增量， 以便各ADC 202会在稍微延迟的点上对输入信号204进行采样，产生等同 于使用单个ADC以20或22GHz的速率采样的采样。时间分配装置206a-206n 提供的时间段作为独立的分配站(例如206a)和相应的独立ADC (例如A/D 202a)之间抽头线连接器2073到207 的结果而出现。当定时信号(由采样 时钟205生成)通过多个串联连接的分配站或分配装置206a-206n时， 一连 串抽头或采样提示符通过抽头线连接器207a到207n分别发送到相应的ADC 202a - 202n。显然，这种方法要求大量的ADC或A/D通道202，例如，在这种情况 下，至少为20或22,但允许使用更古老的技术芯片201,例如0.18微米硅， 并且允许对以lOGHz的范围内或上下运行的信号进行采样。通过增加更多 的A/D通道202,可以进一步增加采样信号频率(或其最高的傅立叶变换分量)。本例子中可互换地将项202a-202n的名字用作ADC、转换器单元或通 道。通常，为了能够在处理中不丢失采样数据地处理数据的量，各A/D通 道202必须具有足够的数据传输能力，例如，与A/D通道202a- 202n相对 应的自身CPU203a - 203n 。可以用多种方式获得输入信号的各ADC采样之间的时间段，如在下列 实施例中所示例的。图3a公开了在本发明第一个实施例中的时间分布式采 样系统中，对输入信号301的采样和轨图样303中的抽头之间的时间关系图。 该轨图样303包含多条串联连接的加长线。本时间分布式采样系统具有多个 ADC系统，其中各ADC系统包括ADC 202和相关联的中央处理单元(CPU ) 203，如之前相对于图2所讨论的。当定时信号306通过第一长度线303&到 达抽头点Wi时，做出在由At 304给出的可测时间量之后对输入信号301进 行釆样的提示符。该定时由ADC采样点d表示。当该定时信号306继续通过第二长度线303b到达第二抽头点\￥2时，做出第二时间段At之后对输入 信号301进行采样的提示符。该定时由ADC采样点C2表示。在定时信号 306到达各轨图样303在分布线上的各抽头WrWn之后，单独的ADC系统对 输入信号301进行采样。顺序采样的结果被组合以形成单个连贯的数字输出信号。下面参见图3a进行更加详细的说明。定时信号306通过第一长度线303a 到达抽头点W,。在时间上的那点，第一 ADC系统对输入信号301进行采样， 在时间上用ADC采样点d来表示。当该定时信号306经过第二长度线303b 到达由W2表示的抽头点时，第二 ADC系统在ADC采样点C2对输入信号 301进行采样。上述分布式采样系统在时间上由Q和C2等标明的ADC采样 点302继续对输入信号301进行釆样。随着定时信号306通过多个长度线 303，输入信号301在各顺序的时间段At 304之后被采样。为了对输入信号 301进行充分采样以满足尼奎斯特-香农需求，在芯片上建立若干ADC系 统。仔细考虑以下给出的对本发明进行进一步阐明的例子，其中所给出的例 子并不作为限制性特征来解释。例如，如果要对lOGHz的输入信号301进 行采样，那么ADC采样点302之间的时间差304必须至少为50皮秒才能满 足针对lOGHz输入信号的足够采样速率的尼奎斯特-香农要求。各连续 ADC系统可以在采样点d和C2等处对输入信号301进行采样，其中每个采 样可以在前面ADC采样之后50皮秒时发生。该ADC采样点302在时间上 对应于沿轨图样303的连续抽头点W。 \￥2等。如果各ADC系统能够在每 纳秒捕获或进行采样，那么总共需要20个ADC系统来对即将进入的lOGHz 信号充分采样。在本例子中，本发明使用多条互联长度线的分布式采样系统 等同于使用单个ADC，其能够以20gsps的采样速率对lOGHz的输入信号进 行采样。图3b公开了本发明第二个实施例中的时间分布式采样系统中对输入信 号301的采样和在一连串连接的反相器对305中制成的抽头之间的时间关系。图3a的各时钟轨图样303由图3b中的反相器对305代替。定时信号306 经过一连串相连接的转换器对305。当该定时信号306经过第一反相器对 305a时，做出在第一时间段At304之后对输入信号301进行采样的提示符， 这与ADC采样点d相一致。当该定时信号306继续通过第二反相器对305b 时，做出在第二时间段At304之后对输入信号301进行采样的提示符，这与 ADC采样点C2相一致。当该定时信号306分别在由WrWn标明的点通过各 反相器对时产生采样点CrCn，单独的ADC系统在各ADC采样点d-Cn对 输入信号301进行采样。顺序采样的结果被组合以形成单个连贯的数字输出 信号。下面参见图3b进行更加详细的说明。当定时信号306经过第一反相器 对305a到达由Wi表示的抽头点时，第一 ADC系统第一 ADC采样点对输 入信号301进行采样，所述第一 ADC采样点在时间上由d标明。当该定时 信号306经过第二反相器对305b到达由W2表示的抽头点时，第二ADC系 统在第二 ADC采样点C2对输入信号301进行采样。当该定时信号306经过 多个反相器对305时，上述分布式采样系统继续对输入信号301进行采样。 当定时信号306通过各反相器对305时，输入信号301在各顺序时间段At 304之后的各ADC采样点302被采样。为了能满足尼查斯特-香农需求， 在芯片上建立若干ADC系统以对输入信号301进行充分采样。图4公开了本发明第三实施例中对输入模拟信号405的采样和在特定介 电常数材料设备401中制成的线抽头之间的时间关系。时间分布式采样通过 使用诸如表面声波(SAW)设备的特定介电常数材料设备401来实现。当定 时信号406沿设备401经过由S广Sn给定的各等间距点时，在各可测时间賴二 At 403之后对输入信号405进行采样。图4所表示的特定介电常数材料设备分布式采样系统与图3a中的轨迹 分布式采样系统进行相似的工作。如之前参见图2所述，独立ADC系统包 含ADC和相应CPU。当定时信号406沿设备401到达与SrS。相对应的各 顺序等间距点时，各顺序ADC系统在ADC采样点402处对输入信号405进行采样。当该定时信号406经过设备401时，做出在各增量时间段At403 之后对输入信号405进行采样的提示符，其中At403的值由设备401的特定 材料确定。当该定时信号406到达S,给定的第一采样点402时，做出由第 一 ADC系统在第一 ADC采样点d对输入信号405进行采样的提示符。当 该定时信号406在第二时间段At 403之后到达设备401内的第二个采样点 S2时，提示第二 ADC系统在相应的第二 ADC采样点C2对输入信号405进 行采样。上述采样系统持续在ADC采样点402对输入信号405进行采样， ADC采样点402在时间上对应于设备401的S,-Sn点。组合采样的结果以得 到单个连贯的数字输出信号。在使用10GHz输入信号405的例子里，定时信号406到达设备401中 的Si给定的第一点，在该点，提示第一 ADC系统在50皮秒的第一时间段 403之后的第一 ADC采样点Q对输入信号405进行采样。当该定时信号406 到达设备401中的第二点S2时，提示第二 ADC系统在50皮秒的第二时间 段403之后发生的第二采样点C2对输入信号405进行采样。如果各ADC系 统以1纳秒的速率对输入信号405进行釆样，那么需要20个ADC系统来对 10GHz的输入信号405进行充分采样。在该例子中，使用本发明的特定介电 常数材料设备的分布式采样系统等同于使用单个ADC的采样系统，能够以 20gsps的采样速率对lOGHz的输入信号进行采样。第四实施例公开了 一种定序器或乘法器分布式采样系统601,并参见图 5对该实施例进行描述。定序器分布式采样系统601的一个例子是使用射极 耦合逻辑(ECL)作为定序器501。该定序器501包括一组触发器508，由 w广Wn表示。各触发器508都连接于一 ADC 502，然后各ADC 502也连接于 相应的CPU 506。定时信号507进入定序器501,然后每级排序或用At 503 给定的相同增量与定时信号507相乘。这样，当脉冲504通过第一 ADC触 发器w!时，ADd对输入信号505进行采样。在第二时间段At503之后，脉 冲504经过第二个ADC触发器w2， ADC2对输入信号505进行采样。上述 分布式采样系统利用n个触发器WrWn并分别使用ADd-ADCn持续对输入信号505进行采样。采样结果由n个相关联的CPU506来处理。顺序采样的 结果被组合以得到单个连贯的数字输出信号。定序器501的重要特征是各触 发器508之间的时间可以变化。在lOGHz输入信号505的例子中，定序器501包括20个触发器508, 由w广Wn表示。输入模拟信号505以50皮秒时间，险At 503的间隔顺序地被 采样。例如，当脉冲504在50皮秒的第一时间革殳At503之后通过第一个ADC 触发器w!时，ADd会对输入模拟信号505进行采样。然后，当脉冲504在 50皮秒的第二时间段At 503之后通过第二个ADC触发器w2时，ADC2会对 输入模拟信号505进行采样。如果各ADC 502都能够以1纳秒的速率对输 入模拟信号505进行采样，那么则需要20个触发器508连同20个相关联的 ADC 502和20个相关联的CPU506才能以20gsps的采样速率对lOGHz的输 入信号505进行充分采样。在本例子中，使用多个带有本发明的定序器或乘 法器的ADC的分布式采样系统等同于使用能够以20gsps的采样速率对 lOGHz的输入信号进行采样的单个ADC的采样系统。图6为参见图5所描述定序器或乘法器分布式采样系统外加时钟生成块 602的方框图。时钟生成块602可以是内部或外部的，并且可以包括但不限 于锁相环(PLL)、延迟锁定环(DLL)、压控振荡器(VCO)、环形振荡 器、晶体振荡器或其他类型的振荡器。图6还示出定时信号603。图7a为可与前述本发明一起使用的ADC的电路图707,其利用差分运 算放大器。图7a所示的差分运算放大器具有两个输入源701，其与运算放大 器702a和702b —起使用，其中运算放大器702b为带有可选增益乘法器的 电压对电流驱动器。这种配置为输入信号的精确再生提供很大的共模抑制。 图7a的系统进一步示出计数器704、 CPU705和数字输出信号706。图7b为包括单端压控振荡器703的ADC的电路图707。其余元件与图 7a中的元件相同。图7a的反相器系统具有能够从不需要的背景噪音中分离 出待采样的期望输入信号701的优势；图7b没有抗扰性。但是，图7b的反 相器系统只需要一个管脚连接器，而图7a的转换器系统需要两个管脚连接器。图7a和7b的ADC电路图可以和前述任意一个ADC/CPU分布式采样 系统一起使用，用于对输入模拟信号进行采样。'与发日/的任何一种进行集成。实现本发明的一种模式是通过利用独立计算机阵列。 阵列在图8中以示意示出，并用通用参考符IO来标明。计算机阵列10 具有多个(本例中示出24个)计算机12 (有时在阵列例子中也称为"核心，， 或"节点")。在所示出的例子中，所有计算机12都位于单个电路小片14 上。根据本发明，各计算机12均为通用独立工作的计算机，如在下文中将 更加详细的讨论的。计算机12通过多条(在下文中将更详细讨论其数量) 互相连接的数据总线16互相连接。在本例子中，数据总线16为双向异步高 速并行数据总线，尽管出于该目的所采用的其他互相连接手段也在本发明的 范围内。在阵列IO的本实施例中，不但计算机12之间的数据通信可以是异 步的，而且独立的计算机12也可以运行于内部异步模式。独立计算机12可 以异步运行，由于各计算机12在不执行指令时基本不耗费功率并且没有时 钟在其中运行，这就节省了大量功率。本领域技术人员将意识到，为了清楚起见，在图8的视图中省略电路小 片14上的其他附加的组件。这些附加部件包括电源总线、外部连接焊盘 以及微处理器芯片的其他这些普通方面。计算机12e为不处于阵列IO边界的一个计算机12的例子。也就是说， 计算机12e具有四个正交相邻计算机12a， 12b, 12c和12d。在下文中对 于阵列IO的计算机12之间的通信的更详细讨论，将以示例的方式4吏用计算 机12a-12e的分组。如图8的视图所见，诸如计算机12e的内部计算机12 具有四个其他的可以通过总线16与之通信的计算才几12。在以下讨论中，所 讨论的原理将应用于所有计算机12,除了位于阵列10边缘的计算机12,其 只能够与三个其他计算机12直接通信，以及拐角计算机12,其只能够与两 个其他计算机12直接通信。图9为图8中的一部分的更详细视图，只示出一些计算机12，特别是 包括计算机12a-12e。图9的视图还揭示每条数据总线16都具有读线18、 写线20和多条(在本例子中为18)数据线22。数据线22能够并行同时传 输一个18位指令字的所有比特。根据本发明的方法，诸如计算机12e的计算机12可以将其一条、两条、 三条或全部四条读线18设置为高，这样来准备从相应的一个、两个、三个 或全部四个相邻计算机12接收数据。同样的，计算机12也可以将其一条、 两条、三条或全部四条写线设置为高。当一个相邻计算机12a、 12b、 12c或12d将其自身与计算机12e之间的 写线20设置为高时，如果计算机12e已经将相应读线18设置为高，那么字 在相关联的数据线22上从那个计算机12a、 12b、 12c或12d传输至计算机 12e。然后，发送计算机12将释放写线20，并且接收计算机(在该例子中为 12e)将写线20和读线18拉低。后一个动作是向发送计算机12确认已经接 收到数据。注意，上述说明并不必然地意图按顺序指示事件的顺序。在实际 应用中，接收计算机可以在发送计算机12释放(停止拉高)其写线20之前， 尝试将写线20设置得略低。在这种情况下，发送计算机12 —释放其写线 20，写线20就会被接收计算机12e拉低。每当诸如计算机12e的计算机12预计要写入，将其一条写线20设置为 高时，它将简单等待，基本不耗费功率，直到如上所述有相邻计算机12 "请 求"该数据，除非数据待被发送到其上计算机12已经将其读线18设置为高， 在这种情况下数据被立即发送。类似地，每当计算机12预计要读取，将其 一条以上读线18设置为高时，它只是简单等待，基本不消耗功率，直到连 接到所选择的计算机12的写线20变高，从而在两个计算机12之间传输指 令字。如上所述，可能存在若干种潜在的手段和/或方法来使计算机12如所述 工作。但是，在本例子中，计算机12之所以运转地这样简单是因为它们都 是内部通用异步运行(除了以所述异步方式相互之间传输数据)。也就是说，通常是按顺序完成指令。当出现写或读指令时，直到该指令完成(或者，也 许作为替代地，直到其因为"复位"或其他原因被异常中断时)才会有进一 步的动作。现有技术中，没有规则的时钟脉沖。更具体地说，只有当正在被 执行的指令既不是读类型指令也不是写类型指令时(假如读或写类型指令经 常需要另一个实体完成)或当该读或写类型操作事实上已经完成时，才生成 脉冲来完成下一个指令。图10为图示出图8和图9的一个计算机12例子的总体布置框图。如图 10的视图所见，各计算机12为具有其自己的RAM24和ROM26的通用整 装计算机。如以上提到的，计算机12有时也称为独立"节点"。在本例子 中，假如计算机12被组合在单芯片上。计算机12的其他基本元件为包括R寄存器29的返回堆栈28、指令区 域30、算术逻辑单元("ALU"或"处理器")32、数据堆栈34和用于对 指令进行解码的解码逻辑段36。本领域技术人员通常应该很熟悉诸如本例 子中的计算机12的基于堆栈计算机的操作。计算机12为具有数据堆栈34 和单独的返回堆栈28的双堆栈计算才几。在本发明的这个实施例中，计算机12具有与相邻计算机12进行通信的 四个通信端口 38。这些通信端口 38被进一步限定为上端口 38a、右端口 38b、 左端口 38c和下端口 38d。通信端口 38为三态驱动器，具有关闭状态、接收 状态(用于驱动信号使其进入计算机12)和发送状态(驱动信号使其离开 计算机12)。如果特定计算机12不在诸如计算机12e的例子的阵列内部(图 8),那么至少出于上述目的， 一个以上通信端口 38不会被那个特定计算机 使用。然而，那些连贯的电路小片14边缘的通信端口 38可具有设计在计算 机12内部或计算机12外部但与之相关联的附加电路，从而使这种通信端口 38充当外部I/O端口 39 (图8)。该外部I/O端口 39的例子包括，但不限 于USB (通用串行总线)端口、 RS232串行总线端口、并行通信端口、模数 和/或数模转换端口以及很多其他可能的变体。根据在此所述的本发明实施 例，不论为此目的使用哪种附加或修正电路，关于处理从"外部"1/0端口39接收的指令和/或数据的"外部"1/0端口 39的操作方法，与这里所述"内 部"通信端口 38相比，是相似的。在图8中，"边缘，，计算机12f与相关 联的接口电路80 (以框图形式示出) 一起图示出，接口电路80用于通过外 部I/O端口 39与外部设备82进行通信。在目前描述的实施例中，指令区域30包括若干寄存器40，在本例子中， 寄存器40包括A寄存器40a、 B寄存器40b和P寄存器40c。在本例子中， A寄存器40a为全18位寄存器，而B寄存器40b和P寄存器40c为9位寄 存器。图10的视图中还以框图的形式图示出时间片定序器42。数据堆栈34和返回堆栈28不是像很多现有计算机中的由栈指针存取的 存储器阵列。更准确地说，堆栈34和28为寄存器阵列。数据堆栈34中顶 部的两个寄存器为T寄存器44和S寄存器46。数据堆栈34的剩余部分为 具有在该例子中编号为S2-S9的八个附加硬件寄存器的循环寄存器阵列 34a。在任何时候，循环寄存器阵列34a中的八个寄存器之一将被选作S寄 存器46下面的寄存器。选择低于S的堆栈寄存器的移位寄存器中的值不能 够被软件来读或写。类似地，返回堆栈28的顶部位置为专用R寄存器29， 而返回堆栈28的剩余部分为循环寄存器阵列28a(图中未具体显示)，其具 有在该例子中编号为Rl-R8的八个附加硬件寄存器。除了之前在这里讨论的寄存器，指令区域30还具有用于存储目前正在 被使用的指令字的18位指令寄存器30a和用于目前正在被执行的特定指令 字的附加5位操作码寄存器30b。前述ADC/CPU分布式采样系统可以与上述计算机阵列集成，产生大量 不同类型、大小和目的的系统组合。另外，这样的系统可以作为独立离散部 件被加工为集成在基片上、完全加工为单芯片或以上两种工艺的结合。以下描述将给出不同ADC阵列可能的两个例子，用来进一步阐明本发 明但不应当被解释为限制性特征。图lla示出带有几个计算机或节点12的 芯片或电路小片14。内部计算机12被标明为互连的通用计算机(G) 94， 因此，如上所述，其可以互相共享资源。电路小片14的边界包含几个ADC(A) 95。各ADC (A) 95具有称为ADC计算机(C ) 96的专用计算机。 各ADC计算机(C) 96接入任意或所有通用计算机(G) 94。可以利用或 不利用ADC计算机(C) 96之间的连接。图lib示出带有几个计算机12的电路小片14的另一个实施例。ADC(A)95形成在电路小片14的边界，但是没有如图lla中的专用ADC计算 机(C) 96。各ADC (A) 95直接接入任意或所有互连的通用计算机(G) 94。图11c示出带有总共40个计算机12的电路小片14，其中20个计算机 12为ADC(A)95， 20个计算机12为通用计算机(G) 94。图llc为在前 面对lOGHz输入模拟信号进行采样的例子中利用电路小片14的例子。各独 立ADC能够以lgsps的速率进行采样；因此，需要20个这样的ADC ( A) 95和20个相关联的通用计算机(G) 94来对10GHz的输入模拟信号进行采 样。以上所有例子只是本发明可用实施例中的 一 些例子。本领域技术人员容 易看到，在不脱离本发明的精神和保护范围的情况下，可以做出大量其他的 修改和替换。相应地，这里的公开内容并不意图作为限制性的，并且所附的 权利要求可以解释为包括本发明的全部保护范围。
权利要求
1、一种将模拟信号转换成数字信号的方法，包括产生定时信号，所述定时信号以预定的频率出现；根据所述定时信号的每次出现产生n个顺序采样提示符，由此所述采样信号提示符以一个n倍于所述预定频率的频率出现，其中n大于1；使n个模数转换器ADC响应于所述n个顺序采样提示符中对应的提示符，对所述模拟信号进行采样，和对所述n个采样进行组合以形成表示所述模拟信号的单个连贯的数字信号。
2、 根据权利要求1所述的方法，其中所述n个顺序采样提示符是通过利用 若干个延时时间对所述定时信号进行延时来产生的。
3、 根据权利要求1所述的方法，其中所述n个顺序采样提示符由分布式采样系统产生。
4、 根据权利要求1所述的方法，其中所述n个顺序采样提示符由多个导电 轨图样产生，所述多个导电轨图样串联连接以在所述各图样之间形成结点，所 述提示符产生于对应的结点处。
5、 根据权利要求1所述的方法，其中所述n个顺序采样提示符由特定介电 常数材料所构成的设备产生，所述提示符产生于在沿所述设备的对应等间距点 处。
6、 根据权利要求1所述的方法，其中所述n个顺序采样提示符由多个触发 器所构成的定序器i殳备产生，所述多个触发器连接到相应的才莫数转换器。
7、 如权利要求6所述的方法，其中所述定序器包括时钟发生器。
8、 如权利要求7所述的方法，其中所述时钟发生器包括环形振荡器。
9、 根据权利要求1所述的方法，其中所述n个顺序采样提示符由多个反相 器对产生，所述多个反相器串联连接以在各所述反相器对之间形成结点，所述 提示符产生于对应的结点处。
10、 根据以上任意一项权利要求所述的方法，进一步包括 提供分别连接到所述多个模数转换器的多个中央处理单元CPU。
11、 根据权利要求IO所述的方法，其中所述多个CPU中的一些CPU专用于它们相应连接的ADC。
12、 如权利要求10或11所述的方法，其中 所述多个CPU中的一些CPU为通用CPU。
13、 根据以上任意一项权利要求所述的方法，其中所述多个顺序采样提示符使得所述各采样出现于在从最接近的在前采样起 一时间量之后。
14、 根据以上任意一项权利要求所述的方法，其中 所述多个顺序采样提示符中的各顺，次出现。
15、 根据以上任意一项权利要求所述的方法，其中 所述多个顺序采样提示符中的各顺；
16、 根据以上任意一项权利要求所述的方法，其中 所述采样的组合支持傅里叶变换功能。
17、 根据以上任意一项权利要求所述的方法，其中所述多个模数转换器中的各模数转换器均能够以预定采样率进行采样，和 所述方法相当于使用单个模数转换器，该单个模数转换器能够以 一个等于 预定采样率与所使用的模数转换器总数的乘积的采样率进行采样。
18、 一种用于将模拟信号转换成数字信号的装置，包括 定时信号发生器，用于产生以预定的频率出现的定时信号； 采样信号产生器，用于在每次出现定时信号时产生n个顺序采样提示符，由此所述采样信号提示符以n倍于所述预定频率的频率出现，其中n大于1;n个模数转换器，被设置为响应于所述n个顺序采样提示符中对应的提示 符，对所述模拟信号进行采样，和信号组合器，对所述n个采样进行组合，以形成表示所述模拟信号的单个连贯的数字信号。
19、 根据权利要求18所述的装置，其中所述采样信号产生器以可操作方式 通过若干个延时时间对所述定时信号进行延时来产生所述n个顺序采样提示符。
20、 根据权利要求18所述的装置，其中所述n个顺序采样提示符是通过利 用若干个延时时间对所述定时信号进行延时产生的。
21、 根据权利要求18所述的装置，其中所述n个顺序采样提示符由分布式采样系统产生。
22、 根据权利要求18所述的装置，其中所述n个顺序采样提示符由多个导 电轨图样产生，所述多个导电轨图样串联连接以在所述各图样之间形成结点， 所述提示符产生于对应的结点处。
23、 根据权利要求18所述的装置，其中所述n个顺序采样提示符由特定介 电常数材料所构成的设备产生，所述提示符产生于沿所述设备的对应等间距点 上。
24、 根据权利要求18所述的装置，其中所述n个顺序采样提示符由连接到 相应模数转换器的多个触发器所构成的定序器设备产生。
25、 根据权利要求25所述的装置，其中所述定序器包括时钟发生器。
26、 根据权利要求26所述的装置，其中所述时钟发生器包括环形振荡器。
27、 根据权利要求18-26中的任何一项所述的装置，包括 分别连接到所述多个才莫数转换器的多个中央处理单元。
28、 根据权利要求27所述的装置，其中所述多个CPU中的一些CPU专用于它们相应连接的ADC。
29、 根据权利要求27或28所述的装置，其中 所述多个CPU中的一些CPU为通用CPU。
30、 一种多核处理器，包括 多个互相连接的中央处理单元，和 根据权利要求18-26中的任意一项所述的装置，其中，所述模数转换器连接到所述多个CPU中的相应CPU。
31、 一种冲莫数转换器系统，包括 多个模数转换器；和 分布式采样系统，包括多个分配站，它们互相串联连接在一起以在所述各站之间形成结点；和多条抽头线，分别连接在所述各结点和所述多个模数转换器中的各模数转换器之间。
32、 根据权利要求31所述的系统，其中所述多个ADC中的一些ADC包括差分运算放大器系统。
33、 根据权利要求32所述的系统，其中 所述差分运算放大器系统，包括两个输入源； 运算放大器；和 压控振荡器VCO。
34、 一种多核处理器，包括 多个互相连接的中央处理单元，和根据权利要求31、 32或33所述的系统，其中所述ADC连接到所述多个 CPU。
35、 才艮据权利要求34所述的处理器，其中所述多个CPU中的一些CPU专用于它们相应连接的ADC。
36、 根据权利要求34所述的处理器，其中 所述多个CPU中的一些CPU为通用CPU。
37、 根据权利要求34所述的处理器，其中 所述处理器的输出包括顺序输入模拟信号采样的累加。
38、 根据权利要求37所述的处理器，其中 所述输出包括数字输出信号。
全文摘要
结合分布式采样系统使用多个模数转换器。这种多个转换器和分布式采样系统的组合允许使用诸如0.18微米硅的传统设备处理，并且还提供对甚高频的输入信号的精确采样。分布式采样系统通过使用不同的模数转换器，来为各采样提供输入信号的多个采样，其中各采样从最接近的在前采样起顺序地偏移一定量的时间。将来自许多模数转换器的采样进行组合以形成单个连贯的数字输出信号。分布式采样系统的类型包括许多互相串联连接的加长轨图样，专用介电常数材料设备，和定序器或乘法器。
文档编号G06F15/16GK101272146SQ20081008716
公开日2008年9月24日 申请日期2008年3月21日 优先权日2007年3月22日
发明者查理斯·H·莫尔, 约翰·休伊, 莱斯·O·什尼维利 申请人:科技资产股份有限公司