专利名称：周期信号平衡电路与芯片布局时平衡周期信号的方法
技术领域：
本发明涉及一种在电路设计布局中使周期信号(clock signal)同步的电路及方 法，更明确地说，涉及一种在电路设计布局中控制同一数据流中的存储元件皆能接收到同 步的周期信号以避免造成准备时间错误(setup time error)与维持时间错误(hold time error)而产生数据错误的电路及方法。
背景技术：
数字电路设计人员于设计数字电路时，通常假设所设计的数字电路中的周期信号 皆为同步。然而，在实际上将所设计的数字电路进行芯片布局时，计算机辅助设计人员需考 量从周期信号源经由周期信号树(clock tree)所产生的周期信号到达各元件的路径所需 的时间以及这些路径的阻抗，以平衡各元件所接收到的周期信号，意即各元件所接收到的 周期信号皆为同步。如此一来，计算机辅助设计人员在设计周期信号的走线(routing)时， 便需考虑每个周期信号树的分枝的路径所需的时间与阻抗是否足够相近以避免元件接收 到有相位差的周期信号而产生准备时间错误(setup time error)与维持时间错误(hold time error)，而产生数据错误的情况。在先前技术中，有需多方法可以平衡周期信号树的分枝，举例来说，如Steiner tree。然而上述方法皆是将所有的周期信号树的分枝考虑进来以让所有周期信号树的 分枝皆为同步。这些作法虽然可以平衡周期信号树的分枝，然而对于属于不同数据流 (data-flow)的元件来说，由于这些元件属于不同数据流，即使所接收的周期信号不同步， 也不会造成数据错误的情况。因此先前技术的作法反而是一种过度考虑(overkill)的方 法，不但增加走线的成本，亦会过度增加缓冲器的数目，而造成使用者的不便。
发明内容
本发明提供一种周期信号平衡电路，用来同步一第一周期信号与一第二周期信号 同步。该周期信号平衡电路包含一缓冲增益控制电路以及一可调增益缓冲电路。该缓冲增 益控制电路比较该第一周期信号与该第二周期信号，用以产生一缓冲增益。该可调增益缓 冲电路耦合至该缓冲增益控制电路，其中该可调增益缓冲电路接收一第三周期信号，并根 据该缓冲增益的振幅，调整该第三周期信号的时间，并输出已调整的该第三周期信号。本发明另提供一种于芯片布局时平衡周期信号的方法。该方法包含取得一芯片的 一数据流信息、根据该数据流信息，选择一第一数据流，以及对牵涉该第一数据流的一第一 暂存器所接收的一第一周期信号与牵涉该第一数据流的一第二暂存器所接收的一第二周 期信号进行同步。其中该第一暂存器所处理的数据被直接传送至该第二暂存器或仅经由一 逻辑组合电路传送至该第二暂存器。其中该第一数据流与该数据流信息中所包含的其他数 据流不相关。
图1为说明本发明的周期信号平衡电路的示意图。 图2为说明本发明的可调增益缓冲电路的示意图。 图3为说明本发明的缓冲增益控制器的示意图。 图4为说明本发明的周期信号平衡电路应用于芯片布局时的示意图。 图5为说明周期信号树的示意图。图6为说明本发明所提供对于同一数据流的周期信号进行平衡的示意图, 图7为说明本发明的于芯片布局中平衡周期信号的方法的流程图。主要元件符号说明100、611、612、613、614周期信号平衡电路110缓冲增益控制电路120可调增益缓冲电路111相位检测器112缓冲增益控制器1121电流控制器1122电荷帮浦1123强度计数器500周期信号树701 --705步骤121 --12N、Bi B9缓冲器I1J2输入端0输出端SUP上升信号Sdn下降信号SCN缓冲增益CLK1 CLK10、CLK0, CLKs周期信号VDD>VSS电压源Qll~QNI、Qi2 Qffi、Qi3 QN3、晶体管Ql4-QN4INV0, INVN反相器Ιχ电流Vx电压FF1 ^FF8触发器G1、G2、G3数据流PLL锁相回路电路
具体实施例方式
有鉴于此，本发明提出一种平衡周期信号树分枝的方法，针对同一数据流中的元 件，将其所接收的周期信号同步，以避免产生准备时间错误与维持时间错误，同时可降低整6体平衡周期信号树分枝的成本。请参考图1。图1为说明本发明的周期信号平衡电路100的示意图。如图1所示， 周期信号平衡电路100包含缓冲增益控制电路110以及可调增益缓冲电路120。缓冲增益 控制电路110用来比较周期信号CXK1与CLKtj的相位，以据以输出缓冲增益S。N，其中缓冲增 益S。N可为N位。可调增益缓冲电路120根据所接收的缓冲增益S。N的大小，将所接收的周 期信号CLK2缓冲，并输出周期信号CLIV此外，周期信号CLK1与CLK2为由同一周期信号源 所产生，而由于周期信号CLK1与CLK2在芯片布局中走线的差异，两者的相位会有些许差异。缓冲增益控制电路110包含相位检测器111与缓冲增益控制器112。相位检测器 111包含输入端Ip I2以及输出端Op 02。相位检测器111的输入端I1用来接收周期信号 CLK1 ；相位检测器111的输入端I2用来接收周期信号CLKtj ；相位检测器111的输出端O1用 来输出上升信号；相位检测器111的输出端O2用来输出下降信号SDN。当周期信号CLK1 的相位领先于周期信号CLKtj时，相位检测器111输出上升信号Sup ；当周期信号CLK1的相位 落后于周期信号CLKtj时，相位检测器111输出下降信号^in ；当周期信号CLK1与周期信号 CLK0同相时，相位检测器111不输出上升信号与下降信号SDN。缓冲增益控制器112包含输入端Ip I2以及输出端0。缓冲增益控制器112的输 入端I1用来接收上升信号Sup ；缓冲增益控制器112的输入端I2用来接收下降信号Sdn ；缓 冲增益控制器112的输出端0用来输出缓冲增益S。N。当缓冲增益控制器112接收到上升信 号时，缓冲增益控制器112所输出的缓冲增益5。,上升(数值变大)；当缓冲增益控制器 112接收到下降信号^in时，缓冲增益控制器112所输出的缓冲增益3。,下降(数值变小)； 当缓冲增益控制器112未接收到上升信号Sup或下降信号Sdn时，缓冲增益控制器112所输 出的缓冲增益Scn维持不变(数值维持不变)。可调增益缓冲电路120根据缓冲增益、的大小，调整其输出的周期信号CLKq的 电流。当缓冲增益越大，则可调增益缓冲电路120所输出的电流越大(意即驱动能力较 强，所输出的周期信号CLKtj较快)；当缓冲增益S。N越小，则可调增益缓冲电路120所输出的 电流越小(意即驱动能力较弱，所输出的周期信号CLKtj较慢)。以下将说明可调增益缓冲 电路120的工作原理。请参考图2。图2为说明本发明的可调增益缓冲电路120的示意图。如图2所示， 可调增益缓冲电路120包含N个缓冲器121 12N以及一反相器INVtl,且每个缓冲器具有 相同的电路架构。举例来说，缓冲器121包含晶体管Qn、Q12、Q13与Q14,以及一反相器INV115 反相器INV1用来接收缓冲增益S。N的一缓冲增益位Sraa)并输出缓冲增益位Sam)的反相信 号。晶体管Q11的第一端(源极)耦接于电压源Vdd (提供电压Vdd)；晶体管Q11的第二端(漏 极)耦接于晶体管Q12的第一端(源极)；晶体管Q11的控制端(栅极)耦接于反相器INVtl 的输出端，用来接收周期信号CLK2的反相信号。晶体管Q12的第一端(源极)耦接于晶体 管Q11的第二端；晶体管Q12的第二端(漏极)耦接于晶体管Q13的第二端(漏极)；晶体管 Q12的控制端(栅极)耦接于反相器INV1的输出端，用来接收缓冲增益位、(1)的反相信号。 晶体管A3的第一端(源极)耦接于晶体管Q14的第二端(漏极)；晶体管Q13的第二端(漏 极)耦接于晶体管Q12的第二端；晶体管Q13的控制端(栅极)耦接于反相器INV1的输入端， 用来接收缓冲增益位、ω。晶体管Q14的第一端(源极)耦接于电压源Vss (提供电压Vss， 如一地端)；晶体管Q14的第二端(漏极)耦接于晶体管Q13的第一端；晶体管Q14的控制端(栅极)耦接于反相器INVtl的输入端，用来接收周期信号CLK2。等效上来说，晶体管Q11的控制端与晶体管Q14的控制端作为缓冲器121的输入端， 用来接收周期信号CLK2 ；晶体管Q12的第二端与晶体管Q13的第二端作为缓冲器121的输出 端，用来输出缓冲后的周期信号CLKy缓冲增益位Sam)用来控制缓冲器121是否要输出缓 冲后的周期信号CLKy举例来说，当缓冲增益位S。N(1)代表「关闭」(如逻辑0)，则缓冲器 121关闭不输出缓冲后的周期信号CLKtj ；当缓冲增益位^a)代表「开启」(如逻辑1)，则缓 冲器121开启以输出缓冲后的周期信号CLKy此外，各缓冲器121 12N的输出端皆耦接在一起。设每个缓冲器121 12N于 开启时输出电流为IP。当缓冲器121 12N中只有1个缓冲器开启时(意即SCN(1) Sam 中只有1个表示开启)，则缓冲后的周期信号CLKtj具有Ip大小的电流；当缓冲器121 12N 中只有2个缓冲器开启时(意即、ω Scmw中只有2个表示开启)，则缓冲后的周期信号 CLKtj具有2ΙΡ大小的电流；当缓冲器121 12Ν中有N个缓冲器开启时(意即^m) S浦 皆表示开启)，则缓冲后的周期信号CLKtj具有NX Ip大小的电流。如此一来，可调增益缓冲电 路120便可根据代表「开启」的缓冲增益位数，来调整输出的周期信号CLKtj的电流大小，以 进而调整输出的周期信号CLKJA相位。更明确地说，通过本发明的缓冲增益控制电路110， 来比较周期信号CLK1与CLKtj的相位，进而控制缓冲增益S。N中表示「开启」的位数，以调整 可调增益缓冲电路120的输出电流大小，使得最后输出的周期信号CLKtj能与周期信号CLK1 同相。请参考图3。图3为说明本发明的缓冲增益控制器112的示意图。如图3所示，缓 冲增益控制器112包含电流控制器1121、电荷帮浦(charge pump) 1122，以及一强度计数器 1123。电荷帮浦1122包含一电容C，其上载有电压Vx。电流控制器1121根据上升信号Sup 与下降信号^in，来汲取/提供一预定大小为Ix的电流至电荷帮浦1122，以调整电压Vx。更 明确地说，当电流控制器1121接收到上升信号时，电流控制器1121提供电流Ix至电荷 帮浦1122，以提升电压Vx ；当电流控制器1121接收到下降信号Sdn时，电流控制器1121从 电荷帮浦1122汲取电流Ix，以降低电压Vx。强度计数器1123根据电压Vx的大小，输出缓 冲增益、。也就是说，当电压Vx越大，则缓冲增益、表示「开启」的位数越多；当电压Vx 越小，则缓冲增益S。N表示「开启」的位数越少。请参考图4。图4为说明本发明的周期信号平衡电路100应用于芯片布局时的示 意图。本发明可应用于同一数据流的任两相邻的存储元件(暂存器)之间。由于暂存器的 实施例不胜枚举，如触发器、锁存器...等。在本发明中，仅举触发器为实施例以方便说明， 然其余暂存器的实施例皆可应用于本发明中。在图4中，触发器FF1与FF2属于同一数据流 且为相邻，意即在触发器FF1与FF2之间，除了组合逻辑电路之外，并没有其他的触发器。本 发明的周期信号平衡电路100即用来平衡触发器FF1与FF2所接收的周期信号，以使触发器 FF1与FF2所接收的周期信号同步。如图4所示，周期信号CLK1除传送给触发器FF1之外， 还传送给缓冲增益控制电路110 ；周期信号CLKtj除传送给触发器FF2之外，还传送给缓冲增 益控制电路110。如此，缓冲增益控制电路110便可根据周期信号CLK1与CLKtj的相位差，控 制可调增益缓冲电路120的缓冲增益S。N，以使最后输出的周期信号CLKtj能与周期信号CLK1 同步，意即触发器FF1与FF2所接收的周期信号CLK1与CLKtj能同步，而不会产生准备时间错 误与维持时间错误，而可调增益缓冲电路120便可将周期信号CLK2,根据所接收的缓冲增益Scn的大小，输出与周期信号CLK1同相的周期信号CLIV请参考图5。图5为说明周期信号树500的示意图。如图5所示，周期信号树500 可由一周期信号源CLKs,经过各层缓冲器以进行分支(fan out)。周期信号源CLKs可由芯 片中的锁相回路(Phase Lock Loop,PLL)电路来提供，而各缓冲器设定可分支的数目为2， 如此以形成图5所示的周期信号树500。更明确地说，周期信号树500可分为五级。缓冲器 B1位于第一级、缓冲器化与 位于第二级、缓冲器B4与&以及周期信号CLK1与CLKltl位于 第三级、缓冲器 B9位于第四级、周期信号CLK2 CLK9位于第五级。周期信号源CLKs通 过第一级缓冲器B1缓冲并分支给第二级缓冲器化与 。第二级缓冲器化与 再将所接收 到的周期信号分支，以分别提供给第三级缓冲器B4与&并产生第三级的周期信号CLK1与 CLK100第三级缓冲器B4与&再分支以分别提供给第四级缓冲器B6 B9。缓冲器 B9 据以分别产生第五级的周期信号CLK2 CLK9。请参考图6。图6为说明本发明于芯片布局时所提供对于同一数据流的周期信号 进行平衡的示意图。设触发器FF1 FF3属于同一数据流G1、触发器FF4 FF6属于同一数 据流&、触发器FF7 FF8属于同一数据流( ，且触发器FF1 FF8的位置(placement)已 为固定，因此本发明可选择性地仅需对同一数据流中相邻的触发器所接收的周期信号，来 进行平衡(同步)的动作。如图6所示，本发明分别设置周期信号平衡电路611、612、613 与614，其功能与前述周期信号平衡电路100相同，意即缓冲器B3、B5、B6与&皆须使用本发 明所公开的可调增益缓冲电路120，而其余缓冲器Bi、B2、B4、B7与B9仅需使用一般的缓冲器 即可。如此一来，在同一数据流且相邻的触发器之间，由于有周期信号平衡电路611 614 的设置，便不会有准备时间错误与维持时间错误的情况发生。此外，电路在经由本发明的 周期信号平衡电路的设置后，计算机辅助设计人员对于周期信号的走线方式便不需过多考 虑，如考虑周期信号所经过缓冲器的数目、周期信号的走线长度...等，而能够让计算机辅 助设计人员能够更方便地设计周期信号的走线。请继续参考图6。以下将更进一步解释图6中设置本发明的周期信号平衡电路100 的规则以及原理。在数据流G1中，触发器FF1与FF2接收从同一个缓冲器B6所产生的周期 信号CLK2与CLK3,因此于触发器FF1与FF2之间并不需设置周期信号平衡电路。然而由于 触发器FF2与FF3所接收的周期信号为从不同的缓冲器产生(触发器FF2接收缓冲器 所 产生的周期信号CLK3、触发器FF3接收缓冲器B7所产生的周期信号CLK4)，因此本发明需将 触发器FF2与FF3之间的周期信号进行平衡，意即将缓冲器$所产生的周期信号CLK4输入 周期信号平衡电路613中的缓冲增益控制电路110，同时并将缓冲器~设为可调增益缓冲 电路120，如此以平衡触发器FF2所接收的周期信号CLK3与触发器FF3所接收的周期信号 CLK4。在数据流(；2中，触发器FF4与FF6接收从同一个缓冲器&所产生的周期信号CLK6与 CLK7,而触发器FF5接收从缓冲器B7所产生的周期信号CLK5,因此本发明需将触发器FF5与 FF6之间的周期信号进行平衡，意即将缓冲器&所产生的周期信号CLK7输入周期信号平衡 电路614中的缓冲增益控制电路110，同时并将缓冲器&设为可调增益缓冲电路120，如此 以平衡触发器FF5所接收的周期信号CLK5与触发器FF6所接收的周期信号CLK7。此外，由于 缓冲器&所产生的周期信号CLK6与CLK7已与缓冲器B7所产生的周期信号CLK5平衡，因此 触发器FF4与FF5所接收到的周期信号CLK6与CLK5实际上也会是平衡的，而不会有不同步 的问题。在数据流G3中，触发器FF7与FF8接收从同一个缓冲器B9所产生的周期信号CLK8与CLK9,因此于触发器FF7与FF8之间并不需设置周期信号平衡电路，意即缓冲器B9仅使用 一般的缓冲器即可。此外，为了避免周期信号树中位于后级的周期信号相位差异太大而使得在加入本 发明的周期信号平衡电路之后能够拉近的相位有限，本发明较佳地先平衡在周期信号树中 位于前级的周期信号。如图6所示，周期信号平衡电路611与612的作用即是先将位于周 期信号树中前级的周期信号平衡，因此才会将缓冲器I设为可调增益缓冲电路120并于周 期信号平衡电路611中设置缓冲增益控制电路110、将缓冲器 设为可调增益缓冲电路120 并于周期信号平衡电路612中设置缓冲增益控制电路110。然若周期信号树后级的周期信 号相位问题不是很严重，则周期信号平衡电路611与612便可省略而将缓冲器 与&设为 一般的缓冲器即可。请参考图7。图7为说明本发明的于芯片布局中平衡周期信号的方法700的流程 图。步骤说明如下步骤701 取得一芯片所设计的数据流信息，进行步骤702 ；步骤702 根据所取得的数据流信息，选定该数据流信息中的一第一数据流，进行 步骤703 ；步骤703 针对该第一数据流相关的暂存器，平衡这些暂存器所接收的周期信号， 进行步骤704 ；步骤704 判断该数据流信息中是否所有数据流所对应的暂存器所接收的周期信 号皆已被平衡过；若是，进行步骤705 ；若否，回到步骤702 ；步骤705:结束。在步骤702中，计算机辅助设计人员可根据所取得的数据流信息，将数据流分组 成各个互不相关的数据流。也就是说，在步骤702中所选定的第一数据流，其数据流向仅于 该第一数据流所牵涉到的暂存器而不会流向其他数据流所牵涉到的暂存器，意即第一数据 流所牵涉到的暂存器可以与其他数据流分隔开来，以进行平衡周期信号的评估。
在步骤703中，本发明的方法700会对同一数据流中相邻的暂存器，设置对应的周 期信号平衡电路100，以解决相邻暂存器由于周期信号不同步而产生的准备时间错误与维 持时间错误的问题。相邻暂存器于本发明的定义为两者之间的数据流并没有经过另外一个 暂存器，而是只有组合逻辑电路设置于相邻暂存器之间，或者前一级暂存器所处理的数据 直接传送至下一级暂存器。然而，如果相邻暂存器接收从同一个缓冲器产生的周期信号，则 可不需进行平衡，如前述图6的相关描述。此外，在步骤703中，本发明的方法700仅会对属于同一数据流的暂存器所接收的 周期信号进行平衡，意即若两暂存器不属于同一数据流(两暂存器所处理的数据不会互相 影响)，则本发明的方法700便不会对该两暂存器所接收的周期信号进行平衡。综上所述，根据本发明所提供的周期信号平衡电路与方法，可以有效地避免暂存 器产生准备时间错误与维持时间错误，同时又不会使得周期信号的走线过于复杂，且可以 有效地减少用来延迟的缓冲器的数目，如此便可简化计算机辅助设计人员在针对周期信号 走线时的复杂程度，提供给使用者更大的便利性。以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修 饰，皆应属本发明的涵盖范围。
权利要求
1.一种周期信号平衡电路，用来同步一第一周期信号与一第二周期信号同步，该周期 信号平衡电路包含一缓冲增益控制电路，比较该第一周期信号与该第二周期信号，用以产生一缓冲增益；以及一可调增益缓冲电路，耦合至该缓冲增益控制电路，其中该可调增益缓冲电路接收一 第三周期信号，并根据该缓冲增益的振幅，调整该第三周期信号的时间，并输出已调整的该 第三周期信号。
2.如权利要求1所述的周期信号平衡电路，其中该缓冲增益控制电路包括一相位检测 器，用来比较该第一周期信号与该第二周期信号的相位以据以输出一上升信号或一下降信 号；以及一缓冲增益控制器，耦合至该相位检测器，用来根据该上升信号或该下降信号，产 生该缓冲增益。
3.如权利要求2所述的周期信号平衡电路，其中该可调增益缓冲电路包括多个缓冲 器，其中该多个缓冲器中的每个缓冲器的输入端用来接收该第三周期信号，该每个缓冲器 的输出端相互耦接以输出已调整的该第三周期信号；其中该可调增益缓冲电路根据该缓冲 增益的大小控制该多个缓冲器开启的数目；其中该第一周期信号与该第三周期信号由同一 周期信号源所产生；其中该第一暂存器所处理的数据与该第二暂存器相关；其中该第一暂 存器输出的数据仅通过一组合逻辑电路传送至该第二暂存器。
4.如权利要求2所述的周期信号平衡电路，其中当该第一周期信号的相位领先于该第 二周期信号的相位时，该相位检测器输出该上升信号；当该第一周期信号的相位落后于该 第二周期信号的相位时，该相位检测器输出该下降信号。
5.如权利要求2所述的周期信号平衡电路，其中当该缓冲增益控制器接收到该上升信 号时，该缓冲增益上升；当该缓冲增益控制器接收到该下降信号时，该缓冲增益下降。
6.如权利要求3所述的周期信号平衡电路，其中该多个缓冲器的数目为N，该缓冲增益 包含N位；当该缓冲增益上升时，该N位中表示开启的数目上升；当该缓冲增益下降时，该N 位中表示开启的数目下降。
7.如权利要求6所述的周期信号平衡电路，其中该缓冲增益控制器包含一电流控制器，用来根据该上升信号或该下降信号，产生或汲取一预定电流；一电荷帮浦，耦接于该电流控制器，其上载有一电压；一强度计数器，用来根据该电压的大小，输出该缓冲增益，其中该缓冲增益的该N位中 表示开启的数目与该电压有关；其中当该电流控制器接收到该上升信号时，该电流控制器以该预定电流对该电荷帮浦 充电以提升该电压；其中当该电流控制器接收到该下降信号时，该电流控制器以该预定电流对该电荷帮浦 放电以降低该电压。
8.如权利要求6所述的周期信号平衡电路，其中该可调增益缓冲电路还包含一第一反 相器，用来接收该第三周期信号并据以产生该第三周期信号的反相信号。
9.如权利要求6所述的周期信号平衡电路，其中该N个缓冲器的每个缓冲器包含一第二反相器，用来接收该缓冲增益的一对应位并据以输出该对应位的反相信号；一第一晶体管，包含一第一端，耦接于一第一电压源； 一第二端；以及一控制端，耦接于该第一反相器的输出端，以接收该第三周期信号的反相信号； 一第二晶体管，包含一第一端，耦接于该第一晶体管的该第二端； 一第二端，用来作为该缓冲器的输出端；以及一控制端，耦接于该第二反相器的输出端，用来接收该缓冲增益的该对应位的反相信号；一第三晶体管，包含Λ-Λ-上山一弟一兄而；一第二端，耦接于该第二晶体管的该第二端；以及一控制端，耦接于该第二反相器的输入端，用来接收该缓冲增益的该对应位；以及一第四晶体管，包含一第一端，耦接于一第二电压源；一第二端，耦接于该第三晶体管的该第一端；以及一控制端，耦接于该第一反相器的输入端，用来接收该第三周期信号；其中当该缓冲增益的该对应位表示开启时，该缓冲器开启以输出该第三周期信号；其中当该缓冲增益的该对应位表示关闭时，该缓冲器关闭以不输出该第三周期信号；其中该第二电压源为一地端。
10.一种于芯片布局时平衡周期信号的方法，包含 取得一芯片的一数据流信息；根据该数据流信息，选择一第一数据流；以及对牵涉该第一数据流的一第一周期信号与牵涉该第一数据流的一第二暂存器所接收 的一第二周期信号进行同步；其中该第一暂存器所处理的数据被直接传送至该第二暂存器或仅经由一逻辑组合电 路传送至该第二暂存器；其中该第一数据流与该数据流信息中所包含的其他数据流不相关。
11.如权利要求10所述的方法，其中对牵涉该第一数据流的该第一暂存器所接收的该 第一周期信号与牵涉该第一数据流的该第二暂存器所接收的该第二周期信号进行同步包 含接收一第三周期信号，并以一第一可调增益缓冲电路进行缓冲以产生该第二周期信 号；以及以一第一相位检测器，比较该第一周期信号与该第二周期信号，以调整该第一可调增 益缓冲电路的一缓冲增益；其中该第一周期信号与该第三周期信号由同一周期信号源所产生。
12.如权利要求11所述的方法，其中以该第一相位比较器比较该第一周期信号与该第 二周期信号，以调整该第一可调增益缓冲电路的该缓冲增益包含当该第一周期信号的相位领先于该第二周期信号时，提升该缓冲增益以提升该第一可 调增益缓冲电路的输出电流；以及当该第一周期信号的相位落后于该第二周期信号时，降低该缓冲增益以降低该第一可 调增益缓冲电路的输出电流。
13.如权利要求12所述的方法，还包含对牵涉该第一数据流的该第二暂存器所接收的该第二周期信号与牵涉该第一数据流 的一第三暂存器所接收的一第四周期信号进行同步；其中该第二暂存器所处理的数据被直接传送至该第三暂存器或仅经由一逻辑组合电 路传送至该第三暂存器。
14.如权利要求13所述的方法，其中对牵涉该第一数据流的该第二暂存器所接收的该 第二周期信号与牵涉该第一数据流的该第三暂存器所接收的该第四周期信号进行同步包 含接收一第五周期信号，并以一第二可调增益缓冲电路进行缓冲以产生该第四周期信 号；以及以一第二相位检测器，比较该第二周期信号与该第四周期信号，以调整该第二可调增 益缓冲电路的一缓冲增益；其中该第一周期信号、该第三周期信号与该第五周期信号由同一周期信号源所产生。
15.如权利要求14所述的方法，其中以该第二相位比较器比较该第二周期信号与该第 四周期信号，以调整该第二可调增益缓冲电路的该缓冲增益包含当该第二周期信号的相位领先于该第四周期信号时，提升该缓冲增益以提升该第二可 调增益缓冲电路的输出电流；以及当该第二周期信号的相位落后于该第四周期信号时，降低该缓冲增益以降低该第二可 调增益缓冲电路的输出电流。
16.如权利要求10所述的方法，其中该第一周期信号与该第二周期信号非为由同一缓 冲器所产生。
全文摘要
周期信号平衡电路与芯片布局时平衡周期信号的方法。该方法包含取得一芯片的一数据流信息、根据该数据流信息，选择一第一数据流，以及对牵涉该第一数据流的一第一暂存器所接收的一第一周期信号与牵涉该第一数据流的一第二暂存器所接收的一第二周期信号进行同步。其中该第一暂存器所处理的数据被直接传送至该第二暂存器或仅经由一逻辑组合电路传送至该第二暂存器。其中该第一数据流与该数据流信息中所包含的其他数据流不相关。
文档编号G06F17/50GK102054060SQ20091020798
公开日2011年5月11日 申请日期2009年11月4日 优先权日2009年11月4日
发明者高得畬 申请人:普诚科技股份有限公司