专利名称：快闪存储装置与快闪存储装置管理方法
技术领域：
本发明关于一种快闪存储器控制器与快闪存储器存取方法，特别关于一种可提升快闪存储器的读写速率并降低错误率的快闪存储器控制器与快闪存储器存取方法。
背景技术：
NAND快闪存储器为非挥发性存储器，因此不需电力来维持数据的储存。此外，NAND 快闪存储器具有较快的编程(program)与清除(erase)时间。在NAND快闪存储器内，每个存储单元(cell)所占的芯片面积较小，因此具有较高的储存密度。传统的NAND快闪存储器大致可分为单层单元(Single Level Cell，SLC)以及多层单元(Multi Level Cell，MLC)，其中单层单元(SLC)快闪存储器的单一存储单元仅能储存一位数据，多层单元(MLC)快闪存储器的单一存储单元可储存两位(或以上)的数据。随着工艺的进化，为了更进一步提升存储器单元的储存密度，现今已更发展出三层单元 (Triple level cell，TLC)以及四层单元(Quad level cell，QLC)的 NAND 快闪存储器，其中三层单元(TLC)快闪存储器的单一存储单元可储存三位数据，而四层单元(QLC)快闪存储器的单一存储单元可储存四位数据。快闪存储器通常以页(page，或称物理页，physical page)为单位进行数据写入或读取，以三层单元快闪存储器为例，一个物理页由一组快闪存储器单元组成，该组存储器中各存储单元分别可储存三位的数据，包含最高有效位(Most SignificantBit，MSB)、中央有效位(Central Significant Bit, CSB)，以及最低有效位(LeastSignificant Bit, LSB)， 并且各三个位分别对应于三个不同的逻辑页(Logical page)，即有不同的逻辑地址供主机 (Host)寻址。换言之，一个物理页对应到三个逻辑页。因此，以三层单元快闪存储器为例， 各物理页也可视为更包含三分页(sub-page)，各分页分别对应该组存储单元中各存储单元的最高有效位(MSB)、中央有效位(CSB)，以及最低有效位(LSB)。请注意到，各物理页所包含的各分页可为逻辑上的概念，快闪存储器单元不一定要有此物理上的分页存在。然而，随着各存储单元的储存密度被提升，快闪存储器的读取与写入时间也随的增加，另一方面，数据错误率也会随着存储单元可储存的位数量增加而提高。因此，需要一种全新的快闪存储器存取方法与快闪存储器控制器，可有效提升快闪存储器的读写速率， 并且进一步降低错误率。
发明内容
根据本发明的一实施例，一种快闪存储装置，耦接至一主机，用以储存数据，包括一快闪存储器以及一控制器。快闪存储器包括一单层存储器模块与一多层存储器模块。单层存储器模块包括一第一数据总线与至少一单层单元快闪存储器，各单层单元快闪存储器的单一存储单元可储存一位的数据。多层存储器模块包括一第二数据总线与至少一多层单元快闪存储器，各多层单元快闪存储器的单一存储单元可储存多于一位的数据，并且该第一数据总线耦接至该第二数据总线。控制器用以管理该快闪存储器的数据存取，其中于一写入操作时，该控制器自该主机接收数据，再将该数据写入该快闪存储器的该单层存储器模块的该(等)单层单元快闪存储器，并且其中该单层存储器模块通过相互耦接的该第一数据总线与该第二数据总线将储存于该(等)单层单元快闪存储器的该数据传送至该多层存储器模块而不需通过控制器。根据本发明的另一实施例，一种快闪存储装置管理方法，用以管理耦接至一主机的一快闪存储装置，其中该快闪存储装置包括用以储存数据的一快闪存储器以及用以管理该快闪存储器的数据存取的一控制器，该方法包括于一写入操作时，自该主机接收数据并将该数据写入该快闪存储器的一单层存储器模块内，其中该单层存储器模块包括一第一数据总线与至少一单层单元快闪存储器，各单层单元快闪存储器的单一存储单元可储存一位的数据，并且其中该快闪存储器更包括一多层存储器模块，包括与该第一数据总线耦接的一第二数据总线与至少一多层单元快闪存储器，各多层单元快闪存储器的单一存储单元可储存多于一位的数据；以及通过相互耦接的该第一数据总线与该第二数据总线将储存于该 (等)单层单元快闪存储器的该数据不通过该控制器而直接写入该多层存储器模块，用以将该数据储存于该(等)多层单元快闪存储器。
图1为根据本发明的一实施例所述的快闪存储装置的方块图。图2显示三层单元快闪存储器进行编程时的临界电压的分布示意图。图3显示一种防干扰顺序实施例。图4显示根据本发明的一实施例所述的快闪存储器装置方块图。图5显示根据本发明的一实施例所述的数据写入与读取顺序。图6显示快闪存储器装置于一般写入与读取操作时控制信号与数据的流向。图7显示快闪存储器装置于背景操作时控制信号与数据的流向。图8显示根据本发明的所述的因相邻的侵略者而造成存储单元产生电压偏移示意图。图9显示根据本发明的一实施例所述的快闪存储装置管理方法流程图。图10显示根据本发明的另一实施例所述的快闪存储装置管理方法流程图。主要组件符号说明102 主机；104 快闪存储装置；106 控制器；108 快闪存储器；110 错误修正码编码/译码器；412 单层存储器；414 多层存储器；416 数据闸门EV、PVl、PV2、PV3、PV4、PV5、PV6、PV7、Vth 电压；RE、WE 信号。
具体实施例方式为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合所附图式，详细说明如下实施例图1为根据本发明的一实施例所述的快闪存储装置104的方块图。快闪存储装置 104耦接至主机102，用以供主机102存取数据。于一实施例中，快闪存储装置104包括一控制器106及一快闪存储器108。控制器106管理快闪存储器108的数据存取。当主机102 欲储存数据至快闪存储装置104时，耦接于主机102的控制器106自主机102接收数据，再将数据写入快闪存储器108。当主机102欲自快闪存储装置104提取数据时，控制器106自快闪存储器108读取数据，再将数据传递至主机102。图2显示三层单元快闪存储器进行编程时的临界电压(Threshold voltage, Vth) 的分布示意图。请注意到，本发明不以三层单元快闪存储器为限，本实施例仅为说明之用。 如图所示，自对应于抹除电压(Erase Voltage，EV)、编程电压1 (ProgramVoItage 1, PV 1、 编程电压2(PV 2)...至编程电压7(PV 7)等的八个状态所储存的位数据可分别代表，例如，逻辑状态 ‘111，、‘110，、‘100，、‘101，、‘001，、‘000，、‘010，与 ‘011，。一般而言，为了避免一次施加过大的电压至存储单元，在写入数据的过程中，控制器106通常会将数据以渐进的方式写入欲编程的存储单元中。例如，以三层单元快闪存储器为例，控制器106可先写入数据的最低有效位(LSB)，再写入中央有效位(CSB)，最后写入最高有效位(MSB)。如此一来，可提高编程的准确度亦可增加编程的速度。然而，由于在编程多层单元快闪存储器时，上述渐进的写入方式仍然无法避免反复施加电压于同一存储器单元上(值注意的是，在本说明书中，以下所述的多层单元快闪存储器为代表单一存储单元可储存多于一元数据的快闪存储器的总称，因此所述的多层单元快闪存储器可包括上述的MLC、TLC、QLC或其它)。例如，在写入TLC时会施加至少3次电压，用以分别写入LSB、CSB与MSB。因此，在写入数据的过程中，反复施加于同一存储器单元上的编程操作可能导致相邻的存储器单元产生耦合效应，进而造成电压偏移。因此，实际上在将数据写入多层单元快闪存储器时，并不会依照各物理页的各分页的顺序一一写入， 而是需要依照一种特定的分页顺序(以下称为防干扰顺序(anti-disturbance order))编程存储器单元图3显示一种防干扰顺序实施例。在此实施例中以编程三层单元快闪存储器为范例，图中的编号代表各分页的编程顺序。如图所示，在此实施例中，物理页第0页的LSB首先被编程，接着编程物理页第1页的LSB，接着再回到物理页第0页编程CSB，接着继续编程物理页第2页的LSB，再回到物理页第1页编程CSB，...以此类推。由于根据所述的防干扰顺序实施例，同一物理页的各分页不会连续地被编程，而是将相邻物理页的各分页交错编程， 如此的交错编程可产生校正的效果，用以避免连续施加于同一存储器单元上的编程操作对相邻存储器单元产生的电压偏移。然而，由于快闪存储器的读取顺序最好与写入顺序相同，否则控制器需要做额外的重新排序(reorder)动作，因此这样的交错编程会增加快闪存储器的读取时间。更具体的说，当数据依照如图3所示的防干扰顺序写入时，控制器将无法在连续3次的逻辑页读取操作中取得同一物理页的三个分页的所有内容。例如，控制器必须等到第6次逻辑页读取时才可以收集到第0页的LSB、CSB与MSB的内容，亦即，控制器必须控制快闪存储器读取数个物理页，才可取得单一物理页的各分页所储存的数据，导致读取时间大幅增加。因此，本发明提出一种新的混合式快闪存储器架构，结合新的快闪存储器存取方法以及执行该方法的快闪存储器控制器，用以大幅提升快闪存储器的读写速率。图4显示根据本发明的一实施例所述的快闪存储器装置方块图。如图所示，快闪存储器108可为一混合式快闪存储器，包含单层存储器模块412与多层存储器模块414，其中单层存储器模块412可包含数个或至少一个单层单元快闪存储器，多层存储器模块414 可包含数个或至少一个多层单元快闪存储器。各单层单元快闪存储器的单一存储单元可储存单一位的数据，因此在本发明的实施例中，单层单元快闪存储器可为上述的SLC，而各多层单元快闪存储器可包括数个物理页，各物理页分别包括数个分页，各分页用以储存一位的数据。在本发明的实施例中，由于多层单元快闪存储器的单一存储单元可储存多于一位的数据，因此这些多层单元快闪存储器可以是上述的MLC、TLC、QLC或其它可储存两位以上的数据的快闪存储器。根据本发明的一实施例，单层存储器模块412的数据总线DJ0] D0[η]与多层存储器模块414的数据总线D1 W] D1 [η]互相耦接，用以直接于两者间传送数据(以下将有更详细的介绍)。根据本发明的一实施例，于一写入操作时，控制器106可自主机102接收数据，并且首先将该数据写入快闪存储器108的单层存储器模块412。由于单层存储器模块412包括数个SLC快闪存储器，其具有极快的写入速度，因此控制器106可快速地将数据写入快闪存储器108，用以提升写入速度。待单层存储器模块412接收到一既定数量的数据位时，单层存储器模块412可开始通过相互耦接的数据总线DJ0] DJn]与D1
D1 [η]，将储存于这些单层单元快闪存储器的数据于背景直接传送至多层存储器模块414。亦即，可在无需控制器106的控制之下，将储存于这些单层单元快闪存储器的数据于直接传送至多层存储器模块414，如此一来，控制器106的运算资源将不会被占用。图5显示根据本发明的一实施例所述的数据写入与读取顺序。结合图3所示的防干扰顺序实施例，以下将对本发明的精神做详细的介绍。值得注意的是，为了清楚阐述本发明的概念，图3与图5以三层单元(TLC)快闪存储器为例显示的各分页的写入与读取顺序， 然而本发明当可应用于任何单一存储单元可储存多位的数据的快闪存储器，并不限于应用在 TLC。如上所述，为了减低在编程过程中对相邻的物理页产生干扰，同一物理页的各分页以不连续地被编程，而是依照如图3所示的防干扰顺序将相邻物理页的各分页交错编程为较佳。然而，若控制器106依照此防干扰顺序自快闪存储器读取数据，则会因为无法在连续的读取操作中取得同一物理页的各分页的所有内容，而大幅降低读取速率。因此，根据本发明的一实施例，如图5所示，于写入操作时，控制器106将数据根据一第一数据顺序写入单层存储器模块412，而单层存储器模块412根据一第二数据顺序将数据于背景传送至多层存储器模块414，并且于一读取操作时，控制器106再根据第一数据顺序自多层存储器模块414读取数据。参考至图5，图中的数据Al、A3与Α6分别对应于图3中的第0页的分页LSB、CSB 与MSB,其中英文字母A代表第0个物理页。同样地，图中的数据B2、B5与B9分别对应于图3中的第1页的分页LSB、CSB与MSB，其中英文字母B代表第1个物理页，并依此类推。CN 102346652 A
说明书
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如图5的第一行所示，控制器106将数据根据第一数据顺序(A1、A3、A6、B2、B5、B9、C4、C8、 C12...)写入单层存储器模块412。根据第一数据顺序，即将被储存于TLC的同一物理页的各分页的数据会先被连续写入SLC。接着，如图5的第二行所示，单层存储器模块412根据第二数据顺序(A1、B2、A3、C4、B5、A6、D7、C8、B9...)将数据于背景传送至多层存储器模块 414。在此实施例中，多层存储器模块414以所述的第二数据顺序自单层存储器模块412接收数据，并依据图3所示的防干扰顺序将该些数据存入多层存储器模块414中，用以将相邻的物理页的数个分页以交错的顺序被编程。如此的交错顺序的编程可产生校正的效果，用以减低连续施加于同一存储器单元上的编程操作对相邻存储器单元产生的电压偏移。值得注意的是，图3用以显示多种防干扰顺序的其中一种范例，并非用以限定本发明的范围，本发明的概念当可应用于其它不同的防干扰顺序。如上述，由于SLC快闪存储器具有极快的写入速度，因此控制器106可快速地将数据写入快闪存储器108内。待单层存储器模块412接收到一既定数量的数据位时，例如在此实施例中，待单层存储器模块412 接收到分页B2的数据时，单层存储器模块412可开始根据第二顺序，通过相互耦接的数据总线DJ0] DQ[n]与DJ0] DJn]，将储存于这些单层单元快闪存储器的数据于背景直接传送至多层存储器模块414，其中所述的背景写入操作为数据不经过控制器106，而是由单层存储器模块412直接传送至多层存储器模块414。由于对于控制器106而言，数据根据第一数据顺序被写入快闪存储器108内。因此在读取数据时，如图5的第三行所示，控制器106同样根据该第一数据顺序(Al、A3、A6、 B2、B5、B9、C4、C8、C12...)自多层存储器模块414读取数据。可以注意到的是，根据第一顺序，储存于同一物理页的各分页的数据可连续被读取，亦即，控制器仅控制多层存储器模块414读取单一物理页，即可取得该物理页的各分页所储存的数据，如此一来，可大幅加快读取速度。因此，结合上述的混合式架构以及读取与写入方法，本发明所提出的快闪存储器装置不仅可提供很快的写入与读取速度，同时也因为将数据储存于多层单元快闪存储器中，进而可提供很高的储存容量。根据本发明的一实施例，控制器106可传送控制信号至单层存储器模块412与多层存储器模块414，用以管理快闪存储器的数据存取。图6显示快闪存储器装置于一般写入与读取操作时控制信号与数据的流向。如图6所示，在写入操作时，控制器106传送一写入致能信号WE与频率信号(图未示)至单层存储器模块412，用以将数据写入单层存储器模块412。而在读取操作时，控制器106传送一读取致能信号RE与频率信号(图未示)至多层存储器模块414，用以将数据自多层存储器模块414读取出来。值得注意的是，在一般的写入与读取操作时，控制器106会控制数据总线DJ0] ~D0[η]与DjO] -D1Ln]之间的数据闸门416(例如一缓冲器)使其失能，避免多层存储器模块414受到干扰。图7显示快闪存储器装置于背景操作时控制信号与数据的流向。控制器106会控制数据总线DJ0] -D0[η]与DJO] -D1Ln]之间的数据闸门416使其开启，如图7所示，控制器106传送一读取致能信号RE与频率信号(图未示)至单层存储器模块412，并且同时传送一写入致能信号WE与频率信号(图未示)至多层存储器模块414，用以致使数据不通过控制器106，而直接自单层存储器模块通过数据总线Dtl
Dtl [η]与D1
D1 [η]传送至多层存储器模块。如此一来，可大幅提升数据传输的速率，减少控制器的运算与传输资源消耗。
此外，如图1所示，控制器106可更包括一错误修正码编码/译码器110，用以编码写入快闪存储器108的数据，以及译码自快闪存储器108读取的数据。根据本发明的另一实施例，当相邻物理页的数据依序自快闪存储器108的多层存储器模块414读出后，错误修正码编码/译码器110会译码该读取的数据，侦测数据内容是否有错误，并且当侦测到的错误位数过多而无法根据错误修正码进行修正时，进一步根据相邻存储器单元所储存的内容推测发生错误的位，并进行错误修正，以还原正确的数据内容。一般而言，控制器会定义出一个可修正的错误位数，当于一分页中侦测出发生错误的位数量小于可修正的错误位数时，传统的错误修正码编码/译码器才会进行错误修正。否则，传统的错误修正码编码/译码器会视为无法修正，而放弃该分页。然而，根据本发明的一实施例，由于相邻物理页的内容可依序快速地自多层存储器模块414中读出，因此当侦测出发生错误的位数量大于可修正的错误位数时，本发明的错误修正码编码/译码器110可进一步根据相邻存储单元所储存的内容找出可能发生错误的存储单元，并根据相邻存储单元所储存的内容推测出该存储器单元所储存的原始数据， 根据该推测的原始数据重新进行错误修正码译码，用以企图还原存储器单元的原始数据， 并修正错误位。根据本发明的一实施例，控制器106可先定义出容易对其它被储存的逻辑状态产生影响的逻辑状态，以下称之为侵略者(aggressor)。以三层单元快闪存储器为例，图8显示根据本发明的所述的因相邻的侵略者而造成存储单元产生电压偏移示意图。如图所示， 由于物理页第i页的某存储单元的编程状态为PV7，其具有最高的电压，换言之，在编程到此状态时，需施加最大的电压至存储单元，导致在编程的过程中，施加的大电压对相邻(或邻近)的物理页第i+Ι页(或第i_l页、间隔一物理页的第i+2页、第i-2页等)的存储单元产生电压偏移的影响，例如，导致其编程状态由EV偏移到接近PV1，进而产生错误。因此， 被编程到状态PV7的存储单元即可被定义为侵略者。在本发明的实施例中，当错误修正码编码/译码器110侦测出一逻辑页(对应至一分页)发生错误的位数量大于可修正的错误位数时，会先找出该逻辑页相对应的分页所相邻的物理页的内容是否存在侵略者，若有，则可推测错误位发生于与侵略者相邻(例如物理位置上相邻)的存储单元。接着，错误修正码编码/译码器110根据侵略者所储存的内容推测出与侵略者相邻的存储单元的原始内容，根据该推测的原始内容予以修正该分页的读取信息后重新进行错误修正码译码，用以企图还原存储器单元的原始内容，并修正错误位。在一实施例中，错误修正码编码/译码器110先找出该相邻的物理页中被编程为最高电压状态(例如PV7)的各个存储单元，例如物理页第K页中一分页(例如MSB)发生错误修正码译码错误。而错误修正码编码/译码器110于物理页第K+1页中找到第1、3、5存储单元被编程为最高电压状态，且于物理页第K-I页中找到第7、9存储单元被编程为最高电压状态。错误修正码编码/译码器110将上述被编程为最高电压状态的存储单元视为侵略者，而且由于该些侵略者被编程为最高电压状态的存储单元，故错误修正码编码/译码器110依据侵略者所储存的内容修改物理页第K页的第1、3、5、7、9存储单元的读取内容。 例如，在修改前，控制器106读取到第K页的第1、3、5、7、9存储单元的电压状态分别为PV1、 PV2、PV1、PV1、PV1。错误修正码编码/译码器110根据侵略者推测该些存储单元受到侵略者影响而造成电压向上偏移，并推测该些存储单元的原始状态分别为PVO、PVU PVO、PV0、PV0,并相对应的修改MSB的读取信息，再重新进行错误修正码译码，以确认其推测(修正) 是否正确。在另一实施例中，针对一分页控制器106所定义的可修正的错误位数为68位，而错误修正码编码/译码器Iio在译码某MSB分页时，侦测出100个错误位，由于发生的错误位大于可修正的错误位数，错误修正码编码/译码器110无法根据错误修正码进行修正，于是错误修正码编码/译码器110开始寻找相邻的物理页的内容是否存在侵略者。若错误修正码编码/译码器110可找出32个以上的与侵略者相邻的存储单元，则可根据如图8所示的概念，根据侵略者所储存的内容推测出与侵略者相邻的存储单元的原始内容，根据该推测的原始内容予以修正后重新进行错误修正码译码。当这些与侵略者的存储单元确实为发生错误的位时，修正后的错误位数可小于控制器106所定义的可修正的错误位数，如此一来，错误修正码编码/译码器110可根据修正后的内容重新进行错误修正码译码，以修正所有的错误位，并正确还原出该物理页的原始数据。若错误修正码编码/译码器110无法找出32个以上的与侵略者相邻的存储单元，则可放宽侵略者的定义，例如将相邻的物理页中被编程为次高电压状态(例如PV6)的各个存储单元亦定义为侵略者，再次寻找与放宽定义后的侵略者相邻的存储单元，再进行修正与确认。如果放宽侵略者的定义后，错误修正码编码/译码器110仍然无法找出32个以上的与侵略者相邻的存储单元，则可再度放宽侵略者的定义，例如将邻近物理页(例如与该分页所属物理页间隔一物理页的物理页)中编程为最高电压状态的各个存储单元亦定义为侵略者，再进行修正与确认。或者增加侵略者的影响范围，将同一物理页中与侵略者相邻的该些存储单元所相邻的存储单元亦纳入修正范围，再次进行修正与确认。反复修改侵略者定义与侵略者影响范围，以期正确还原出该物理页的原始数据。请注意到，并不需依照特定次序进行修改侵略者定义与影响范围，使用者当可在本发明的教导之下任意搭配进行。综上所述，图9显示根据本发明的一实施例所述的快闪存储装置管理方法流程图。首先，于一写入操作时，自主机接收数据并根据第一数据顺序将数据写入快闪存储器的单层存储器模块内(步骤S901)。接着，传送一读取致能信号至单层存储器模块，并且传送一写入致能信号至多层存储器模块，并且通过相互耦接的数据总线将储存于单层单元快闪存储器的数据根据第二数据顺序直接写入多层存储器模块(步骤S902)，用以在不通过控制器的情况下将该数据储存于这些多层单元快闪存储器。最后，于一读取操作时，根据第一数据顺序自多层存储器模块读取数据，再将数据传递至主机(步骤S903)。图10显示根据本发明的另一实施例所述的快闪存储装置管理方法流程图。根据本发明的实施例，当在自快闪存储装置读取数据并译码的过程中侦测出一分页发生错误的位数量大于一可修正的错误位数时，首先根据该分页所属的物理页所相邻的物理页的数个存储单元所储存的内容推测该分页中可能发生错误的一或多个存储单元(步骤S1001)。接着，根据相邻的这些存储单元所储存的内容推测该(等)可能发生错误的存储单元的原始内容(步骤S1002)。最后，根据该(等)推测的原始内容重新进行错误修正码译码(步骤 S1003)。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种快闪存储装置，耦接至一主机，用以储存数据，包括一快闪存储器，包括一单层存储器模块，包括一第一数据总线与至少一单层单元快闪存储器，各单层单元快闪存储器的单一存储单元可储存一位的数据；以及一多层存储器模块，包括一第二数据总线与至少一多层单元快闪存储器，各多层单元快闪存储器的单一存储单元可储存多于一位的数据，并且该第一数据总线耦接至该第二数据总线；以及一控制器，用以管理该快闪存储器的数据存取，其中于一写入操作时，该控制器自该主机接收数据，再将该数据写入该快闪存储器的该单层存储器模块的该单层单元快闪存储器，并且其中该单层存储器模块通过相互耦接的该第一数据总线与该第二数据总线将储存于该单层单元快闪存储器的该数据传送至该多层存储器模块而不需通过该控制器。
2.如权利要求1所述的快闪存储装置，其中该控制器传送一读取致能信号至该单层存储器模块，并且传送一写入致能信号至该多层存储器模块，用以致使该数据不通过该控制器，而直接自该单层存储器模块传送至该多层存储器模块。
3.如权利要求1所述的快闪存储装置，其中于一读取操作时，该控制器自该多层存储器模块读取数据，再将该数据传递至该主机。
4.如权利要求1所述的快闪存储装置，其中该控制器根据一第一数据顺序将该数据写入该单层单元快闪存储器，该单层存储器模块根据一第二数据顺序将该数据传送至该多层存储器模块，并且于一读取操作时，该控制器根据该第一数据顺序自该多层存储器模块读取该数据，其中该第一数据顺序不等于该第二数据顺序。
5.如权利要求4所述的快闪存储装置，其中该多层单元快闪存储器各包括数个物理页，各物理页分别包括数个分页，根据该第一数据顺序，储存于同一物理页的这些分页的该数据连续被读取。
6.如权利要求5所述的快闪存储装置，其中根据该第二数据顺序，相邻的这些物理页的这些分页以交错的顺序被编程，用以避免连续编程同一物理页而对相邻的物理页产生干扰。
7.如权利要求1所述的快闪存储装置，其中该控制器更包括一错误修正码编码/译码器，用以编码写入该快闪存储器的该数据，以及译码自该快闪存储器读取的该数据，其中当该错误修正码编码/译码器在译码的过程中，侦测出一物理页所属的一分页发生错误的位数量大于一可修正的错误位数时，该错误修正码编码/译码器进一步根据与该物理页邻近的物理页的数个存储单元所储存的内容推测该物理页中可能发生错误的一或多个存储单元，根据邻近的该存储单元所储存的内容推测该可能发生错误的存储单元的原始内容，并根据该推测的原始内容重新进行错误修正码译码。
8.一种快闪存储装置管理方法，用以管理耦接至一主机的一快闪存储装置，其中该快闪存储装置包括用以储存数据的一快闪存储器以及用以管理该快闪存储器的数据存取的一控制器，该方法包括于一写入操作时，自该主机接收数据并将该数据写入该快闪存储器的一单层存储器模块内，其中该单层存储器模块包括一第一数据总线与至少一单层单元快闪存储器，各单层单元快闪存储器的单一存储单元可储存一位的数据，并且其中该快闪存储器更包括一多层存储器模块，包括与该第一数据总线耦接的一第二数据总线与至少一多层单元快闪存储器，各多层单元快闪存储器的单一存储单元可储存多于一位的数据；以及通过相互耦接的该第一数据总线与该第二数据总线将储存于该单层单元快闪存储器的该数据不通过该控制器而写入该多层存储器模块，用以将该数据储存于该多层单元快闪存储器。
9.如权利要求8所述的方法，更包括 传送一读取致能信号至该单层存储器模块； 传送一写入致能信号至该多层存储器模块；以及根据该读取致能信号与该写入致能信号将该数据直接自该单层存储器模块传送至该多层存储器模块。
10.如权利要求8所述的方法，更包括于一读取操作时，自该多层存储器模块读取数据，再将该数据传递至该主机。
11.如权利要求8所述的方法，其中将该数据写入该单层存储器模块的步骤更包括 根据一第一数据顺序将该数据写入该单层单元快闪存储器；并且直接将该数据写入该多层存储器模块的步骤更包括根据一第二数据顺序将该数据写入该多层存储器模块，其中该第一数据顺序不等于该第二数据顺序。
12.如权利要求11所述的方法，更包括于一读取操作时，根据该第一数据顺序自该多层存储器模块读取该数据。
13.如权利要求11所述的方法，其中根据该第一数据顺序，储存于该多层单元快闪存储器的同一物理页的数个分页的数据连续被读取。
14.如权利要求11所述的方法，其中根据该第二数据顺序，该多层单元快闪存储器的相邻的物理页的数个分页以交错的顺序被编程。
15.如权利要求10所述的方法，其中将该数据写入该单层存储器模块的步骤更包括 根据一错误修正码编码写入该快闪存储器的该数据；并且自该多层存储器模块读取数据的步骤更包括 根据该错误修正码编码译码被读取的该数据；当在译码的过程中侦测出一物理页所属的一分页发生错误的位数量大于一可修正的错误位数时，根据与该物理页邻近的物理页的数个存储单元所储存的内容推测该物理页中可能发生错误的一或多个存储单元；根据邻近的该存储单元所储存的内容推测该可能发生错误的存储单元的原始内容；以及根据该推测的原始内容重新进行错误修正码译码。
全文摘要
一种快闪存储装置，包括快闪存储器以及控制器。快闪存储器包括单层存储器模块与多层存储器模块。单层存储器模块包括第一数据总线与至少一单层单元快闪存储器，各单层单元快闪存储器的单一存储单元可储存一位的数据。多层存储器模块包括第二数据总线与至少一多层单元快闪存储器，各多层单元快闪存储器的单一存储单元可储存多于一位的数据，并且第一数据总线耦接至第二数据总线。于一写入操作时，控制器将数据写入单层存储器模块，并且单层存储器模块通过相互耦接的第一数据总线与第二数据总线将数据传送至多层存储器模块而不需通过控制器。
文档编号G06F3/06GK102346652SQ20111015210
公开日2012年2月8日 申请日期2011年5月27日 优先权日2010年7月21日
发明者杨宗杰 申请人:慧荣科技股份有限公司