存取系统及存储装置制造方法
【专利摘要】一种存取系统，包括一处理装置、一第一存储装置以及一第二存储装置。处理装置发出一控制指令。第一存储装置存储一程序代码。第二存储装置具有一传输单元。传输单元接收控制指令及程序代码。控制指令的传输符合一第一传输协定，程序代码的传输符合一第二传输协定。本发明可以用以解决实际技术中存取过程花费时间较多的问题。
【专利说明】存取系统及存储装置
【技术领域】
[0001] 本发明是有关于一种存取系统，尤其是有关于关于一种存储装置的存取系统。
【背景技术】
[0002] -般而言，存储介质可分成挥发性存储器以及非挥发性存储器。断电后，存储器所 存储的数据便会消失的存储器称为挥发性存储器。相反地，当电源断电后，存储器所存储的 数据并不会因而消失的存储器称为非挥发性存储器。
[0003] 在已知的存取过程中，是利用两控制器，分别控制非挥发性存储器及挥发性存储 器。举例而言，若欲将非挥发性存储器的数据复制到挥发性存储器中，第一控制器获取非挥 发性存储器的数据，并将获取结果提供给一第二控制器。第二控制器接收获取结果，并传送 至挥发性存储器。如此的传送方式将花费相当多的时间。
【发明内容】
[0004] 本发明的目的是提供一种存取系统及存储装置，以解决在实际存取中，花费时间 较多的问题。
[0005] 为了解决上述技术问题，本发明提供一种存取系统，包括一处理装置、一第一存储 装置以及一第二存储装置。处理装置发出一控制指令。第一存储装置存储一程序代码。第 二存储装置具有一传输单元。传输单元接收控制指令及程序代码。控制指令的传输符合一 第一传输协定，程序代码的传输符合一第二传输协定。
[0006] 本发明还提供一种存储装置，包括一存储胞单元（memory cell)、一传输单元、一 控制暂存单元、一有限状态机（Finite State Machine ;FSM)以及一数据控制单元。传输单 元接收一控制指令以及一程序代码。控制指令的传输符合一第一传输协定，程序代码的传 输符合一第二传输协定。控制暂存单元存储控制指令。有限状态机根据控制指令，产生一 控制命令。数据控制单元根据控制命令，并通过传输单元，接收程序代码，并将程序代码写 入存储胞单元。
[0007] 通过本发明实施例使实际的存取花费更少的时间。
[0008] 为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图 式，作详细说明如下：
【专利附图】
【附图说明】
[0009] 图1A及图1B为本发明的存取系统的可能示意图。
[0010] 图2A及图2B为本发明的存储装置的可能实施例。
[0011] 图3为本发明的有限状态机的状态示意图。
【具体实施方式】
[0012] 图1A为本发明的存取系统的一可能示意图。如图所示，存取系统100包括，存储 装置110U30以及处理装置120。在本实施例中，存储装置110与130可直接彼此传送数 据，而不需通过其它元件传送。举例而言，存储装置130可直接接收并存储存储装置110所 输出的数据，或是将数据直接输出给存储装置110。
[0013] 存储装置110具有存储区块111?116,用以存储程序代码。本发明并不限定每一 存储区块所存储的程序代码的种类。在本实施例中，存储区域111存储一般数据。存储区块 112存储应用程序（Application program)。存储区块113存储作业系统（Office system kernel)。存储区块114存储第一阶段开机程序BL1。存储区块115存储第二阶段开机程 序BL2。在一可能实施例中，第一阶段开机程序BL1小于第二阶段开机程序BL2。存储区域 116作为数据缓冲器（data buffer)。
[0014] 处理装置120发出控制指令ISC2，用以让存储装置110输出相对应的程序代码。在 本实施例中，处理装置120包括一中央处理器（CPU) 121、控制器122及123,但这并不是用 来限制本发明。在其它实施例中，只要能够控制存储装置的电路架构，均可作为处理装置 120。
[0015] 中央处理器121发出一存取指令ISA1及ISA2。控制器122根据存取指令IS A1，控制 存储装置110。在本实施例中，控制器122根据存取指令ISA1，产生控制指令IS e2，用以指示 存储装置110输出相对应的程序代码。在一可能实施例中，控制器122为一非挥发性存储 器控制器（Nonvolatile memory controller)。存储装置110根据控制指令15。2，将要输出 数据存储在存储区域116中。
[0016] 控制器123根据存取指令ISA2，控制存储装置130。在本实施例中，控制器123根 据存取指令IS A2，产生控制指令ISa，用以让存储装置130接收控制指令ISa，并根据控制指 令is a，接收存储装置110所输出的程序代码PRC。在一可能实施例中，控制器123为一挥 发性存储器控制器（volatile memory controller)。
[0017] 在一可能实施例中，中央处理器121通过控制器122,执行存储区块114所存储的 第一阶段开机程序BL1。执行第一阶段开机程序BL1时，存储装置110输出第二阶段开机程 序BL2的程序代码给存储装置130。接着，中央处理器121通过控制器123执行存储装置 130所存储的第二阶段开机程序BL2。
[0018] 在执行第二阶段开机程序BL2时，中央处理器121通过控制器122,令存储装置 110输出存储区域112U13所存储的应用程序及作业系统的程序代码给存储装置130。接 着，中央处理器121通过控制器123执行存储装置130所存储的作业系统及部分应用程序 的程序代码。
[0019] 存储装置130具有一传输单元131，用以接收或输出数据。传输单元131耦接存储 装置110及处理装置120,用以接收程序代码PRC及控制指令IS a。在本实施例中，传输单 兀131具有一传输接口 132,用以在不同时间下传输不同信息。举例而言，在一第一期间，传 输接口 132接收处理装置120所产生的控制指令ISa。在一第二期间，传输接口 132传输 存储装置110所提的程序代码PRC。
[0020] 在本实施例中，控制指令ISei的传输符合一第一传输协定，而程序代码PRC的传输 符合一第二传输协定，其中第一传输协定不同与第二传输协定。在一可能实施例中，第一及 第二传输协定中的一个是以一串列方式进行传输，而第一及第二传输协定的另一个是以一 并列方式进行传输。
[0021] 另外，本发明并不限定存储装置110及130的种类。在本实施例中，存储装置110 的种类不同于存储装置130的种类。在一可能实施例中，存储装置110为一非挥发性存储 器（non-volatile memory)，存储装置 130 为一挥发性存储器（volatile memory)。
[0022] 在一可能实施例中，存储装置110为NAND快闪存储器、NOR快闪存储器或是 SPI (Serial Peripheral Interface)快闪存储器，并可利用并列（parallel)或是串列 (serial)方式输出程序代码PRC。在另一可能实施例中，存储装置130为双倍数据速率同步 动态随机存取存储器（Double Data Rate Synchronous Dynamic Random Access Memory， DDR SDRAM)、第二代双倍数据速率同步动态随机存取存储器（Double-Data-Rate Two SDRAM ; DDR2 SDRAM )、第三代双倍数据速率同步动态随机存取存储器（Doub 1 e -Data-Rat e Three SDRAM ;DDR3SDRAM)、低功耗双倍数据速率同步动态随机存取存储器（Low Power DDR SDRAM ;LPDDR SDRAM)、NOR flash、NAND flash 或是 SPI flash。
[0023] 在本实施例中，虽然存储装置110与130的种类不同，但通过分时处理，存储装置 130仍可根据处理装置120所提供的控制指令IS a，直接接收存储装置110所输出的程序代 码PRC。待接收完成，处理装置120执行存储装置130所存储的程序代码。由于存储装置 130可直接存取存储装置110,而不需通过其它元件存取存储装置110,故可缩短存储装置 130获取外部数据的时间。
[0024] 另外，在一可能实施例中，存储装置110是利用同一传输接口（未显示），传输控 制指令13。 2并输出程序代码PRC。在其它实施例中，存储装置110具有两传输接口（未显 示），用以传输控制指令ISK并输出程序代码PRC。
[0025] 图1B为本发明的存取系统的另一可能示意图。图1B与图1A相似，不同之处在于 图1B的传输单元133包括传输接口 134及135。在图1B中，与图1A相同的元件是以相同 符号表示，并不再赘述。
[0026] 在本实施例中，传输接口 134耦接处理装置120,用以传输控制指令ISa ;传输接 口 135耦接存储装置110,用以传输程序代码PRC。在一可能实施例中，传输接口 134是属 于DRAM的接口，而传输接口 135是属于NAND快闪存储器的接口。在其它实施例中，传输接 口 134的种类不同于传输接口 135。
[0027] 图2A为本发明的存储装置的可能实施例。如图所示，存储装置130包括一存储胞 单元201、一控制暂存单元202、一有限状态机（Finite State Machine ;FSM) 203、一数据控 制单元204以及一传输单元131。在本实施例中，传输单元131仅具有单一传输接口 132。
[0028] 存储胞单元201存储存储装置110所输出的程序代码。在一可能实施例中，存储 胞单元201具有复数存储胞，每一存储胞包括一电容、多个浮动栅极晶体管或是多个其它 种类的晶体管。本发明并不限定存储胞单元201的种类。在一可能实施例中，存储胞单元 201的种类不同于存储装置110的存储胞单元。举例而言，存储胞单元201为一 DRAM，而存 储装置110的存储胞单元为一 NAND快闪存储器。
[0029] 在本实施例中，存储胞单元201具有存储区域205?208。存储区块205存储第二 阶段开机程序BL2。存储区域206为一空白区域，尚未存储任何数据。存储区块207存储应 用程序。存储区块208存储作业系统。
[0030] 控制暂存单元202存储控制指令ISa。在一可能实施例中，控制暂存单元202存 储许多参数，如连续性存取种类（burst type)、连续性存取长度（burst length)、存取延迟 (Column Address Strobe latency)以及驱动强度（drive strength)。这些参数是由处理 装置120所设定，用来让存储装置130执行一读取动作或是一写入动作，但并不是用来限制 本发明。在其它实施例中，控制暂存单元202所存储的参数的种类与存储胞单元201的种 类有关。
[0031] 有限状态机203根据控制暂存单元202所存储的控制指令ISa，产生一控制命 令CMCT。在一可能实施例中，控制指令IS ei是一使能命令（ACTIVE co_and)、一读取命令 (READ command)、一写入命令（WRITE co_and)或是一预充命令（PRECHARGE co_and)。
[0032] 数据控制单元204根据控制命令CMCT，并通过传输单元131，获取存储装置110所 存储的程序代码PRC，并将获取到的程序代码写入存储胞单元201。在本实施例中，控制命 令CMCT是一写入命令，用以获取并存储存储装置110所输出的程序代码。在其它实施例中， 控制命令CMCT是一读取命令，用以读取存储胞单元201所存储的数据，并将该数据通过传 输单元130,输出给存储装置110。
[0033] 在程序代码PRC完全写入存储胞单元201后，有限状态机203更新控制暂存单元 202内的一就绪参数。在一可能实施例中，处理装置120根据控制暂存单元202所存储的就 绪参数，得知存储装置130已就绪，因此，执行存储胞单元201所存储的程序代码PRC。在其 它实施例中，在程序代码PRC完全写入存储胞单元201后，传输接口 132的一接脚（pin)会 被拉到一预设位准（如高位准或低位准）。处理装置120根据该接脚的位准，便可得知存储 装置130是否已就绪。
[0034] 在一可能实施例中，通过控制指令ISa，处理装置120告知一获取起始地址、一获 取结束地址、一存储起始地址以及一存储结束地址。控制暂存单元202存储这些地址。有限 状态机203根据控制暂存单元202所存储的参数，产生控制命令CMCT。数据控制单元204 根据控制命令CMCT，获取存储装置110所存储的程序代码，并将获取结果存储于存储胞单 元201中。
[0035] 举例而言，数据控制单元204根据控制命令CMCT里的一获取起始地址信息以及一 获取结束地址信息，获取存储装置110的一相对地址的数据，并根据控制命令CMCT里的一 存储起始地址信息以及一存储结束地址信息，将获取到的数据存储在存储胞单元201的一 相对地址中。
[0036] 图2B为本发明的存储装置的另一可能实施例。图2B与图2A相似，不同之处在于 图2B的传输单元133具有传输接口 134及135。由于图2B的其它元件的动作方式与图2A 相同，故不再赘述。
[0037] 传输接口 134接收处理装置120所产生的控制指令ISa，并将接收到的控制指令 ISa存储于控制暂存单元202中。传输接口 133传输存储装置110所输出的程序代码PRC， 并将程序代码PRC通过数据控制单元204,存储于存储胞单元201之中。
[0038] 图3图为本发明的有限状态机的状态示意图。在本实施例中，有限状态机203可 根据控制暂存单元202所存储的参数，执行一自动读取操作。当控制暂存单元202所存储 的一使能指令信息（enable instruction information)尚未被设定时，有限状态机203维 持在闲置状态310。当使能指令信息被设定时，有限状态机203进入读取状态320。
[0039] 在读取状态320中，有限状态机203根据控制暂存单元202所存储的一地址信息， 产生控制命令CMCT，用以将存储装置110的一相对地址的程序代码复制到存储装置130的 一相对地址中。当复制动作尚未完成时，有限状态机203维持在读取状态320。当复制动作 完成后，有限状态机203进入完成状态330。
[0040] 在完成状态330中，有限状态机203更新控制暂存单元202。在一可能实施例中， 有限状态机203设定控制暂存单元202的一状态信息（status information)，并重置使能 指令信息。在更新动作完成后，有限状态机203进入闲置状态310。
[0041] 除非另作定义，在此所有词汇（包含技术与科学词汇）均属本发明所属【技术领域】 中具有通常知识者的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与 其相关【技术领域】的文章中意义一致，而不应解释为理想状态或过分正式的语态。
[0042] 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此 本发明的保护范围视申请专利的权利要求范围界定为准。
【权利要求】
1. 一种存取系统，其特征在于，所述存取系统包括： 一处理装置，发出一控制指令； 一第一存储装置，存储一程序代码； 一第二存储装置，具有一传输单元，所述传输单元接收所述控制指令及所述程序代码， 其中所述控制指令的传输符合一第一传输协定，所述程序代码的传输符合一第二传输协 定。
2. 如权利要求1所述的存取系统，其特征在于，所述第一存储装置的种类不同于所述 第二存储装置的种类。
3. 如权利要求2所述的存取系统，其特征在于，所述第一存储装置为一非挥发性存储 器，所述第二存储装置为一挥发性存储器。
4. 如权利要求1所述的存取系统，其特征在于，所述第二传输协定不同于所述第一传 输协定。
5. 如权利要求1所述的存取系统，其特征在于，所述第一传输协定及第二传输协定的 一个是以一串列方式进行传输，所述第一传输协定及第二传输协定的另一个是以一并列方 式进行传输。
6. 如权利要求1所述的存取系统，其特征在于，所述第二存储装置存储所述程序代码， 所述处理装置执行所述第二存储装置所存储的所述程序代码。
7. 如权利要求1所述的存取系统，其特征在于，所述传输单兀包括：一传输接口，在一 第一期间，接收所述控制指令，在一第二期间，接收所述程序代码。
8. 如权利要求1所述的存取系统，其特征在于，所述传输单元包括：一第一传输接口， 耦接所述处理装置，用以传输所述控制指令；以及一第二传输接口，耦接所述第一存储装 置，用以传输所述程序代码。
9. 如权利要求1所述的存取系统，其特征在于，所述第二存储装置包括：一存储胞单 元； 一控制暂存单元，用以存储所述控制指令； 一有限状态机，根据所述控制指令，产生一控制命令；以及一数据控制单元，根据所述 控制命令，并通过所述传输单元，获取所述第一存储装置所存储的所述程序代码，并将获取 到的所述程序代码写入所述存储胞单元。
10. 如权利要求9所述的存取系统，其特征在于，所述程序代码完全写入所述存储胞单 元后，所述有限状态机更新所述控制暂存单元。
11. 如权利要求1所述的存取系统，其特征在于，所述处理装置包括： 一中央处理器，发出一第一存取指令以及一第二存取指令； 一第一控制器，根据所述第一存取指令，控制所述第一存储装置，用以输出所述程序代 码；以及 一第二控制器，根据所述第二存取指令，控制所述第二存储装置，用以接收所述控制指 令，并接收所述第一存储装置输出的所述程序代码。
12. -种存储装置，其特征在于，所述存储装置包括： 一存储胞单元； 一传输单元，接收一控制指令以及一程序代码，其中所述控制指令的传输符合一第一 传输协定，所述程序代码的传输符合一第二传输协定； 一控制暂存单元，存储该控制指令； 一有限状态机，根据所述控制指令，产生一控制命令；以及 一数据控制单元，根据所述控制命令，并通过所述传输单元，接收所述程序代码，并将 所述程序代码写入所述存储胞单元。
13. 如权利要求12所述的存储装置，其特征在于，所述第二传输协定不同于所述第一 传输协定。
14. 如权利要求12所述的存储装置，其特征在于，所述第一传输协定及第二传输协定 的一个是以一串列方式进行传输，所述第一传输协定及第二传输协定的另一个是以一并列 方式进行传输。
15. 如权利要求12所述的存储装置，其特征在于，所述传输单元耦接一处理装置以及 一外部存储装置，所述处理装置提供所述控制指令，所述外部存储装置提供所述程序代码。
16. 如权利要求15所述的存储装置，其特征在于，所述外部存储装置具有一外部存储 胞单元，所述外部存储胞单元的种类不同于所述存储胞单元的种类。
17. 如权利要求16所述的存储装置，其特征在于，所述外部存储胞单元是一非挥发性 存储器，所述存储胞单元是一挥发性存储器。
18. 如权利要求15所述的存储装置，其特征在于，所述处理装置执行所述存储胞单元 所存储的所述程序代码。
19. 如权利要求15所述的存储装置，其特征在于，所述传输单元包括：一传输接口，在 一第一期间，接收所述控制指令，在一第二期间，接收所述程序代码。
20. 如权利要求15所述的存储装置，其特征在于，所述传输单元包括：一第一传输接 口，耦接所述处理装置，用以传输所述控制指令；以及一第二传输接口，耦接所述外部存储 装置，用以传输所述程序代码。
21. 如权利要求12所述的存储装置，其特征在于，所述程序代码完全写入所述存储胞 单元后，所述有限状态机更新所述控制暂存单元。
【文档编号】G06F13/16GK104063338SQ201310086015
【公开日】2014年9月24日 申请日期:2013年3月18日 优先权日:2013年3月18日
【发明者】邱滨棋, 苏源茂 申请人:华邦电子股份有限公司