可弹性修改接合垫序列的芯片与相关方法

可弹性修改接合垫序列的芯片与相关方法
【专利摘要】本发明提出一种可弹性修改接合垫序列的芯片与相关方法，芯片可以是存储器控制器，包括一集线单元，以门阵列形成，设置于摆放绕线时预设的集线区域，用以支持下线后的重新摆放及绕线，以改变芯片内的连线及接合垫序列。
【专利说明】可弹性修改接合垫序列的芯片与相关方法

【技术领域】
[0001]本发明关于一种可弹性修改接合垫序列的芯片与相关方法，尤其涉及一种利用门阵列支持下线后的局部重新绕线以改变芯片内连线及接合垫序列的芯片与相关方法。

【背景技术】
[0002]芯片(管芯、集成电路)是现代信息社会不可或缺的硬件基础；各种电子装置以电路板连接不同的芯片，使不同芯片可经由电路板上的走线相互交换信号、协同运作，进而实现电子装置的整体功能。举例而言，双倍资料速率的随机存取存储器(double data raterandom access memory)需搭配存储器控制器，由存储器控制器控制存储器芯片的资料存取。
[0003]芯片设有多个用于信号输出及/或输入的接合垫，各接合垫经由电路板上的走线连接至另一芯片的对应接合垫，以使这两芯片能经由彼此的接合垫相互交换信号。芯片的接合垫序列则规范了各接合垫的功能。举例而言，存储器控制器的接合垫序列规范了哪些接合垫用以输出资料、哪些接合垫用以输出资料选通(data strobe)信号以及哪些接合垫用以输出指令(co_and)。
[0004]芯片的布局设计流程可概分为平面规划(floor plane)、摆放绕线(placing androuting)与电路层级(circuit level)的数值验证等等。验证通过后,布局设计即可下线(tape-out)而交予制程厂制造。下线后，布局设计所能实现的接合垫序列也已经确定。在现行的已知技术中，一旦芯片的布局设计已下线，就难以用局部的重新绕线更动芯片的接合垫序列。


【发明内容】

[0005]为了增加接合垫序列更动的弹性，本发明提供一种可弹性修改接合垫序列的芯片，包括信号单元、集线单元、多工单元、并串转换单元、输入输出单元与多个接合垫。信号单元耦接于多个第一节点，多工单元耦接于多个第二节点。集线单元以门阵列形成，设置于控制信号单元与多工单元间一预设的集线区域，用以将各第一节点连接至某一个第二节点，并用以支持下线后的重新绕线，以改变第一节点连接至第二节点的关系。
[0006]多工单元包括多个多工器，并串转换单元包括多个并串转换器。各多工器耦接于数个关联的第二节点与一关联的并串转换器，用以由所述关联的第二节点中选出其中之一，并使该选出的第二节点可经由该关联的并串转换器而被导通至输入输出单元。各个并串转换器耦接于数个关联的多工器与输入输出单元，以使所述关联的多工器选出的第二节点的信号得以和输入输出单元的一信号相互转换。
[0007]前述芯片可以是一存储器控制器，信号单元可以是一存储器控制信号单元，接合垫用以依据第一接合垫序列耦接第一存储器；于集线单元的集线区域中进行重新绕线规划后，芯片的接合垫可依据一相异的第二接合垫序列耦接第二存储器。
[0008]本发明亦提供一种用以设计一芯片的方法，包括:当在芯片的布局中进行摆放绕线的规划时，于布局中预设一集线区域，用以摆放一门阵列；并且，于集线区域中提供第一绕线规划，用以实现一接合垫序列。下线后，若需改变接合垫序列，则清除/摒弃第一绕线规划，于集线区域中重新进行绕线，以于预设布局区域中提供第二绕线规划；并且，可针对第二绕线规划再度进行时序验证，例如，静态时序分析。

【专利附图】

【附图说明】
[0009]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的【具体实施方式】作详细说明，其中:
[0010]图1不意一芯片因应不同应用的线路图。
[0011]图2示意依据本发明一实施例的可弹性修改接合垫序列的芯片。
[0012]图3示意依据本发明一实施例的并串转换信号。
[0013]图4示意使图2芯片因应不同应用的一种实施例。
[0014]图5示意依据本发明一实施例的可弹性修改芯片的接合垫序列的方法流程。
[0015]图中元件标号说明:
[0016]10、lla_llb、20:芯片
[0017]12、22:信号单元
[0018]14、30:输入输出单元
[0019]24:集线单元
[0020]26:多工单元
[0021]28:并串转换单元
[0022]100:流程
[0023]102-110:步骤
[0024]PD [.]、PDa [.]、PDb [.]:接合垫
[0025]D[.]、D[.,.]、d[.,.]、Ds [.]、bsl_bs4、bssl_bss2:信号
[0026]P[.]、W[.]、P[.，.]、W[.，.，.]:节点
[0027]M[.，.]:多工器
[0028]PS[.]:并串转换器
[0029]U[.]:输入输出单元
[0030]CK0-CK2:时脉
[0031]b0_b7:资料
[0032]T:周期
[0033]g[.]、h[.]:元件
[0034]CL[.]:门阵列单元

【具体实施方式】
[0035]请参考图1，其所示意的是芯片10欲于两不同应用中分别连接两芯片Ila与Ilb的情形。芯片10包括信号单元12、输入输出单元14及接合垫ro[l]、PD[2]等至Η)[Ν_1]与ro[N]，芯片Ila包括接合垫roa[l]、roa[2]等至PDa[N_l]与I3Da [N]，芯片Ilb包括接合垫H)b[l]、PDb[2]等至PDb[N-l]与I3Db [N]。在芯片10中，信号单元12于节点P [I]至P [N]分别耦接信号D[l]至D[N]，输入输出单元则将节点W[l]至W[N]的信号分别传递(发出及/或接收)至接合垫ro[i]至ro[N]。
[0036]在应用一中，芯片10的接合垫序列是以接合垫ro[I]至ro[N]分别传递节点P[1]至P [N]的信号D [I]至D [N]，故芯片10的布局设计是将节点P [I]至P [N]分别耦接至节点W[l]至W[N]。芯片Ila的接合垫序列是由接合垫H)a[l] M PDa[N]分别接续信号D[l]至D [N]，因此，芯片Ila的接合垫H)a[l]至TOa [N]经由电路板的走线分别连接至芯片10的接合垫PD [I]至PD [N]。
[0037]在应用二中，芯片IIb的接合垫序列亦是由接合垫rob[i]至rob[N]分别接续信号D[l]至D[N]。然而，由于种种限制，例如电路板走线、芯片封装及/或芯片位置安排等的限制，接合垫rob [I]至rob [N]需分别连接至芯片?ο的接合垫ro [N]至ro[i]。因此，芯片?ο的接合垫序列便需改变，以由接合垫ro [N]至ro[i]分别传递信号D [I]至D [N]。
[0038]为了改变芯片10的接合垫序列，芯片10中的节点P [I]至P [N]应分别耦接至接合垫ro[N]至ro[i]。当芯片?ο的布局设计已经下线后，芯片?ο中诸如信号单元12与输入输出单元14的位置、电路架构与绕线均已固定且已经通过验证，不可随便更动，只能修改节点p[l]至P[N]与节点W[l]至W[N]间的连线来改变接合垫序列。不过，若只欲在节点P[l]至P[N]与节点W[l]至W[N]之间进行局部的绕线修改而不欲更动其他部分(如信号单元12与输入输出单元14)的布局,便会遭遇到绕线堵塞(routing congest1n)与时序验证失败等问题，尤其是当数目N很大时。由于芯片制程的进步，芯片的总布局面积日益缩小，芯片内部可供绕线的空间余裕也连带减少，导致绕线堵塞。修改绕线也会导致修改后的绕线增长，推动信号传播的推力(驱动力)相对不足，使信号的延迟增长；再者，不同信号间的相对时序也难以维持,而这些均会导致验证失败。
[0039]请参考图2，其所示意的是依据本发明一实施例的芯片20，例如存储器控制器，包括信号单元22、集线单元24、多工单元26、并串转换单元28、输入输出单元30与N个接合垫PD[1] M PD [N] ο 信号单元 22 于 N*K 个节点 P[l，1]、P[1，2]...、P[1，K]、...>Ρ[η, I]、...、
P [η, k].....P [η, K]与 Ρ[Ν，1] M P [N, K]分别耦接并行的信号 D [1，I]、D [1，2]...、
D[1，K]、...、D [η, I]、…、D[n，k]、...、D [η, K]与 D[N，I]至 D[N，K];举例而言，接合垫PD[1]至Η)[Ν]可以连接至存储器芯片(未绘示)，信号单元22可以是存储器控制信号单元，利用信号D[n，k](对η = I至N、k = I至K)形成资料、命令或资料选通信号，以控制及存取该存储器芯片。
[0040]集线单元24以门阵列形成，设置于信号单元22与多工单元26间预设的一集线区域，用以将各节点P[n, k](对η = I至N、k = I至K)连接至某一节点W[x, i, j] (x为I至Nt的其中之一，i为I至N的其中之一，j为I至K的其中之一)。
[0041]多工单元26包括N*K个多工器M[i，j](i = I至N、j = I至K)，并串转换单元28包括N个并串转换器PS[i] (i = I至N)，输入输出单元30则包括N个输入输出单元(10cell)U[i] (i = l至N)。多工器M[i，j]耦接于节点W[l，i，j]至W[Nt，i，j]与并串转换器PS[i]之间，于这Nt个关联节点W[l，i, j]至W[Nt，i, j]中选出其中的一节点W[x，i, j],并将该选出节点W[x，i, j]的信号导通为信号d[i，j]，以使信号d[i，j]可经由并串转换器PS[i]的转换而导通至输入输出单元U[i]。各个并串转换器PS[i]耦接于K个关联的多工器M[i，I]至M[i，K]与输入输出单元U[i]，以使多工器M[i，I]至M[i，K]的信号d[i，I]至d[i，K]得以和输入输出单元U[i]的信号Ds[i]相互转换。输入输出单元U[i]耦接接合垫ro[i]，可将信号Ds[i]发出至接合垫ro[i]及/或将接合垫ro[i]的信号接收为信号Ds[i]。
[0042]图2中并串转换器PS[i]的运作可用图3的实施例来说明。图3以K = 8为例，并串转换器PS[i]于8个信号d[i，l]至d[i，8]与信号DS[i]间进行转换，例如说是将并行的信号d[i，l]至d[i，8]转换为串行的信号DS[i]。信号d[i，l]至d[i，8]的时序依循时脉CK0，其周期为(K/2)*T = 4*T;亦即，信号d[i，l]至d[i，8]中的每一笔资料(例如一比特)b0至b7延续的时间为4*T。并串转换器PS[i]可依循时脉CKl的时序将信号d[i，I]与d[i，5]的资料内容串行至信号bsl。时脉CKl的周期为时脉CKO的一半，故时脉CKO的一个周期会涵盖时脉CKl的两个周期；并串转换器PS[i]可于时脉CKl的某一周期中将信号d[i，l]的资料b0取样至信号bsl中，并在时脉CKl的次一周期中将信号d[i，5]的资料b4取样至bsl，如此，资料b0与b4就会依序串行于信号bsl内。同理，依循时脉CK1，并串转换器PS[i]可将信号d[i, 2]与d[i, 6]串行至信号bs2、将信号d[i, 3]与d[i, 7]串行至信号bs3，并将信号d[i，4]与d[i，8]串行至信号bs4。
[0043]进一步地，并串转换器PS[i]可依循时脉CK2的时序将信号bsl与bs3串行至信号bssl，并将信号bs2与bs4串行至信号bss2。时脉CK2的周期为时脉CKl的一半，使时脉CKl的一个周期会涵盖时脉CK2的两个周期。并串转换器PS[i]于时脉CK2的某一周期中对信号bsl取样而将资料b0串行至信号bssl中，于时脉CK2的次一周期中改对信号bs3取样而将资料b2取样至bssl，于时脉CK2的再次一周期中再度对信号bsl取样而将资料b4串行至信号bssl,又于时脉CK2的后一周期中对信号bs3取样而将资料b6依序串行于信号bssl内，以此类推。
[0044]并串转换器PS [i]可进一步依循时脉CK2的升缘与降缘而将信号bssl与bss2串行至信号DS[i]中；在时脉CK2的每个周期T中，并串转换器PS[i]可于前半周期将信号bssl的资料内容取样至信号DS[i]中，于后半周期交替地将信号bss2的资料内容取样至信号DS[i]中。如此，信号DS[i]成为双倍资料速率的高速、高频信号。相对地，信号d[i，l]至d[i，K]则为低速、低频的信号。由于低速信号d[i，l]至d[i，K]由信号单元22的信号D[l, I] M D[N, K]中选出，信号d[i，j]与信号D[n，k]的速率一致，故信号单元22仅需以低速运作即可。换言之，因为并串转换单元26可在低速信号与高速信号间进行串行与并行的转换，利用低速运作的信号单元22可因应高速输入输出的需求。此种安排可降低信号单元22的设计限制，也可减少信号单元22的功耗。在以资料b0至b7形成信号DS[i]时，若使相邻两资料b0与bl相等，资料b2与b3相等...(或使资料bl与b2相等，资料b3与b4相等...)，就可使信号DS[i]成为单倍资料速率的信号，例如命令信号。
[0045]请再度参考图2。在多工单元26中，经由各多工器M[i，j]的连线选择切换，可为芯片20组合出多种不同的接合垫序列。举例而言，集线单元24的绕线可以是将节点P[nl, I]至P[nl，K]分别连接至节点 W[l，?0, I]至W[l，i0，K]，并将节点P[n2，I]至P[n2，K]分别连接至节点W[2, ?0, I]至ff[2, ?0, K]。由于节点ff[l, i0, k]与ff[2, i0, k]均耦接多工器M[i0，k](对k = I至K)，当多工器M[i0，I]至M[i0，K]分别选择将节点W[l，?0, I]至w[i，1，K]的信号导通为信号d[1，I]至d[1，K]时，接合垫ro[i0]的信号DS[1]由信号D[nl，I]至D[nl，K]串行形成。另一方面，当多工器M[i0，I]至M[i0，K]分别选择将节点W[2，1, I]至W[2，?Ο,Κ]的信号导通为信号d[1，I]至d[1，K]时，接合垫H)[1]的信号DS[1]会改由信号D[n2，I]至D[n2，K]形成。因为接合垫H)[1]所传递的信号已经改变，也就连带改变芯片10的接合垫序列。
[0046]多工单元26所能提供的接合垫序列于芯片设计下线之前便已确定。为了提供接合垫序列变化的弹性，芯片20的集线单元24利用门阵列形成，用以支持下线后的接合垫序列更动，让多工单元26无法提供的接合垫序列能经由集线单元24的重新绕线而实现。延续图2实施例,请参考图4,例示于集线单元24中重新绕线的一实施例,集线单元24包括多个集中相邻设置的门阵列单元(或工程变更单元，engineering change order cell, ECOcell)，如门阵列单元CL[Zl]、CL[z2]、CL[z3]与CL[z4]等等。各门阵列单元CL[.]包括一或多个晶体管，例如说是可形成一或多组互补晶体管对的η沟道金属氧化物半导体晶体管MN与P沟道金属氧化物半导体晶体管ΜΡ。在对芯片20 (图2)的布局设计进行摆放绕线的规划时，集线单元24的各门阵列单元可以和信号单元22、多工单元26、并串转换单元28、输入输出单元30中的标准单元(standard cell)/输入输出单元一并纳入摆放的考量中；亦即，虽然门阵列单元通常是在标准单元/输入输出单元摆放后再零散地插入至摆放后留下的冗余空隙中，但集线单元24布局所在的区域是在摆放绕线阶段时预留的，用以集中容纳门阵列单元。
[0047]经由适当的金属层绕线，在集线单元24门阵列单元中的晶体管可组合成元件，例如反相器、延迟器及/或缓冲器，用以传递信号，并调整信号的时序。不同门阵列单元中的同类晶体管可以具有相同(或相似)的晶体管特性(如沟道宽度与长度)，故可形成位置相异但元件特性(如门延迟及/或信号推力)相同的元件，而摆放于不同位置。集合不同数目的晶体管可合成出元件特性互异的各种元件。因此，集线单元24可提供一个在下线后自由地重新进行摆放绕线的集线区域。
[0048]举例而言，在应用一的布局设计中，信号单元22 (图2)的节点D[nl，kl]至D[n6，k6]应分别耦接至多工单元26(图2)的节点W[xl，il, jl]至W[x6，i6, j6]，因此，在芯片20的布局设计中，可依据时序需求而于集线单元24中以适当的绕线规划形成元件g[l]至 g[10]，使节点 D[nl, kl]至 D[n6, k6]可分别连接至节点 ff[xl, il, jl]至 W[x6, i6, j6]。针对应用一进行布局设计并验证下线后，若因芯片规格(如接合垫序列)改变而要依据应用二改使节点D[nl，kl]与D[n6，k6]分别连接至节点W[x6，i6, j6]与W[xl，il，jl]，可于集线单元24中清除先前的绕线规划，将集线单元24回到未摆放元件、未绕线的状态，再依据各节点的信号时序需求重新于集线单元24中进行摆放绕线，以新的绕线规划形成新的元件h[l]至h[12]与新的信号传递连线。举例而言，元件h[l]与h[2]的总信号推力可以大于元件g[l]与g[2]的总信号推力，以克服节点D[nl，kl]至节点W[x6，i6, j6]间较长的距离。再者，由于集线单元24中的元件可以重新摆放，故可克服绕线阻塞的问题。如图4所示，在应用一与应用二中，可于集线单元24中分别形成相同或相异数目个元件g[.]与d[.]，元件g[.]与d[.]可以分布在相同或不同的位置，并具有相同或相异的元件特性。
[0049]在对集线单元24重新进行摆放绕线以将应用一的布局设计改变为应用二的布局设计时，只需改变集线单元24的绕线规划，其他电路(例如信号单元22、多工单元26、并串转换单元28与输入输出单元30)的布局设计皆不需改变。因此，即使要进行下线后的变更，也只需要对集线单元24进行局部的布局设计改变，避免大规模布局改变所需耗用的时间与设计资源。
[0050]请参考图5，其所示意的是依据本发明一实施例的可弹性修改芯片20 (图2)的接合垫序列的方法流程100，主要步骤描述如下:
[0051]步骤102:开始流程100。
[0052]步骤104:进行芯片20的布局设计，包括平面规划以及摆放绕线，可利用电子设计自动化的工具软件进行自动摆放绕线。进行摆放绕线时，可依据信号单元22、多工单元26、并串转换单元28与输入输出单元30的功能需求摆放标准单元及/或输入输出单元，以实现所述单元；同时，于芯片20的布局中预留一集线区域，用以摆放门阵列而形成集线单元24，例如说是摆放多个门阵列单元。然后，即可针对芯片中的标准单元、输入输出单元与门阵列单元进行整体的绕线。摆放绕线后，集线单元24所在的集线区域中会有一绕线规划，其可和多工单元26联合提供一或多种接合垫序列。针对摆放绕线后的布局设计进行验证，例如静态时序验证等等，然后下线。
[0053]步骤105:若需进行下线后的修改，继续至步骤106。若下线后不需修改，可进行至步骤110。
[0054]步骤106:当芯片20的布局设计在下线后需要更动，例如需将接合垫序列更新为原始布局设计(即步骤104完成的布局设计)所无法支持的接合垫序列时，可将步骤104的布局设计的集线区域内的原始绕线规划清除，使集线单元24所在的集线区域恢复为一个无元件、无绕线的区域。
[0055]步骤108:在集线区域中重新进行绕线，用新的绕线规划形成新的元件与连线，以支持新的接合垫序列需求。在芯片的整体布局设计中，步骤108只改变集线区域内的绕线规划，集线区域外的布局则可以不用改变；举例而言，信号单元22、多工单元26、并串转换单元28与输入输出单元30的布局设计均可维持不变。因此，集线区域外其他电路的既定功能与时序不会受到影响。针对重新摆放绕线的芯片布局设计再度进行时序验证，较佳地，时序验证包括静态时序分析，用以确保建立时间与保持时间均能操作在正确的频率下。
[0056]步骤110:完成芯片20的整体布局设计。
[0057]总结来说，本发明是在芯片内预留集线区域，以集中设置门阵列，借此因应下线后的接合垫序列的变更。因此，本发明不仅可扩展下线后修改的弹性，让相似布局设计能广泛适用于许多种不同的应用，也可将下线后的布局修改限制在集线区域中，降低布局修改的规模与所需的资源、时间与成本。
[0058]虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
【权利要求】
1.一种可弹性修改接合垫序列的芯片，包含: 一信号单元，耦接于多个第一节点； 一输入输出单元，耦接于多个第二节点与多个接合垫之间；以及 一集线单元，以门阵列形成，设置于该信号单元与该输入输出单元之间预设的一集线区域，用以将各该第一节点连接至所述第二节点的其中之一，并用以支持下线后的重新绕线，以修改所述第一节点至所述第二节点的连接。
2.如权利要求1所述的芯片，还包含: 多个多工器，各该多工器耦接于所述第二节点与该输入输出单元之间，用以由所述第二节点中选出其中之一，并使该选出的第二节点可被导通至该输入输出单元。
3.如权利要求2所述的芯片，还包含: 一并串转换器，耦接于所述多工器与该输入输出单元之间，用以使所述多工器选出的所述第二节点的信号得以和该输入输出单元的一信号相互转换。
4.如权利要求1所述的芯片，其特征在于，该芯片为一存储器控制器；其中所述接合垫是用以依据一第一接合垫序列耦接一第一存储器。
5.如权利要求4所述的芯片，其特征在于，该重新绕线是使所述接合垫得以依据一第二接合垫序列耦接一第二存储器，其中该第一接合垫序列与该第二接合垫序列相异。
6.如权利要求4所述的芯片，其特征在于，该信号单元为一存储器控制信号单元。
7.如权利要求1所述的芯片，其特征在于，该下线后的重新绕线包含一时序验证。
8.如权利要求7所述的芯片，其特征在于，该时序验证包含一静态时序分析。
9.一种可弹性修改一芯片的一接合垫序列的方法，包含: 当在该芯片的布局中进行摆放绕线(placing and routing)时,于该布局中预设一集线区域，用以摆放一门阵列，并于该集线区域中提供一第一绕线规划，用以实现该接合垫序列；以及 在下线后，若需改变该接合垫序列，则于该集线区域中重新进行绕线，以于该预设布局区域中提供一第二绕线规划。
10.如权利要求9所述的方法，其特征在于，该预设集线区域中重新进行绕线的步骤更包含清除该第一绕线规划的步骤。
11.如权利要求9所述的方法，其特征在于，该芯片是一存储器控制器。
12.如权利要求9所述的方法，其特征在于，该预设集线区域中重新进行绕线的步骤更包含时序验证的步骤。
13.如权利要求12所述的方法，其特征在于，该时序验证包括静态时序分析的步骤。
【文档编号】G06F17/50GK104183592SQ201310192005
【公开日】2014年12月3日 申请日期:2013年5月22日 优先权日:2013年5月22日
【发明者】赖信丞, 张雍, 林政南, 陈忠敬, 罗振兴, 陈尚义, 刘政勋 申请人:晨星半导体股份有限公司