由安全关键系统中的可编程电路测试存储器的装置和方法
【专利摘要】本发明涉及一种方法和装置。在该方法中，可编程随机访问存储器测试电路检测用于发起至少一个随机访问存储器电路的测试的信号，该测试电路连接至总线，处理器和至少一个存储器电路与该总线进行连接，该至少一个存储器电路包括至少第一存储器模块。该测试电路确定该总线并未被保留并且保留该总线。该测试电路将第一存储器分块中的应用数据读取至测试电路的临时存储器中。该测试电路对存储器电路中的第一存储器分块执行跨步测试。该测试电路将应用数据返回至存储器电路中的第一存储器分块。该测试电路释放该总线。若对于除存储器测试以外的其它目的不需要进行总线分配，该测试电路可以再次保留该总线。随即该测试电路可以进行第二存储器分块的测试。
【专利说明】由安全关键系统中的可编程电路测试存储器的装置和方法
【技术领域】
[0001]本发明涉及安全关键装置、随机访问存储器测试，以及用于在安全关键系统中进行随机访问存储器测试的电路。
【背景技术】
[0002]在安全关键系统中，所有系统组件的正确且无故障的操作都是必要的。这样的安全关键系统的示例包括航空器飞行控制系统、心脏起搏器和升降机安全系统。升降机安全系统对升降机的安全方面进行控制，诸如各种故障情形中的升降机操作。一定有必要的是，能够应用升降机制动，接收并传输呼救信号，检查过载、检查火警响起以及在对于乘客而言门的开启是安全的任何时候确保门的开启。升降机安全系统可以独立于诸如娱乐、商业、娱乐咨询或升降机驱动功能之类的其它非关键系统，例如从楼层对升降机厢进行呼叫的服务。升降机中的安全系统和呼叫服务系统可以在物理上分离的硬件平台上运行。升降机安全系统通常采集与如下相关的大量传感器信息:升降机负载、移动、来自用户的信号、来自诸如厅门安全触点(contact)的安全触点的信号、以及各种其它系统组件的状态。这意味着升降机安全系统必须针对在中央处理器、传感器、安全触点、控制中继和控制电路之间进行接收和传输的信号具有有限的响应时间，上述控制中继和控制电路可以进一步被连接至升降机驱动电机和门控制器电路。
[0003]安全关键系统普遍要进行测试和功能验证。安全关键系统的正确操作必须逐个组件地进行验证。这样的组件的示例是中央处理器、存储器、消息总线以及连接至该消息总线的各种外设。存在对升降机中的安全关键系统进行管理的某些安全性标准。其示例包括安全相关应用中的可编程电子系统(PESSRAL)。国际标准组织(ISO)标准22201:2009可应用于在住宅家住、办公室、医院、宾馆、工业厂房等中使用的客梯、货/客梯。IS022201:2009覆盖了可编程电子系统被用来执行电梯的电气安全功能时(PESSRAL)所需要解决的那些方面。
[0004]安全关键升降机系统中的一个重要方面是存储器的正确工作。存储器单元可能被卡在某些数值，它们可能不会变换至另一数值，或者地址解码器随后选择存储器单元的行或列而基于可能完全错误驱动或仅针对某个地址范围进行驱动的地址线进行访问。存储器单元还可能泄露至相邻存储器单元。存储器故障会对安全关键系统中曾经良好工作的应用导致微妙的错误行为或者它们会导致整个系统冻结。
[0005]在计算机开机或重启时经常在标准个人计算机随机访问存储器(RAM)中进行测试。然而，这对于安全关键的升降机系统而言可能并不够。首先，安全关键的升降机系统在延长的时间段内保持启动而并不频繁重启或者开关。其次，在安全关键系统操作的同时，也必须在任何情况下对存储器进行测试。因此，这带来了在安全关键系统软件执行的同时对安全关键系统的存储器进行测试的需求。不可能为了执行完整的存储器测试而由系统处理器延后系统软件的执行。用于由系统处理器按部分对存储器进行测试的碎片方法也涉及许多问题。在存储器由处理器测试时，必须确保存储器测试并不会意外导致对正在被测试的存储器区域的写入。这需要编程人员相当小心以避免使用对RAM进行写入的机器代码指令。还需要要检查高级编程语言编译器所生成的机器代码。当处理器被用于存储器测试时，必须禁用软件和硬件中断，这导致了干扰。中断可能不会足够快地得到处理，这向安全关键系统引入了延时。处理器所进行的存储器测试转变了正常的处理或线程调度，这会导致安全关键系统不确定的表现。例如，系统可能对于关键信号过于缓慢地反应，过于缓慢地监视关键传感器，或者过于缓慢或过晚地执行关键计算。安全关键系统中与处理器进行通信的外设必须始终具有某个可用操作速度。通常，通过处理器所运行的RAM测试的方式侵扰处理器的工作是非常冒险的。
[0006]针对RAM测试的处理器使用还涉及另外的问题。自始至终，当涉及存储器测试程序代码的安全关键系统有所变化时，整个安全关键系统都必须进行测试并且必须利用全面的测试对其功能进行验证。对于编程人员而言，进行改变的负担变得非常之高。如果软件开发工具改变，例如当引入新的编译器版本时，安全关键系统还必须进行重新测试。
[0007]因此，能够执行作为独立实体的存储器测试将会是有利的，该作为独立实体的存储器的正确工作可以被单独地验证。
【发明内容】
[0008]根据本发明的一个方面，本发明是一种方法，包括:由随机访问存储器测试电路接收要发起至少一个随机访问存储器电路的测试的信号，该测试电路被连接至总线，处理器和该至少一个随机访问存储器电路与该总线连接，该至少一个随机访问存储器电路包括至少第一存储器分块；确定该总线并未被保留；由该测试电路保留该总线；经由该总线将该第一存储器分块中所包括的第一应用数据读取至该测试电路；将该第一应用数据存储至与该测试电路相关联的临时存储器；由该测试电路经由该总线将至少一个第一数据模式写入第一存储器分块；由该测试电路经由该总线从该第一存储器分块读取至少一个第二数据模式；由该测试电路将该至少一个第一数据模式与该至少一个第二数据模式进行比较以验证存储该第一存储器分块的第一随机访问存储器电路的正确工作，该第一随机访问存储器电路处于该至少一个随机访问存储器电路之中；在该第一随机访问存储器电路正确工作的情况下将该第一应用数据经由该总线写回该第一存储器分块；并且由该测试电路释放该总线。
[0009]根据本发明另外的方面，本发明是一种装置，包括:总线；连接至该总线的至少一个随机访问存储器电路，该至少一个随机访问存储器电路包括至少第一存储器分块；连接至该总线的处理器；以及连接至该总线的随机访问存储器测试电路，该测试电路包括临时存储器，该测试电路被配置成接收要发起所述至少一个随机访问存储器电路的测试的信号，确定该总线并未被保留，由该测试电路保留该总线，经由该总线将该第一存储器分块中所包括的第一应用数据读取至该测试电路，将该第一应用数据存储到与该测试电路相关联的临时存储器，经由该总线将至少一个第一数据模式写入该第一存储器分块，经由该总线从该第一存储器分块读取至少一个第二数据模式，将该至少一个第一数据模式与该至少一个第二数据模式进行比较以验证存储该第一存储器分块的第一随机访问存储器电路的正确工作，该第一随机访问存储器电路处于该至少一个随机访问存储器电路之中，在该第一随机访问存储器电路正确工作的情况下将该第一应用数据经由该总线写回该第一存储器分块,并且由该测试电路释放该总线。
[0010]根据本发明另外的方面，本发明是一种包括该装置的升降机安全系统。
[0011]根据本发明另外的方面，本发明是一种装置，包括:用于由随机访问存储器测试电路接收要发起至少一个随机访问存储器电路的测试的信号的器件，该测试电路被连接至总线，处理器和该至少一个随机访问存储器电路与该总线连接，该至少一个随机访问存储器电路包括至少一个第一存储器分块；以及用于确定该总线并未被保留，由该测试电路保留该总线，经由该总线将该第一存储器分块中所包括的第一应用数据读取至该测试电路的器件；用于将该第一应用数据存储至与该测试电路相关联的临时存储器的器件；用于由该测试电路经由该总线将至少一个第一数据模式写入该第一存储器分块的器件；用于由该测试电路经由该总线从该第一存储器分块读取至少一个第二数据模式的器件；用于由该测试电路将该至少一个第一数据模式与该至少一个第二数据模式进行比较以验证存储该第一存储器分块的第一随机访问存储器电路的正确工作的器件，第一随机访问存储器电路处于至少一个随机访问存储器电路之中；用于在该第一随机访问存储器电路正确工作的情况下将该第一应用数据经由该总线写回该第一存储器分块的器件；以及用于由该测试电路释放该总线的器件。
[0012]根据本发明另外的方面，本发明是一种包括该装置的升降机安全系统。
[0013]根据本发明另外的方面，本发明是一种包括代码的计算机程序，该代码适于在数据处理系统上执行时导致以下步骤:由随机访问存储器测试电路接收要发起至少一个随机访问存储器电路的测试的信号，该测试电路被连接至总线，处理器和该至少一个随机访问存储器电路与该总线连接，该至少一个随机访问存储器电路包括至少第一存储器分块；以及确定该总线并未被保留；由该测试电路保留该总线；经由该总线将该第一存储器分块中所包括的第一应用数据读取至该测试电路；将该第一应用数据存储至与该测试电路相关联的临时存储器；由该测试电路经由该总线将至少一个第一数据模式写入该第一存储器分块；由该测试电路经由该总线从该第一存储器分块读取至少一个第二数据模式；由该测试电路将该至少一个第一数据模式与该至少一个第二数据模式进行比较以验证存储该第一存储器分块的第一随机访问存储器电路的正确工作，该第一随机访问存储器电路处于至少该一个随机访问存储器电路之中；在该第一随机访问存储器电路正确工作的情况下将该第一应用数据经由该总线写回该第一存储器分块；并且由该测试电路释放该总线。
[0014]根据本发明另外的方面，本发明是一种包括该计算机程序的计算机程序产品。
[0015]根据本发明另外的方面，本发明是一种方法。在该方法中，可编程的随机访问存储器测试电路检测要发起至少一个随机访问存储器电路的测试的信号，该测试电路被连接至总线，处理器和该至少一个随机访问存储器电路与该总线连接，该至少一个随机访问存储器电路包括至少一个第一存储器分块。该测试电路确定该总线并未被保留并保留该总线。该测试电路将第一存储器分块中的应用数据读取至该测试电路的临时存储器。该测试电路对处于该至少一个存储器电路中的存储器电路中的所述第一存储器分块执行跨步测试。该测试电路将该应用数据返回至该存储器电路中的该第一存储器分块。该测试电路释放该总线。如果该总线的分配并非必然用于除存储器测试以外的其它目的即处理器传递非存储器测试相关数据，该测试电路可以再次保留总线。随即，该测试电路可以进行所述至少一个随机访问存储器电路中所包括的第二存储器分块的测试。一种装置可以实施该方法。[0016]在本发明的一个实施例中，该至少一个随机访问存储器电路包括第一随机访问存储器电路和第二随机访问存储器电路，该第一随机访问存储器电路包括第一存储器分块，该第二随机访问存储器电路包括第二存储器分块。在本发明的一个实施例中，存储器分块包括例如字节、字、双字或四字的地址范围。
[0017]在本发明的一个实施例中，确定该总线并未被保留的步骤包括感应至少一个引线或引脚以确定该总线不具有保留状态信号。
[0018]在本发明的一个实施例中，经由该总线读取存储器分块中所包括的数据包括从包括该存储器分块的存储器电路中将至少一个数据包获取至该测试电路，该数据包包括至少一个字节，例如四个、八个或十六个字节。
[0019]在本发明的一个实施例中，经由该总线将数据写入存储器分块包括从该测试电路将至少一个数据包获取至包括该存储器分块的存储器电路，该数据包包括至少一个字节，例如四个、八个或十六个字节。
[0020]在本发明的一个实施例中，存储器分块是总线数据包。
[0021]在本发明的一个实施例中，该方法还包括:如果该总线的分配并非必然用于除存储器测试以外的其它目的则为该测试电路保留该总线；并且由该测试电路对该至少一个随机访问存储器电路中所包括的第二存储器分块进行测试。
[0022]在本发明的一个实施例中，该方法进一步包括:将关于要对其执行存储器测试的该至少一个存储器分块的信息存储到该测试电路的至少一个寄存器中。
[0023]在本发明的一个实施例中，关于该至少一个存储器分块的信息是地址范围。
[0024]在本发明的一个实施例中，该方法还包括:由该处理器检测引导信号；并且将该至少一个随机访问存储器电路要被完全测试的信息存储到该测试电路中的该至少一个寄存器中。
[0025]在本发明的一个实施例中，该方法还包括:将关于用于以信号发起该至少一个随机访问存储器电路的测试的调度的信息存储到该测试电路中的至少一个寄存器中。
[0026]在本发明的一个实施例中，该方法进一步包括:将存储器测试算法存储到与该测试电路相关联的存储器中。
[0027]在本发明的一个实施例中，由该测试电路保留该总线的步骤包括:在该总线上从该测试电路传输保留信号。
[0028]在本发明的一个实施例中，由该测试电路保留该总线的步骤包括:向总线仲裁器电路传输来自该测试电路的保留信号；并且将确认信号接收至该测试电路。
[0029]在本发明的一个实施例中，由该测试电路保留该总线的步骤包括:将与该保留信号和该测试电路的总线地址相关的信息添加至该总线仲裁器电路的队列。
[0030]在本发明的一个实施例中，该第一存储器分块包括所有干扰源存储器单元和所有受扰存储器单元，该干扰源存储器单元能够改变该受扰存储器单元的状态。
[0031]在本发明的一个实施例中，该第一存储器分块包括在该至少一个随机访问存储器电路之中的随机访问存储器电路的地址解码器的子单元内的所有地址。
[0032]在本发明的一个实施例中，至少一个第一数据模式包括棋盘数据模式、跨步测试数据模式和用于跳步(galloping)模式测试(GALPAT)的跳步模式中的至少一个。
[0033]在本发明的一个实施例中，该处理器、该测试电路、该总线和该至少一个存储器电路被包括在芯片组中。
[0034]在本发明的一个实施例中，该处理器、该测试电路和该总线包括在单个芯片中。
[0035]在本发明的一个实施例中，该处理器、该测试电路、该总线和该至少一个存储器电路被包括在升降机安全单元中。
[0036]在本发明的一个实施例中，该升降机安全单元对升降机厢体的加速度极限、升降机标尺、升降机的紧急制动、至少一个升降机门和呼救信号通信链路中的至少一个进行控制。
[0037]在本发明的一个实施例中，该测试电路可以被配置成执行以上关于任意实施例所提到的任意方法步骤。
[0038]在本发明的一个实施例中，一种包括代码的计算机程序或者包括代码的计算机程序产品在数据处理系统上执行时可以包括或者可以适于导致以上所提到的任意方法步骤。
[0039]在本发明的一个实施例中，该装置是半导体电路、芯片或者芯片组。
[0040]在本发明的一个实施例中，该计算机程序被存储在计算机可读介质上。该计算机可读介质可以是可移动存储卡、可移动存储器模块、磁盘、光盘、全息存储器或磁带，但并不局限于此。例如，可移动存储器模块可以是USB存储棒、PCMCIA卡或智能存储卡。
[0041]之前所描述的本发明的实施例可以互相以任意组合形式来使用。若干实施例可以组合在一起以形成本发明另外的实施例。本发明所涉及的方法、安全系统、装置、计算机程序或计算机程序产品可以包括之前所描述的本发明的至少一个实施例。
[0042]所要理解的是，除非被明确指出为排除替代形式，否则针对它们所涉及的相应方面，以上实施例或修改能够单独或组合地被加以应用。
[0043]本发明的益处涉及安全关键控制系统改进的安全性和可靠性。本发明使得在单个实体中执行存储器测试成为可能，该实体可以针对正确操作而进行单独验证。存储器测试实体可以仅被测试并验证一次。当仅有存储器测试过程被变化所影响时，不再必须对整个安全关键系统的正确操作进行验证。可以使得安全关键系统的处理器所执行的使用由单个存储器测试实体所测试的存储器的应用无法看到存储器测试。与处理器通过延后其它应用来执行存储器测试的解决方案相比，由单个存储器测试实体进行存储器测试也更为廉价。本发明使得设计可编程的升降机安全设备成为可能，其可以达到如升降机安全代码EN81-20所要求的安全综合水平STL2或STL3。
【专利附图】
【附图说明】
[0044]包括提供对本发明的进一步理解并且构成该说明书的一部分的所附附图，其图示了本发明的实施例并且连同描述一起帮助解释本发明的原理。其中:
[0045]图1是图示本发明一个实施例中的安全装置的框图；
[0046]图2是图示本发明一个实施例中的在处理器执行使用正在被测试的存储器的至少一个应用的同时由测试器电路所执行的存储器测试的消息序列图；和
[0047]图3是图示本发明一个实施例中的用于由可编程电路进行存储器测试的方法的流程图。
【具体实施方式】[0048]现在将详细参考本发明的实施例，其示例在所附附图中进行了图示。
[0049]图1是图示本发明一个实施例中的安全装置100的框图。在本发明的一个实施例中，安全装置与升降机的安全系统相关联。升降机安全系统可以独立于升降机的其它非关键系统，例如根据来自呼叫给出装置的升降机轿厢呼叫来应付驱动升降机轿厢。升降机轿厢也可以被称作升降机厢体。
[0050]该安全装置包括第一总线102，其被连接至处理器110、静态随机访问存储器(SRAM) 130以及用于SRAM测试的测试电路120。总线102还可以被连接至总线桥140以便访问另外的外部设备。总线102还可以包括总线仲裁器单元(未示出)，可以针对地址和数据传输而从该总线仲裁器单元请求对总线进行访问。该总线仲裁器单元可以包括请求队列。例如，总线102可以包括32位线以便传递与存储器地址相关联的存储器地址和数据。总线102可以被连接至其它处理器以使得处理器110可以被多个处理器替代。处理器110可以包括多个核心。处理器110可以包括至少一个寄存器112和算术逻辑单元(ALU)114。至少一个寄存器112可以是寄存器文件。处理器110还可以包括指令解码器、管道、指令执行单元和指令退休单元。总线桥140可以被连接至第二总线104，该第二总线104被连接到至少外部设备142和144，经由该外部设备提供了对外部传感器的访问。例如，传感器142和144可以是升降机厢体标尺、升降机厢体加速计、升降机安全触点和升降机轿厢定位设备。SRAM130包括存储器区域132，该存储器区域132包含用于使用安全装置100运行的至少一个安全应用的应用数据。例如，安全应用可以监视来自传感器142和144的测量数据并且在检测到升降机操作异常的情况下提供控制命令以使得升降机进入安全状态。这可以包括监视及限制升降机轿厢速度和加速度中的至少一个。SRAM130具有地址134，该地址134指示了地址范围，安全关键应用在该地址范围中存储数据。SRAM测试可以被限制为低于地址134的地址。SRAM130可以具有地址134，该地址134指示了地址范围，安全关键应用在该地址范围中存储数据。SRAM测试可以被限制为低于地址134的地址。
[0051]用于SRAM测试的测试电路120包括可编程逻辑122，其至少针对地址134以下的地址范围对SRAM130实施测试。测试电路120可以是可编程元分块或可编程元实体。测试电路120还可以是现场可编程门阵列(FPGA)。测试电路120还可以是处理器。测试电路120可以以与处理器110相同的时钟作为时钟。可编程逻辑122可以经由跨步测试来实施SRAM130的测试。例如，在跨步测试中，要被测试的存储器区域可以首先被写入以全部包含
O,随后检查是否所有地址都包含0，随后被写入以全部包含I并且随后检查是否所有地址都包含I。测试电路120可以从SRAMl30取出存储器分块，将存储器分块的现有内容存储到单独的临时存储器中，随后在存储器分块内执行跨步测试，从单独临时存储器取得现有内容并且将现有内容写回存储器分块。测试电路120可以逐个分块地从SRAM130取得存储器分块并且对每个分块单独执行跨步测试。处理器110可能必须进行等待，也就是说仅在单个存储器分块正在被测试电路120进行测试时被停止。在存储器分块的测试之间处理器110可以继续执行需要访问SRAM130的安全应用。在存储器分块的测试期间，测试电路120可以保持总线102被保留。例如，根据总线102上针对安全应用的效用数据传输的延迟限制，存储器分块可以包括16字节、512字节或1024字节。临时存储器可以与测试电路120相关联或者处于测试电路120内。
[0052]图2是图示本发明一个实施例中的在处理器执行使用正在被测试的存储器的至少一个应用的同时由测试器电路所执行的存储器测试的消息序列图。
[0053]在图2中存在测试电路250，例如包括可编程逻辑的测试模块。还有中央处理器(CPU)252和随机访问存储器(RAM)254，例如静态RAM。RAM254被图示为在利用框255图示的RAM254的内容中包括分块BLK1、BLK2和BLKn。下标η指示任意正整数。测试电路250、CPU252和RAM254之间的通信经由总线(为了简明目的未示出)进行。
[0054]最初，如由箭头201所图示的，CPU252从RAM254读取分块BLKl内的至少一个字节以访问应用数据。CPU252首先可以经由总线传输至少一个地址以从RAM254请求BLKl的至少一个字节。出于简明的目的并未将此示出。在从分块BLKl读取至少一个字节之后，该总线不再被保留。
[0055]随后，测试电路250检测用于对RAM254中的存储器分块BLKl、…、BLKn执行测试的时间周期已经经过。测试电路可以接收总线时钟信号，其在每个时钟周期对寄存器进行倒计数。当寄存器达到零时，由测试电路120发起测试。
[0056]测试电路120从分块BLKl开始对SRAM254进行测试。如由箭头202所图示的，测试电路120保留总线并且从RAM254读取包括现有数据的BLK1。可以通过将与总线相关联的引线设置为数值I或者在该引线上传输具体波形而保留总线。例如，可以通过将该引线重新设置为数值零来去除保留。测试电路120将现有数据存储至测试电路250内的临时存储器存储(未示出)。如由箭头203所图示的，测试电路120以O值比特填充分块BLKl至RAM254。如由箭头204所图示的，测试电路120检查RAM254内BLKl中的所有比特都为O。随后，如由箭头205所图示的，测试电路120以I值比特填充分块BLKl至RAM254。如由箭头206所图示的，测试电路120检查RAM254内BLKl中的所有比特具有数值I。最后，针对分块BLKl，如由箭头207所图示的，测试电路250从临时存储器存储获取现有数据并且经由总线向RAM254写入分块BLK1。测试电路250可以设置总线保留引线以指示该总线可用。
[0057]在该阶段，总线是可用的，并且分别如由箭头208和箭头209所图示的，CPU252在执行应用的同时可以从RAM254读取BLKl，修改BLKl中的数据以使得BLKl中的新数据被写入 RAM254。
[0058]随后，测试电路120可以再次保留总线，并且如由箭头210所图示的，测试电路120可以从RAM254读取现有数据分块BLK2。随后对分块BLK2进行跨步测试，其中如由箭头211-214所图示的，BLK2被写入全O模式，被检查存储了全O模式，被写入全I模式并且被检查存储了全I模式。最后，如由箭头215所图示的，分块BLK2的现有数据被测试电路120写入RAM254。在此之后，测试电路120可以设置总线保留引线以指示总线可用。
[0059]由于总线是可用的，所以如由箭头216和217所图示的，CPU252从RAM254读取至少一个字节的数据并且将经修改的数据写入RAM254。
[0060]随后，测试电路120可以再次保留总线以便测试最后的存储器分块BLKn。如由箭头218所图示的，测试电路120现在可以从RAM254读取现有数据分块BLKn。随后针对分块BLKn进行跨步测试，其中如由箭头219-222所图示的，BLKn被写入全O模式，被检查存储了全O模式，被写入全I模式并且被检查存储了全I模式。最后，如由箭头223所图示的，分块BLKn的现有数据被测试电路120写入RAM254。在此之后，测试电路120可以设置总线保留引线以指不总线可用。现在，针对RAM254的跨步测试完成。
[0061]之前结合图1和图2所描述的本发明的实施例可以彼此任意相结合地使用。若干实施例可以结合在一起以形成本发明另外的实施例。
[0062]图3是图示本发明一个实施例中的用于由可编程电路进行存储器测试的方法的流程图。
[0063]在步骤300，随机访问存储器测试电路检测要发起至少一个随机访问存储器电路的测试的信号，该测试电路被连接至总线，处理器和至少一个存储器电路与该总线相连接，该至少一个随机访问存储器电路包括至少第一存储器分块。该随机访问存储器测试电路可以是可编程的随机访问存储器测试电路。该测试电路还可以被称作测试逻辑。
[0064]在步骤302，测试电路确定总线未被保留。
[0065]在步骤304，例如通过将总线上的具体引线设置为第一预定波形，该测试电路保留总线以便对存储器分块进行存储器跨步测试。该第一预定波形可以表示常数或直流(DC)比特数值，诸如I。
[0066]在本发明的一个实施例中，可以在测试存储器分块所需的时间内保留总线并且分块大小被确定为适合最大总线保留时间。该最大总线保留时间可以基于用于对处理器中的信号进行响应的至少一个延迟限制来确定，该信号来自于经由总线通信连接至处理器的外部设备。
[0067]在步骤306，测试电路经由总线将第一存储器分块中所包括的第一应用数据读取至测试电路，并且将该第一应用数据存储到与测试电路相关联的临时存储器。
[0068]在步骤308，测试电路通过向至少一个随机访问存储器电路中的分块写入并读取测试模式而对该分块执行存储器测试。这可以包括由测试电路经由总线向第一存储器分块写入至少一个存储器测试数据模式，并且随后由测试电路经由总线从第一存储器分块读取至少一个存储器测试数据模式，并且将所写入和读取的测试数据模式进行比较。
[0069]在步骤310，测试电路经由总线将第一应用数据写回第一存储器分块。如果之前步骤的测试并未成功，则可以向至少一个处理器提供警报。这可以使得升降机进入安全状态。如果测试并未成功，则可以不尝试将第一应用数据写回第一存储器分块。
[0070]在步骤312，测试电路例如通过将总线上的具体引线设置为第二预定波形而释放总线。第一预定波形可以表示常数或直流(DC)比特数值，诸如O。
[0071]在本发明的一个实施例中，在步骤314，如果总线分配并非必然用于存储器测试以外的其它目的，例如处理器由于无需通过总线传输效用数据而保持总线可用，则测试电路为该测试电路保留总线。
[0072]在本发明的一个实施例中，在步骤316，测试电路对至少一个随机访问存储器电路中所包括的第二存储器分块进行测试。该第二存储器分块不同于第一存储器分块。
[0073]在一个实施例中，图3中所公开的步骤314和316是可选步骤并且仅执行步骤300-312。
[0074]这里结合图1、2和3所描述的本发明的实施例可以彼此任意相结合地使用。若干实施例可以结合在一起以形成本发明另外的实施例。
[0075]如本申请中所使用的，术语“电路”(“circuitry”和“circuit”)是指以下的所有内容:(a)仅硬件的电路实施方式(诸如仅为模拟和/或数字电路的实施方式)，和(b)电路和软件(和/或固件)的组合，诸如(如可应用的):(i)(多个)处理器的组合，或者(ii)(多个)处理器的部分/软件(包括共同进行工作以使得诸如移动电话或服务器的装置执行各种功能的(多个)数字信号处理器、软件和(多个)存储器)，以及(C)诸如(多个)微处理器或(多个)微处理器的部分的电路，其需要软件或固件进行操作，即使该软件或固件并非物理存在。“电路”的该定义应用于该术语在本申请包括任意权利要求中的所有使用。作为另外的示例，如本申请中所使用的，术语“电路”还将覆盖仅处理器(或多个处理器)或者处理器的一部分及其所附软件和/或固件的实施方式。例如以及如果可应用于特定权利要求要素的话，术语“电路”还将覆盖用于移动电话的基带集成电路或应用处理器集成电路或者服务器、蜂窝网络设备或其它网络设备中的类似集成电路。
[0076]本发明的示例性实施例可以包括在能够执行示例性实施例的处理并且能够经由一个或多个接口机制进行通信的任意适当设备之内，例如包括任意适当服务器、工作站、PC、笔记本电脑、PDA、互联网电器、手持设备、蜂窝电话、无线设备、其它设备等，上述接口机制例如包括互联网访问、任意适当形式(例如，语音、调制解调器等)的远程通信、无线通信媒体、一个或多个无线通信网络、蜂窝通信网络、3G通信网络、4G通信网络、公共交换电话网(PSTN)、分组数据网络(PDN)、互联网、内联网以及它们的组合等。
[0077]所要理解的是，如(多个)硬件领域的技术人员将要意识到的，示例性实施例是出于示例性的目的，因为用来实施示例性实施例的具体硬件的许多变化形式都是可能的。例如，示例性实施例中的一个或多个组件的功能能够经由一个或多个硬件设备来实施，或者经由诸如模块的一个或多个软件实体来实施。
[0078]示例性实施例能够存储与整理所描述的各种处理相关的信息。该信息可以存储在一个或多个存储器中，诸如硬盘、光盘、磁性光盘、RAM等。一个或多个数据库能够存储与所使用的循环前缀以及所测量的延迟扩展相关的信息。该数据库可以使用这里所列出的一个或多个存储器或存储设备中所包括的数据结构(例如，记录、表格、阵列、字段、图标、树、列表等)进行组织。关于示例性实施例所描述的处理能够包括用于将示例性实施例的设备和子系统的处理所收集和/或生成的数据存储在一个或多个数据库中的适当数据结构。
[0079]如(多个)电气领域的技术人员将会意识到的，所有或部分的示例性实施例能够通过制备一个或多个应用特定集成电路来实施，或者通过将常规组件电路的适当网络进行互连来实施。
[0080]如以上所指出的，示例性实施例的组件可以包括根据本发明的教导并且用于保存数据结构、表格、记录和/或这里所描述的其它数据的计算机可读介质或存储器。计算机可读介质可以包括参与向处理器提供指令以便实施的任意适当介质。这样的介质可以采取任意形式，包括但并不局限于非易失性媒体、易失性媒体、传输媒体等。非易失性媒体例如可以包括光盘或磁盘、磁性光盘等。易失性媒体可以包括动态存储器等。传输媒体可以包括同轴线缆、铜线、光纤等。传输媒体还可以采取诸如在射频(RF)通信、红外(IR)数据通信等期间所生成的声波、光波、电磁波等的形式。计算机可读媒体的常见形式例如可以包括软盘、软质磁盘、硬盘、磁带、任意其它适用磁性介质、CD-ROM、CDRW、DVD、任意其它适用光学介质、打孔卡、纸带、光学标记页、具有开孔图案或其它可光学识别标记的任意其它适用物理介质、RAM、静态RAM、PROM、EPROM、闪存EPROM、任意其它适用存储器芯片或卡盒、载波或者计算机能够从其进行读取的任意其它适用介质。
[0081]虽然已经结合多个示例性实施例和实施方式对本发明进行了描述，但是本发明并不局限于此，而是相反地覆盖落入预期权利要求的范围之内的各种修改和等同配置形式。[0082]这里结合所给出的附图和本发明的概述所描述的本发明的实施例可以彼此任意相结合地使用。若干实施例可以结合在一起以形成本发明另外的实施例。
[0083]对于技术领先的本领域技术人员而言，本发明的基本思想显然可以以各种方式来实施。本发明及其实施例因此并不局限于以上所描述的示例；而是它们可以在权利要求的范围内进行变化。
【权利要求】
1.一种方法，包括: 由随机访问存储器测试电路接收要发起至少一个随机访问存储器电路的测试的信号，所述测试电路被连接至总线，处理器和所述至少一个随机访问存储器电路与所述总线连接，所述至少一个随机访问存储器电路包括至少第一存储器分块； 确定所述总线并未被保留； 由所述测试电路保留所述总线； 经由所述总线将所述第一存储器分块中所包括的第一应用数据读取至所述测试电路； 将所述第一应用数据存储至与所述测试电路相关联的存储器；由所述测试电路经由所述总线将至少一个第一数据模式写入所述第一存储器分块；由所述测试电路经由所述总线从所述第一存储器分块读取至少一个第二数据模式；由所述测试电路将所述至少一个第一数据模式与所述至少一个第二数据模式进行比较以验证存储所述第一存储器分块的第一随机访问存储器电路的正确工作，所述第一随机访问存储器电路处于所述至少一个随机访问存储器电路之中； 在所述第一随机访问存储器电路正确工作的情况下将所述第一应用数据经由所述总线写回所述第一存储器分块；以及由所述测试电路释放所述总线。
2.根据权利要求1所述的方法，所述方法进一步包括: 如果所述总线的分配并非必须用于存储器测试以外的其它目的则为所述测试电路保留所述总线；以及· 由所述测试电路对所述至少一个随机访问存储器电路中所包括的第二存储器分块进行测试。
3.根据权利要求1或2所述的方法，所述方法进一步包括: 将关于要对其执行存储器测试的至少一个存储器分块的信息存储到所述测试电路中的至少一个第一寄存器中。
4.根据权利要求3所述的方法，其中关于所述至少一个存储器分块的信息是地址范围。
5.根据权利要求3或4所述的方法，所述方法进一步包括: 由所述处理器检测引导信号；以及 将所述至少一个随机访问存储器电路要被完全测试的信息存储到所述测试电路中的所述至少一个第一寄存器中。
6.根据权利要求1-5中任一项所述的方法，所述方法进一步包括: 将关于用于以信号通知所述至少一个随机访问存储器电路的测试的发起的调度的信息存储到所述测试电路中的至少一个第二寄存器中。
7.根据权利要求1-6中任一项所述的方法，所述方法进一步包括: 将存储器测试算法存储到与所述测试电路相关联的程序存储器中。
8.根据权利要求1-7中任一项所述的方法，其中由所述测试电路保留所述总线的步骤包括: 在所述总线上从所述测试电路传输保留信号。
9.根据权利要求1-7中任一项所述的方法，其中由所述测试电路保留所述总线的步骤包括: 从所述测试电路向总线仲裁器电路传输保留信号；以及 将确认信号接收至所述测试电路。
10.根据权利要求9的方法，其中由所述测试电路保留所述总线的步骤包括: 将与所述保留信号和所述测试电路的总线地址相关的信息添加至所述总线仲裁器电路的队列。
11.根据权利要求1-10中任一项所述的方法，其中所述第一存储器分块包括所有干扰源存储器单元和所有受扰存储器单元，所述干扰源存储器单元能够改变所述受扰存储器单元的状态。
12.根据权利要求1-11中任一项所述的方法，其中所述第一存储器分块包括在所述至少一个随机访问存储器电路之中的所述第一随机访问存储器电路的地址解码器的子单元内的所有地址。
13.根据权利要求1-12中任一项所述的方法，其中所述至少一个第一数据模式包括棋盘数据模式、跨步测试数据模式和用于跳步模式测试的跳步模式中的至少一个。
14.根据权利要求1-13中任一项所述的方法，其中所述处理器、所述测试电路、所述总线和所述至少一个存储器电路被包括在芯片组中。
15.根据权利要求1 -14中任一项所述的方法，其中所述处理器、所述测试电路和所述总线被包括在单个芯片中。
16.根据权利要求1-15中任一项所述的方法，其中所述处理器、所述测试电路、所述总线和所述至少一个存储器电路被包括在升降机安全单元中。
17.根据权利要求16所述的方法，其中所述升降机安全单元对升降机厢体的加速度极限、升降机标尺、升降机的紧急制动、至少一个升降机门和呼救信号通信链路中的至少一个进行控制。
18.一种装置，包括: 总线； 连接至所述总线的至少一个随机访问存储器电路，所述至少一个随机访问存储器电路包括至少第一存储器分块； 连接至所述总线的处理器；以及 连接至所述总线的随机访问存储器测试电路，所述测试电路包括临时存储器，所述测试电路被配置成:接收要发起所述至少一个随机访问存储器电路的测试的信号，确定所述总线并未被保留，由所述测试电路保留所述总线，经由所述总线将所述第一存储器分块中所包括的第一应用数据读取至所述测试电路，将所述第一应用数据存储到与所述测试电路相关联的临时存储器，经由所述总线将至少一个第一数据模式写入所述第一存储器分块，经由所述总线从所述第一存储器分块读取至少一个第二数据模式，将所述至少一个第一数据模式与所述至少一个第二数据模式进行比较以验证存储所述第一存储器分块的第一随机访问存储器电路的正确工作，所述第一随机访问存储器电路处于所述至少一个随机访问存储器电路之中，在所述第 一随机访问存储器电路正确工作的情况下将所述第一应用数据经由所述总线写回所述第一存储器分块，并且由所述测试电路释放所述总线。
19.一种包括代码的计算机程序，所述代码适于在数据处理系统上执行时导致以下步骤: 由随机访问存储器测试电路接收要发起至少一个随机访问存储器电路的测试的信号，所述测试电路被连接至总线，处理器和所述至少一个随机访问存储器电路与所述总线连接，所述至少一个随机访问存储器电路包括至少第一存储器分块； 确定所述总线并未被保留； 由所述测试电路保留所述总线； 经由所述总线将所述第一存储器分块中所包括的第一应用数据读取至所述测试电路； 将所述第一应用数据存储至与所述测试电路相关联的临时存储器；由所述测试电路经由所述总线将至少一个第一数据模式写入所述第一存储器分块；由所述测试电路经由所述总线从所述第一存储器分块读取至少一个第二数据模式；由所述测试电路将所述至少一个第一数据模式与所述至少一个第二数据模式进行比较以验证存储所述第一存储器分块的第一随机访问存储器电路的正确工作，所述第一随机访问存储器电路处于所述至少一个随机访问存储器电路之中； 在所述第一随机访问存储器电路正确工作的情况下将所述第一应用数据经由所述总线写回所述第一存储器分块；并且由所述测试电路释放所述总线。
20.根据权利要求19的计算机程序，其中所述计算机程序被存储在计算机可读介质上。
【文档编号】G06F11/267GK103853643SQ201310631954
【公开日】2014年6月11日 申请日期:2013年12月2日 优先权日:2012年12月3日
【发明者】F·斯塔恩格勒 申请人:通力股份公司