驱动器以及具有该驱动器的存储器控制器的制造方法

驱动器以及具有该驱动器的存储器控制器的制造方法
【专利摘要】一种驱动器以及具有该驱动器的存储器控制器。该存储器控制器包括总线驱动器，该总线驱动器使该存储器控制器能对两种存储器装置进行支持，所述两种存储器装置分别为支持低功率双倍数据传输率3传输方法的半导体存储器装置以及支持低功率双倍数据传输率4传输方法的半导体存储器装置。
【专利说明】驱动器以及具有该驱动器的存储器控制器

【技术领域】
[0001] 根据本发明构思原理的示例性实施例涉及存储器控制器，更具体地说，涉及包含 驱动器的存储器控制器，在本文中，该驱动器也被称作线路驱动器，该线路驱动器能选择性 地支持低功率双倍数据传输率（LPDDR)的传输方法。

【背景技术】
[0002] 由于高性能存储器装置和多核应用处理器的使用，应用于智能电话、平板个人电 脑（PC )、超级本等的移动存储器装置的带宽已经迅速提升。
[0003] 为了跟上这些发展，移动存储器装置已经发展到能支持使用VDDQ-TERM信令的 LPDDR3传输方法和使用VSSQ-TERM信令的LPDDR4传输方法。
[0004] 然而，由于使用各种标准和运用不同的信令方法，支持一种标准的存储器装置不 能使用在需要支持另一种标准的应用中。


【发明内容】

[0005] 在根据本发明构思原理的示例性实施例中，一种总线线路驱动器包括：受第一信 号控制的连接在接地电压源和第一节点之间的第一 NM0S晶体管；受第二信号控制的连接 在第一节点和第二节点之间的第二NM0S晶体管；受第三信号控制的连接在第二节点和电 源电压源之间的第一 PM0S晶体管；以及连接至第一节点的焊盘，其中，当支持第一传输方 法且启动第一 PM0S晶体管时，通过第二NM0S晶体管将电源电压施加到焊盘上，并且当支持 第二传输方法时，将焊盘连接至第二节点。
[0006] 在根据本发明构思原理的示例性实施例中，第二信号和第三信号具有相反的相 位。
[0007] 在根据本发明构思原理的示例性实施例中，当支持第二传输方法时，使用金属修 正将焊盘连接至第二节点，且当启动第一 PM0S晶体管时，通过第二节点将电源电压源施加 到焊盘。
[0008] 在根据本发明构思原理的示例性实施例中，当支持第二传输方法时，通过反熔丝 将焊盘连接至第二节点，且当启动第一 PM0S晶体管时，通过第二节点将电源电压施加到焊 盘。
[0009] 在根据本发明构思原理的示例性实施例中，将电源电压施加到第二信号。
[0010] 在根据本发明构思原理的示例性实施例中，当支持第二传输方法时，使用金属修 正将焊盘连接至第二节点，且当启动第一 PM0S晶体管时，通过第二节点将电源电压施加到 焊盘。
[0011] 在根据本发明构思原理的示例性实施例中，当支持第二传输方法时，通过反熔丝 将焊盘连接至第二节点，且当启动第一 PM0S晶体管时，通过第二节点将电源电压施加到焊 盘。
[0012] 在根据本发明构思原理的示例性实施例中，一种总线线路驱动器还包括受第四信 号控制的连接在第二节点和焊盘之间的第二PMOS晶体管。
[0013] 在根据本发明构思原理的示例性实施例中，第二信号和第三信号具有相反的相 位，且根据第四信号支持第一传输方法或第二传输方法。
[0014] 在根据本发明构思原理的示例性实施例中，将电源电压施加到第二信号，并且根 据第四信号支持第一传输方法或第二传输方法。
[0015] 在根据本发明构思原理的示例性实施例中，一种驱动器还包括：连接在第一 NM0S 晶体管和第一节点之间的第一电阻器；连接在第二NM0S晶体管和第二节点之间的第二电 阻器；以及连接在第二节点和第一 PM0S晶体管之间的第三电阻器，其中，当支持第一传输 方法时，第一电阻器和第二电阻器增加阻抗的线性，且当支持第二传输方法时，第一电阻器 和第三电阻器增加阻抗的线性。
[0016] 在根据本发明构思原理的示例性实施例中，第一传输方法包括低功率双倍数据传 输率（LPDDR) 4的传输方法，且第二传输方法包括LPDDR3的传输方法。
[0017] 在根据本发明构思原理的示例性实施例中，一种存储器控制器包括：驱动器，其配 置为将数据传送至支持第一传输方法或第二传输方法的半导体存储器；以及连接至该驱 动器的数据总线，该数据总线配置为传输数据至该半导体存储器及从该半导体存储器接收 数据，其中，该驱动器包括：受第一信号控制的连接在接地电压源和第一节点之间的第一 NM0S晶体管；受第二信号控制的连接在第一节点和第二节点之间的第二NM0S晶体管；受第 三信号控制的连接在第二节点和电源电压源之间的第一 PM0S晶体管；以及连接至第一节 点的焊盘，其中，当支持第一传输方法且启动第一 PM0S晶体管时，通过第二NM0S晶体管将 电源电压施加到焊盘，并且当支持第二传输方法时，将焊盘连接至第二节点。
[0018] 在根据本发明构思原理的示例性实施例中，一种存储器控制器还包括：连接在第 一 NM0S晶体管和第一节点之间的第一电阻器；连接在第二NM0S晶体管和第二节点之间的 第二电阻器；以及连接在第二节点和第一 PM0S晶体管之间的第三电阻器，其中，当支持第 一传输方法时，第一电阻器和第二电阻器增加阻抗的线性，且当支持第二传输方法时，第一 电阻器和第三电阻器增加阻抗的线性。
[0019] 在根据本发明构思原理的示例性实施例中，一种存储器控制器还包括受第四信号 控制的连接在第二节点和焊盘之间的第二PM0S晶体管，第二信号和第三信号具有相反的 相位，或将电源电压施加到第二信号，且根据第四信号支持第一传输方法或第二传输方法。
[0020] 在根据本发明构思原理的示例性实施例中，一种电子装置包括线路驱动器，该线 路驱动器包括：用于低功率双倍数据传输率3 (LPDDR3)传输的电路；用于低功率双倍数据 传输率4 (LPDDR4)传输的电路；以及用于在LPDDR3传输和LPDDR4传输之间进行选择的选 择电路。
[0021] 在根据本发明构思原理的示例性实施例中，一种存储器控制器包括线路驱动器， 该线路驱动器包括：用于低功率双倍数据传输率3 (LPDDR3)传输的电路；用于低功率双倍 数据传输率4 (LPDDR4)传输的电路；以及用于在LPDDR3传输和LPDDR4传输之间进行选择 的选择电路。
[0022] 在根据本发明构思原理的示例性实施例中，一种存储器系统包括存储器控制器和 经设置以受存储器控制器控制的多个存储器装置，其中所述存储器控制器包括线路驱动 器，该线路驱动器包括用于低功率双倍数据传输率3 (LPDDR3)传输的电路、用于低功率双 倍数据传输率4 (LPDDR4)传输的电路、以及用于在LPDDR3传输和LPDDR4传输之间进行选 择的选择电路。
[0023] 在根据本发明构思原理的示例性实施例中，选择电路包括反熔丝。
[0024] 在根据本发明构思原理的示例性实施例中，选择电路包括可选择性最终金属化痕 迹。

【专利附图】

【附图说明】
[0025] 如说明书附图所示，将从对根据本发明构思的优选实施例的更多具体描述中获得 根据本发明构思的前述及其它特征与优点。在说明书附图中，在不同视图中的相同的参考 标记指代相同的部件。附图并不一定是按比例绘制的，而是为了阐明本发明构思的原理而 有所侧重。在说明书附图中：
[0026] 图1是根据本发明构思原理的存储器系统的方框图；
[0027] 图2A是示出根据本发明构思原理的支持低功率双倍数据传输率3 (LPDDR3)的传 输方法的驱动器的详细示意图；
[0028] 图2B是示出图2A中所示数据信号的曲线图；
[0029] 图3A是示出根据本发明构思原理的支持低功率双倍数据传输率4 (LPDDR4)的传 输方法的驱动器的详细示意图；
[0030] 图3B是示出图3A中所示数据信号的曲线图；
[0031] 图4A是根据本发明构思的第一实施例的驱动器的电路示意图；
[0032] 图4B是说明图4A中驱动器操作的图表；
[0033] 图4C是使用金属修正对图4A中驱动器进行再配置的结果的电路示意图；
[0034] 图4D是说明图4C中驱动器操作的图表；
[0035] 图4E是根据本发明构思的第二实施例的驱动器的电路示意图；
[0036] 图4F是说明图4E中支持LPDDR4传输方法的驱动器的操作的图表；
[0037] 图4G是说明图4E中支持LPDDR3传输方法的驱动器的操作的图表；
[0038] 图5A是根据本发明构思原理的第三实施例中驱动器的电路示意图；
[0039] 图5B是说明图5A中驱动器操作的图表；
[0040] 图5C是使用金属修正对图5A中驱动器进行再配置的结果的电路示意图；
[0041] 图是说明图5C中驱动器操作的图表；
[0042] 图5E是根据本发明构思原理的第四示例性实施例中驱动器的电路示意图；
[0043] 图5F是说明图5E中支持LPDDR4传输方法的驱动器操作的图表；
[0044] 图5G是说明图5E中支持LPDDR3传输方法的驱动器操作的图表；
[0045] 图6A是根据本发明构思原理的第五示例性实施例中驱动器的电路示意图；
[0046] 图6B是说明图6A中支持LPDDR3传输方法的驱动器操作的图表；
[0047] 图6C是说明图6A中支持LPDDR4传输方法的驱动器操作的图表；
[0048] 图7A是根据本发明构思原理的第六示例性实施例中驱动器的电路示意图；
[0049] 图7B是说明图7A中支持LPDDR3传输方法的驱动器操作的图表；
[0050] 图7C是说明图7A中支持LPDDR4传输方法的驱动器操作的图表；
[0051] 图8A是传统驱动器的电路示意图；
[0052] 图8B是说明图8A中支持LPDDR3传输方法的驱动器操作的图表；
[0053] 图8C是说明图8A中支持LPDDR4传输方法的驱动器操作的图表；
[0054] 图9是示出阻抗线性的曲线图；
[0055] 图10A到图10C是对图4A中驱动器进行修改的示例的电路示意图；
[0056] 图11A到图11C是对图4E中驱动器进行修改的示例的电路示意图；
[0057] 图12A到图12C是对图5A中驱动器进行修改的示例的电路示意图；
[0058] 图13A到图13C是对图5E中驱动器进行修改的示例的电路示意图；
[0059] 图14A到图14C是对图6A中驱动器进行修改的示例的电路示意图；
[0060] 图15A到图15C是对图7A中驱动器进行修改的示例的电路示意图；
[0061] 图16是根据本发明构思原理的包含图1所示存储器控制器的计算机系统的方框 图；
[0062] 图17是根据本发明构思的另一实施例的包含图1所示存储器控制器的计算机系 统的方框图；以及
[0063] 图18是根据本发明构思的另一实施例的包含图1所示存储器控制器的计算机系 统的方框图。

【具体实施方式】
[0064] 参照说明书附图所示的示例性实施例，下文将更完整地描述各种示例性实施例。 然而，示例性实施例可实现于各种不同的形式且不应该被理解为仅局限为本文所呈现的示 例性实施例。而且，提供这些示例性实施例将使得本发明能够彻底地向本领域的普通技术 人员表达示例性实施例的范围。在说明书附图中，为了清晰的目的，将放大一些层和区域的 尺寸和相对尺寸。
[0065] 可以理解的是，当描述元件或层"在"另一元件或层"上"、"连接至"或"耦合至"另 一元件或层时，指的是该元件或层可以直接地在另一元件或层上、直接连接或耦接至另一 元件或层、又或者可以是存在中间元件或层。相反地，当描述元件或层"直接在"另一元件 或层"上"、"直接连接至"或"直接耦合至"另一元件或层上时，指的是没有中间元件或层。 全文中相同的数字指代相同的元件。本文所使用的词语"和/或"包含一个或多个关联列 出项目的任何所有的组合。除非另有指示，否则词语"或"用在包含的概念中。
[0066] 可以理解的是，虽然本文使用例如第一、第二、第三这样的词语来描述不同的元 件、部件、区域、层和/或部分，但是这样的元件、部件、区域、层和/或部分不应受这些词语 的限制。这些词语的使用仅仅是为了将一个元件、部件、区域、层或部分区别于另一元件、部 件、区域、层或部分。由此，在不脱离示例性实施例教示的情况下，可用第二元件、第二部件、 第二区域、第二层或第二部分来命名下文讨论的第一元件、第一部件、第一区域、第一层或 第一部分。
[0067] 为便于描述，本文可用空间相关的词语，例如"在…以下"、"在…下面"、"下部"、 "在…上"、"上部"等，来描述说明书附图中一个元件或特征与另一(一些）元件或特征的关 系。可以理解的是，这些空间相关的词语可用于包含除附图所示方位外的在使用或操作中 的装置的不同方位。举例而言，如果翻转附图中的装置，则原来被描述为在其它元件或特征 "下面"或"以下"的元件将变为在其它元件或特征的"上面"。由此，示例性的词语"在…下 面"可包含以上和以下两种方位关系。装置还可定向于其它方位(旋转90度或在其它方位 上)，且本文将使用相应的空间相关的描述语。
[0068] 本文所用的术语仅是为了描述特定的示例性实施例，而非是对示例性实施例的限 定。除非清楚地指示其它情况，否则在本文中所用的单数形式"一"、"一个"和"该"同样可 用于包含复数形式的情况。还可理解的是，说明书中使用的词语"包含"和/或"包括"指 的是存在所述特征，但不排除存在和增加一个或多个其它特征、整体、步骤、操作、元件、部 件和/或其群组。
[0069] 本文将参照代表性的说明对示例性实施例进行描述，其中代表性的说明是理性化 的示例性实施例(和中间结构)的原理性说明。因此，由于例如不同的制造技术和/或偏差， 可以预期所示形状的各种变形。由此，不应该将示例性实施例理解为仅限于本文所示区域 的特定模型，而应理解为由于例如不同制造工艺而产生的各种变形。例如，图示为长方形的 注入区域通常具有圆形或曲线特征和/或具有在其边缘处的注入浓度梯度而不是从注入 区域到非注入区域的二元变化。同样，由注入形成的掩埋区可在介于掩埋区和穿过其发生 注入的表面之间的区域中引起一些注入。由此，附图中所示的区域事实上是原理性的示意， 而且这些区域的形状并不用来说明装置区域的实际形状并且也不用来限定示例性实施例 的范围。
[0070] 除非另有其它定义，否则本文使用的所有术语(包括技术和科学术语）与示例性实 施例所属【技术领域】中普通技术人员所通常理解的含义相同。还可理解的是，那些例如在常 用字典中定义的词语应该被解释为具有与相关【技术领域】词语含义一致的意思，且除非本文 另有定义，否则将不对该词语进行理想化或过于形式化的理解。
[0071] 在下文中，将参照说明书附图根据本发明构思原理对示例性实施例进行详细的描 述。
[0072] 在根据本发明构思原理的示例性实施例中，举例而言，存储器控制器或作为存储 器控制器一部分进行运作的线路驱动器可支持多种存储器数据传输方法，例如低功率双倍 数据传输率3 (LPDDR3)的传输方法或低功率双倍数据传输率4 (LPDDR4)的传输方法。
[0073] 根据本发明构思原理，例如下文第一至第六实施例中所述的驱动器可以选择性 地支持例如低功率双倍数据传输率3 (LPDDR3)的传输方法或低功率双倍数据传输率4 (LPDDR4)的传输方法。
[0074] 特别地，举例而言，根据本发明构思原理的第一至第六实施例中的驱动器例如可 以使用金属修正来选择LPDDR3或LPDDR4的传输方法。下文将参照图4A至图4D对根据本 发明构思原理的第一示例性实施例的驱动器进行描述。下文还将参照图5A至图?对根据 本发明构思原理的第三示例性实施例的驱动器进行描述。
[0075] 根据本发明构思原理的第二和第四示例性实施例中的驱动器可以通过反熔丝来 选择LPDDR3或LPDDR4的传输方法。下文将参照图4E至图4G对根据本发明构思原理的第 二示例性实施例的驱动器进行描述。下文还将参照图5E至图5G对根据本发明构思原理的 第四示例性实施例的驱动器进行描述。
[0076] 根据本发明构思原理的第五和第六示例性实施例中的驱动器可以通过控制PM0S 晶体管来选择LPDDR3或LPDDR4的传输方法。下文将参照图6A至图6C对根据本发明构思 原理的第五示例性实施例的驱动器进行描述。下文还将参照图7A至图7C对根据本发明构 思原理的第六示例性实施例的驱动器进行描述。
[0077] 根据本发明构思原理的存储器系统100的示例性实施例如图1的方框图所示。根 据本发明构思原理，存储器系统1〇〇可包括存储器控制器10和半导体存储器装置30。存储 器控制器10可产生例如命令/地址信号C/A和数据信号DQ，且可包含驱动器20以传送数 据信号DQ。
[0078] 例如，驱动器20可通过上拉晶体管将逻辑高信号传送给数据总线42,还可通过下 拉晶体管将逻辑低信号传送给数据总线42。下文将参照图4A到图8C，对根据本发明构思 原理的第一至第六实施例中的驱动器进行更加详细的描述。
[0079] 驱动器20可根据LPDDR3或LPDDR4的传输方法将数据传送给半导体存储器装置 30。下文将参照图2A和图2B对LPDDR3传输方法进行描述，还将参照图3A和图3B对LPDDR4 传输方法进行描述。
[0080] 半导体存储器装置30可根据命令/地址信号C/A和数据信号DQ进行操作。命令 /地址信号C/A可以是以包形式对命令信号和地址信号进行组合而获得的包数据。根据本 发明构思的原理，例如，半导体存储器装置30可实现为动态随机存取存储器（DRAM)。
[0081] 在根据本发明构思原理的示例实施例中，命令/地址总线41可具有fly-by拓扑 结构，且可电连接至半导体存储器装置30。可通过数据总线42在存储器控制器10和半导 体存储器装置30之间交换数据信号DQ。
[0082] 图2A是说明根据本发明构思原理的支持LPDDR3传输方法的驱动器20的示例性 实施例的详细示意图。驱动器20可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的NM0S晶体管丽1和由信号PG控制的连接于第一节点N1和电源电压VDDQ 源之间的PM0S晶体管MP1。驱动器20的焊盘可连接至第一节点N1。存储器装置30的 焊盘ro可连接至上拉电阻器Rup。数据总线42 (本文中也被称为数据总线线路42)可连 接于驱动器20的焊盘ro和存储器装置30的焊盘ro之间。
[0083] 图2B是图2A中示例性数据信号DQ的曲线图。
[0084] 参照图2A和图2B，X轴表示时间且Y轴表示电压。数据信号DQ的逻辑状态可在 接地电压VSSQ和电源电压VDDQ之间变化。由于连接至存储器装置30的焊盘的上拉电 阻器Rup，参考电压Vref可保持高于VDDQ/2。
[0085] 当数据信号DQ的电压高于参考电压Vref时，可确定数据信号DQ为逻辑高(" 1")， 且当数据信号DQ的电压低于参考电压Vref时，可确定数据信号DQ为逻辑低（"0")。
[0086] 当数据信号DQ为"1"时，可启动作为上拉晶体管的PM0S晶体管MP1使数据总线 42具有逻辑高的状态。当数据信号DQ为"0"时，可启动作为下拉晶体管的NM0S晶体管丽1 使数据总线42具有逻辑低的状态。
[0087] 图3A是说明根据本发明构思原理的支持LPDDR4传输方法的驱动器20'的示例性 实施例的详细示意图。驱动器20'可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1和由信号PG控制的连接于第一节点N1和电源电压 VDDQ源之间的第二NM0S晶体管丽2。驱动器20'的焊盘可连接至第一节点N1。存储器 装置30'的焊盘可连接至下拉电阻器Rdown。数据总线42 (或数据总线线路42)可连 接于驱动器20'的焊盘ro和存储器装置30'的焊盘ro之间。
[0088] 图3B是说明根据本发明构思原理的如图3A所示数据信号DQ的示例性实施例的 曲线图。
[0089] 参照图3A和图3B，X轴表示时间且Y轴表示电压。数据信号DQ的逻辑状态可在 接地电压VSSQ和电源电压VDDQ之间变化。由于连接至存储器装置30'的输入/输出焊盘 的下拉电阻器Rdown使得参考电压Vref可保持低于VDDQ/2。
[0090] 当数据信号DQ的电压高于参考电压Vref时，可确定数据信号DQ为逻辑高，且当 数据信号DQ的电压低于参考电压Vref时，可确定数据信号DQ为逻辑低。
[0091] 当数据信号DQ为"1"时，可启动NM0S晶体管丽2使数据总线42具有逻辑高的状 态。当数据信号DQ为"0"时，可启动NM0S晶体管丽1使数据总线42具有逻辑低的状态。
[0092] 在根据本发明构思原理的示例性实施例中，在LPDDR3的传输方法中，可用PM0S晶 体管MP1使数据总线42具有逻辑高的状态，相反地，在LPDDR4的传输方法中，可通过NM0S 晶体管MN2的驱动来使数据总线42具有逻辑高的状态。
[0093] 在根据本发明构思原理的第一示例性实施例中的驱动器21可使用金属修正来选 择LPDDR3或LPDDR4的传输方法。在根据本发明构思原理的示例性实施例中，术语金属修 正指的是通过在半导体制造工艺期间仅改变最终金属工艺来改变电路布局的工艺。根据本 发明的构思原理，当没有使用金属修正时，第一实施例的驱动器21可支持LPDDR3的传输方 法，且当使用金属修正时，第一实施例的驱动器21可支持LPDDR4的传输方法(反之亦然）。
[0094] 图4A是根据本发明构思原理的第一示例性实施例中驱动器21的电路示意图。根 据本发明构思原理的没有采用金属修正工艺的驱动器21可包含由信号NG控制的连接于接 地电压VSSQ源和第一节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一 节点N1和第二节点N2之间的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点 N2和电源电压VDDQ源之间的PM0S晶体管MP1。信号PG可具有与信号/PG相反的相位。焊 盘可连接至第一节点N1。
[0095] 图4B是说明根据本发明构思原理的如图4A所示的驱动器21的操作的图表。
[0096] 参照图4A和图4B，当数据信号DQ为"1"时，可启动PM0S晶体管MP1和第二NM0S 晶体管丽2,且可停用第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶 体管MP1，且信号/PG可保持逻辑高使得第二MN0S晶体管丽2可将电源电压VDDQ施加到焊 盘ro上。此外，NG信号可保持逻辑低以停用第一 NM0S晶体管丽1。由此，焊盘ro可具有 逻辑高的状态。
[0097] 另一方面，当数据信号DQ为"0"时，可停用PM0S晶体管MP1和第二NM0S晶体管 丽2,且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高且信号/PG可保持逻辑 低以停用PM0S晶体管MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。由 此，焊盘ro可具有逻辑低的状态。
[0098] 驱动器21可通过第二NM0S晶体管丽2使数据总线42具有逻辑高的状态。由此， 根据本发明构思原理的第一示例性实施例中包含驱动器21的存储器控制器10可对支持 LPDDR4传输方法的存储器装置30进行控制。
[0099] 输入电容Cio指的是当从输入端(也就是存储器装置30)看驱动器21的焊盘ro时 的电容。此外，可将构成驱动器21的晶体管模拟为电容器。驱动器21可通过PM0S晶体管 MP1和第二NM0S晶体管丽2来输出电源电压VDDQ。换言之，可将驱动器21模拟为两个串 联的电容器。由此，举例而言，驱动器21可具有比图2A中驱动器20或图3A中驱动器20' 的电容更低的电容，从而获得更高的操作速度。
[0100] 图4C是根据本发明构思原理的使用金属修正MR对图4A中驱动器21进行再配置 的结果的电路示意图。
[0101] 参照图4C，应用了金属修正MR的驱动器21可包含由信号NG控制的连接于接地电 压VSSQ源和第一节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点 N1和第二节点N2之间的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点N2和 电源电压VDDQ源之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0102] 焊盘可连接至第一节点N1。此外，使用金属修正MR将焊盘连接至第二节 点N2。由此，可在不使用第二NM0S晶体管丽2的情况下通过PM0S晶体管MP1将电源电压 VDDQ施加到焊盘ro上。
[0103] 图4D是说明图4C中驱动器21操作的图表。
[0104] 参照图4C和图4D，当数据信号DQ是"1"时，可启动PM0S晶体管MP1，且可停用第 一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶体管MP1。由于可使用 金属修正MR将焊盘直接连接至第二节点N2,因此PM0S晶体管MP1可通过焊盘ro使数 据总线42具有逻辑高的状态。此外，信号NG可保持逻辑低的状态以停用第一 NM0S晶体管 丽1。因此，焊盘ro可具有逻辑高的状态。
[0105] 另一方面，当数据信号DQ是"0"时，可停用PM0S晶体管MP1，且可启动第一 NM0S 晶体管丽1。换言之，信号PG可保持逻辑高以停用PM0S晶体管MP1。此外，信号NG可保持 逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘ro可具有逻辑低的状态。
[0106] 驱动器21可通过PM0S晶体管MP1使数据总线42具有逻辑高的状态。由此，根据 本发明构思原理的第一示例性实施例中包含驱动器21的存储器控制器10可对支持LPDDR3 传输方法的存储器装置30进行控制。
[0107] 根据本发明构思原理的第二示例性实施例中的驱动器22可通过反熔丝来选择 LPDDR3或LPDDR4的传输方法。当熔丝熔化或启动时，熔丝阻断经由金属线的连接。然而， 当反熔丝熔化时，反熔丝允许经由被阻断的金属线的连接。由此，根据本发明构思原理的第 二示例性实施例中的驱动器22在反熔丝熔化时可支持LPDDR4的传输方法，且在反熔丝没 有熔化时可支持LPDDR3的传输方法。
[0108] 图4E是根据本发明构思原理的第二示例性实施例中的驱动器22的电路示意图。
[0109] 参照图4E，驱动器22可包含由信号NG控制的连接于接地电压VSSQ源和第一节点 N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2之间 的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点N2和电源电压VDDQ源之间 的PM0S晶体管MP1。信号PG可具有与信号/PG相反的相位。
[0110] 焊盘ro可连接至第一节点N1，也可通过反熔丝AF连接至第二节点N2。由此，当 反熔丝AF熔化时，可在不使用第二NM0S晶体管丽2的情况下通过PM0S晶体管MP1将电源 电压VDDQ施加到焊盘上。当反熔丝AF没有熔化时，可通过第二NM0S晶体管丽2将电 源电压VDDQ施加到焊盘ro上。
[0111] 图4F是说明根据本发明构思原理的图4E中支持LPDDR4传输方法的驱动器的操 作的图表。
[0112] 参照图4E和图4F，当反熔丝AF没有熔化时，驱动器22可支持LPDDR4的传输方 法。
[0113] 当数据信号DQ为"1"时，可启动PM0S晶体管MP1和第二NM0S晶体管丽2,且可 停用第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶体管MP1，且信号 /PG可保持逻辑高使得第二MN0S晶体管丽2可将电源电压VDDQ施加到焊盘上。此外， 信号NG可保持逻辑低以停用第一 NM0S晶体管MN1。换言之，可按照第一路径P1将电源电 压VDDQ施加到焊盘ro上。由此，焊盘ro可具有逻辑高的状态。
[0114] 另一方面，当数据信号DQ是"0"时，可停用PM0S晶体管MP1和第二NM0S晶体管 丽2,且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高且信号/PG可保持逻辑 低以停用PM0S晶体管MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因 此，焊盘ro可具有逻辑低的状态。
[0115] 驱动器22可通过第二NM0S晶体管MN2使数据总线42具有逻辑高的状态。由此， 根据本发明构思原理的第二示例性实施例中包含驱动器22的存储器控制器10可对支持 LPDDR4传输方法的存储器装置30进行控制。
[0116] 图4G是说明图4E中支持LPDDR3传输方法的驱动器22的操作的图表。
[0117] 参照图4E和图4G，当数据信号DQ为"1"时，可启动PM0S晶体管MP1，且可停用第 一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶体管MP1。焊盘可经 由反熔丝AF直接连接至第二节点N2。由此，PM0S晶体管MP1可通过焊盘使数据总线42 具有逻辑高的状态。此外，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。换言之，可 按照第二路径P2将电源电压VDDQ施加到焊盘ro上。由此，焊盘ro可具有逻辑高的状态。
[0118] 另一方面，当数据信号DQ是"0"时，可停用PM0S晶体管MP1，且可启动第一 NM0S 晶体管丽1。换言之，信号PG可保持逻辑高以停用PM0S晶体管MP1。此外，信号NG可保持 逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘ro可具有逻辑低的状态。
[0119] 驱动器22可通过PM0S晶体管MP1使数据总线42具有逻辑高的状态。由此，根据 本发明构思原理的第二示例性实施例中包含驱动器22的存储器控制器10可对支持LPDDR3 传输方法的存储器装置30进行控制。
[0120] 图5A是根据本发明构思原理的第三示例性实施例中驱动器23的电路示意图。
[0121] 参照图5A，没有使用金属修正工艺的驱动器23可包含由信号NG控制的连接于接 地电压VSSQ源和第一节点N1之间的第一 NM0S晶体管丽1、连接于第一节点N1和第二节 点N2之间并在栅极施加有电源电压VDDQ的第二NM0S晶体管丽2、以及由信号PG控制的连 接于第二节点N2和电源电压VDDQ源之间的PM0S晶体管MP1。焊盘PD可连接至第一节点 N1。
[0122] 图5B是说明根据图5A所示本发明构思原理的驱动器23的示例性实施例操作的 图表。
[0123] 参照图5A和图5B，当数据信号DQ为"1"时，可启动PM0S晶体管MP1和第二NM0S 晶体管丽2,且可停用第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶 体管MP1。将电源电压VDDQ施加到第二NM0S晶体管丽2的栅极，因此电源电压VDDQ可施 加到焊盘ro上。此外，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。因而，焊盘ro 可具有逻辑高的状态。
[0124] 另一方面，当数据信号DQ为"0"时，可停用PM0S晶体管MP1和第二NM0S晶体管 丽2,且可启动第一 NMOS晶体管丽1。换言之，信号PG可保持逻辑高以停用PMOS晶体管 MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘可具有逻辑 低的状态。
[0125] 根据本发明构思原理的第三示例性实施例中的驱动器23可通过第二NM0S晶体管 MN2使数据总线42具有逻辑高的状态。由此，根据本发明构思原理的第三示例性实施例中 包含驱动器23的存储器控制器10可对支持LPDDR4传输方法的存储器装置30进行控制。
[0126] 图5C是使用金属修正MR对图5A中驱动器23进行再配置的结果的电路示意图。
[0127] 参照图5C，使用金属修正MR的驱动器23可包含由信号NG控制的连接于接地电压 VSSQ源和第一节点N1之间的第一 NM0S晶体管丽1、连接于第一节点N1和第二节点N2之 间并在栅极施加有电源电压VDDQ的第二NM0S晶体管丽2、以及由信号PG控制的连接于第 二节点N2和电源电压VDDQ源之间的PM0S晶体管MP1。
[0128] 焊盘可连接至第一节点N1，也可使用金属修正MR连接至第二节点N2。由此， 可在不使用第二NM0S晶体管丽2的情况下通过PM0S晶体管MP1将电源电压VDDQ施加到 焊盘PD上。
[0129] 图?是说明图5C中驱动器23操作的图表。
[0130] 参照图5C和图5D，当数据信号DQ为"1"时，可启动PM0S晶体管MP1，且可停用第 一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶体管MP1。使用金属修 正MR将焊盘直接连接至第二节点N2,因此PM0S晶体管MP1可通过焊盘ro使数据总线 42具有逻辑高的状态。此外，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。因而，焊 盘ro可具有逻辑高的状态。
[0131] 另一方面，当数据信号DQ为"0"时，可停用PM0S晶体管MP1，且可启动第一 NM0S 晶体管丽1。换言之，信号PG可保持逻辑高以停用PM0S晶体管。此外，信号NG可保持逻辑 高以启动第一 NM0S晶体管丽1。因此，焊盘ro可具有逻辑低的状态。
[0132] 驱动器23可通过PM0S晶体管MP1使数据总线42具有逻辑高的状态。由此，根据 本发明构思原理的第三示例性实施例中包含驱动器23的存储器控制器10可对支持LPDDR3 传输方法的存储器装置30进行控制。
[0133] 图5E是根据本发明构思原理的第四示例性实施例中的驱动器24的电路示意图。
[0134] 参照图5E，驱动器24可包含由信号NG控制的连接于接地电压VSSQ源和第一节点 N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有电 源电压VDDQ的第二NM0S晶体管丽2、以及由信号PG控制的连接于第二节点N2和电源电压 VDDQ源之间的PM0S晶体管MP1。
[0135] 焊盘ro可连接至第一节点N1，也可通过反熔丝AF连接至第二节点N2。当反熔 丝AF熔化时，可在不使用第二NM0S晶体管丽2的情况下通过PM0S晶体管MP1将电源电压 VDDQ施加到焊盘上。当反熔丝AF没有熔化时，可通过第二NM0S晶体管丽2将电源电压 VDDQ施加到焊盘ro上。
[0136] 图5F是说明图5E中支持LPDDR4传输方法的驱动器24操作的图表。
[0137] 参照图5E和图5F，当反熔丝AF没有熔化时，驱动器24可支持LPDDR4的传输方 法。
[0138] 当数据信号DQ为"1"时，可启动PM0S晶体管MP1和第二NM0S晶体管丽2,且可停 用第一 NMOS晶体管丽1。换言之，信号PG可保持逻辑低以启动PMOS晶体管MP1。将电源 电压VDDQ施加到第二NM0S晶体管丽2的栅极上，因此电源电压VDDQ可施加到焊盘上。 此外，信号NG可保持逻辑低以停用第一 NM0S晶体管MN1。换言之，可按照第一路径P1将电 源电压VDDQ施加到焊盘ro上。因此，焊盘ro可具有逻辑高的状态。
[0139] 另一方面，当数据信号DQ为"0"时，可停用PM0S晶体管MP1和第二NM0S晶体管 丽2,且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高以停用PM0S晶体管 MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘可具有逻辑 低的状态。
[0140] 驱动器24可通过第二NM0S晶体管MP2使数据总线42具有逻辑高的状态。由此， 根据本发明构思原理的第四示例性实施例中包含驱动器24的存储器控制器10可对支持 LPDDR4传输方法的存储器装置30进行控制。
[0141] 图5G是说明图5E中支持LPDDR3传输方法的驱动器24操作的图表。
[0142] 参照图5E和图5G，当数据信号DQ为"1"时，可启动PM0S晶体管MP1，且可停用第 一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动PM0S晶体管MP1。由于焊盘 通过反熔丝AF直接连接至第二节点N2,因此PM0S晶体管MP1可通过焊盘Η)使数据总线 42具有逻辑高的状态。此外，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。换言之， 可按照第二路径P2将电源电压VDDQ施加到焊盘ro上。因此，焊盘ro可具有逻辑高的状 态。
[0143] 另一方面，当数据信号DQ为"0"时，可停用PM0S晶体管MP1，且可启动第一 NM0S 晶体管丽1。换言之，信号PG可保持逻辑高以停用PM0S晶体管MP1。此外，信号NG可保持 逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘ro可具有逻辑低的状态。
[0144] 驱动器24可通过PM0S晶体管MP1使数据总线42具有逻辑高的状态。由此，根据 本发明构思原理的第四示例性实施例中包含驱动器24的存储器控制器10可对支持LPDDR3 传输方法的存储器装置30进行控制。
[0145] 图6A是根据本发明构思原理的第五示例性实施例中的驱动器25的电路示意图。
[0146] 参照图6A，驱动器25可包含由信号NG控制的连接于接地电压VSSQ源和第一节点 N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2之间 的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压VDDQ源之间的第 一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点和第二节点之间的第二PM0S晶 体管MP2。信号PG可具有与信号/PG相反的相位。
[0147] 焊盘可连接至第一节点N1，也可通过第二PM0S晶体管MP2连接至第二节点N2。
[0148] 当LP信号为逻辑低时，可在不使用第二NM0S晶体管丽2的情况下通过第一 PM0S 晶体管MP1将电源电压VDDQ施加到焊盘上。当LP信号为逻辑高时，可通过第二NM0S晶 体管丽2将电源电压VDDQ施加到焊盘上。换言之，当LP信号为逻辑低时，驱动器25可 支持LPDDR3的传输方法，且当LP信号为逻辑高时，驱动器25可支持LPDDR4的传输方法。
[0149] 图6B是说明如图6A中支持LPDDR3的传输方法的驱动器25的操作的图表。
[0150] 参照图6A和图6B，存储器控制器10可使LP信号保持逻辑低以支持LPDDR3的传 输方法。
[0151] 当数据信号DQ为"1"时，可启动第一 PM0S晶体管MP1、第二NM0S晶体管丽2和第 二PMOS晶体管MP2。第二NMOS晶体管丽2和第二PMOS晶体管MP2可作为发射栅极。换言 之，可通过发射栅极将第一 PM0S晶体管MP1的输出传送给焊盘ro。
[0152] 此外，可停用第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动第一 PM0S晶体管MP1。
[0153] 由于可通过第二PM0S晶体管MP2将焊盘直接连接至第二节点N2,因此第一 PM0S晶体管MP1可通过焊盘ro使数据总线42具有逻辑高的状态。此外，信号NG可保持逻 辑低以停用第一 NM0S晶体管丽1。因此，焊盘ro可具有逻辑高的状态。
[0154] 另一方面，当数据信号DQ为"0"时，可停用第一 PM0S晶体管MP1和第二NM0S晶 体管丽2,且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高以停用第一 PM0S 晶体管MP1。此外，信号NG可保持逻辑高以启用第一 NM0S晶体管丽1。因此，焊盘可具 有逻辑低的状态。
[0155] 驱动器25可通过第一 PM0S晶体管MP1使数据总线42具有逻辑高的状态。由此， 根据本发明构思原理的第五示例性实施例中包含驱动器25的存储器控制器10可对支持 LPDDR3传输方法的存储器装置30进行控制。
[0156] 图6C是说明图6A中支持LPDDR4传输方法的驱动器25操作的图表。
[0157] 参照图6A和图6C，存储器控制器10可使信号LP保持逻辑高以支持LPDDR4的传 输方法。
[0158] 当数据信号DQ为"1"时，可启动第一 PM0S晶体管MP1和第二NM0S晶体管丽2,且 可停用第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动第一 PM0S晶体管MP1， 且信号/PG可保持逻辑高使得第二NM0S晶体管丽2可将电源电压VDDQ施加到焊盘上。 此外，信号NG可保持逻辑低以停用第一 NM0S晶体管MN1。因此，焊盘可具有逻辑高的状 态。
[0159] 另一方面，当数据信号DQ为"0"时，可停用第一 PM0S晶体管MP1，且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高且信号/PG可保持逻辑低以停用第一 PM0S 晶体管MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘可具 有逻辑低的状态。
[0160] 驱动器25可通过第二NM0S晶体管丽2使数据总线具有逻辑高的状态。由此，根据 本发明构思原理的第五示例性实施例中包含驱动器25的存储器控制器10可对支持LPDDR4 传输方法的存储器装置30进行控制。
[0161] 图7A是根据本发明构思原理的第六示例性实施例中的驱动器26的电路示意图。
[0162] 参照图7A，驱动器26可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压 VDDQ源之间的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点 N2之间的第二PM0S晶体管MP2。
[0163] 焊盘ro可连接至第一节点N1，也可通过第二PM0S晶体管MP2连接至第二节点N2。
[0164] 当信号LP为逻辑低时，可在不使用第二NM0S晶体管丽2的情况下通过第一 PM0S 晶体管MP1将电源电压VDDQ施加到焊盘上。当LP信号为逻辑高时，可通过第二NM0S晶 体管丽2将电源电压VDDQ施加到焊盘上。换言之，当LP信号为逻辑低时，驱动器25可 支持LPDDR3的传输方法，且当信号LP为逻辑高时，驱动器25可支持LPDDR4的传输方法。
[0165] 图7B是说明图7A中支持LPDDR3的传输方法的驱动器26的操作的图表。
[0166] 参照图7A和图7B，存储器控制器10可使信号LP保持逻辑低以支持LPDDR3的传 输方法。此外，将电源电压VDDQ施加到第二NM0S晶体管丽2的栅极上，因此，第二NM0S晶 体管MN2总保持启动的状态。
[0167] 当数据信号DQ为"1"时，可启动第一 PM0S晶体管MP1和第二PM0S晶体管MP2。 第二NM0S晶体管丽2和第二PM0S晶体管MP2可作为发射栅极。换言之，可通过发射栅极 将第一 PM0S晶体管MP1的输出提供给焊盘ro。
[0168] 此外，可停用第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑低以启动第一 PM0S晶体管MP1。
[0169] 可启动第一 PM0S晶体管MP1，且可停用第一 NM0S晶体管丽1。换言之，信号PG可 保持逻辑低以启动第一 PM0S晶体管MP1。由于可通过第二PM0S晶体管MP2将焊盘直接 连接至第二节点N2,因此第一 PM0S晶体管MP1可通过焊盘使数据总线42具有逻辑高的 状态。此外，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。由此，焊盘可具有逻辑 高的状态。
[0170] 另一方面，当数据信号DQ为"0"时，可停用第一 PM0S晶体管MP1和第二NM0S晶 体管丽2,且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高以停用第一 PM0S 晶体管MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘可具 有逻辑低的状态。
[0171] 驱动器26可通过第一 PM0S晶体管MP1使数据总线42具有逻辑高的状态。由此， 根据本发明构思原理的第六示例性实施例中包含驱动器26的存储器控制器10可对支持 LPDDR3传输方法的存储器装置30进行控制。
[0172] 图7C是说明图7A中支持LPDDR4传输方法的驱动器26操作的图表。
[0173] 参照图7A和图7C，存储器控制器10可使信号LP保持逻辑高以支持LPDDR4的传 输方法。此外，将电源电压VDDQ施加到第二NM0S晶体管丽2的栅极上，因此，第二NM0S晶 体管MN2总保持启动的状态。
[0174] 当数据信号DQ为" 1"时，可启动第一 PM0S晶体管MP1，且可停用第一 NM0S晶体管 丽1。换言之，信号PG可保持逻辑低以启动第一 PM0S晶体管MP1。由于将电源电压VDDQ施 加到第二NM0S晶体管丽2的栅极，因此电源电压VDDQ可施加到焊盘H)。此外，信号NG可 保持逻辑低以停用第一 NM0S晶体管MN1。因此，焊盘可具有逻辑高的状态。
[0175] 另一方面，当数据信号DQ为"0"时，可停用第一 PM0S晶体管MP1和第二NM0S晶 体管丽2,且可启动第一 NM0S晶体管丽1。换言之，信号PG可保持逻辑高以停用第一 PM0S 晶体管MP1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘可具 有逻辑低的状态。
[0176] 驱动器26可通过第二NM0S晶体管丽2使数据总线42具有逻辑高的状态。因此， 根据本发明构思原理的第六示例性实施例中包含驱动器26的存储器控制器10可对支持 LPDDR4传输方法的存储器装置30进行控制。
[0177] 图8A是传统驱动器27的电路示意图。
[0178] 参照图8A，驱动器27可包含由信号NG控制的连接于接地电压VSSQ源和第一节点 N1之间的第一 NMOS晶体管丽1、由信号PG1控制的连接于第一节点N1和电源电压VDDQ源 之间的PM0S晶体管MP1以及由信号PG2控制的连接于第一节点N1和电源电压VDDQ源之 间的第二NM0S晶体管丽2。焊盘可连接至第一节点Nl。PG1信号与PG2信号可相互独 立。
[0179] 驱动器27可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1、连接于第一节点N1和PM0S晶体管MP1之间的第二电阻器R2以及连接于第一节 点N1和第二NM0S晶体管丽2之间的第三电阻器R3。
[0180] 驱动器27可使用第一 NM0S晶体管丽1和PM0S晶体管MP1来支持LPDDR3的传输 方法。驱动器27还可以使用第一 NM0S晶体管丽1和第二NM0S晶体管丽2来支持LPDDR4 的传输方法。
[0181] 图8B是说明图8A中支持LPDDR3传输方法的驱动器27的操作的图表。
[0182] 参照图8A和图8B，第二NM0S晶体管丽2可保持停用状态使得驱动器27可支持 LPDDR3的传输方法。
[0183] 当数据信号DQ为" 1"时，可启动作为上拉晶体管的PM0S晶体管MP1，且可停用作 为下拉晶体管的第一 NM0S晶体管丽1。信号PG1可保持逻辑低以启动PM0S晶体管MP1。此 夕卜，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。PM0S晶体管MP1可通过焊盘来 使数据总线42具有逻辑高的状态。换言之，可按照第二路径P2将电源电压VDDQ施加到焊 盘ro上。因此，焊盘ro可具有逻辑高的状态。
[0184] 另一方面，当数据信号DQ为"0"时，可停用作为上拉晶体管的PM0S晶体管MP1， 且可启动作为下拉晶体管的第一 NM0S晶体管MN1。换言之，信号PG1可保持逻辑高以停用 PM0S晶体管MP 1。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因此，焊盘 可具有逻辑低的状态。
[0185] 第一 NM0S晶体管丽1可通过焊盘使数据总线42具有逻辑低的状态。驱动器 27可连接至支持LPDDR3传输方法的存储器装置30。
[0186] 图8C是说明图8A中支持LPDDR4传输方法的驱动器27操作的图表。
[0187] 参照图8A和图8C，PM0S晶体管MP1可保持停用状态使得驱动器27可支持LPDDR4 的传输方法。
[0188] 当数据信号DQ为" 1"时，可启动作为上拉晶体管的第二NM0S晶体管MN2,且可停 用作为下拉晶体管的第一 NM0S晶体管丽1。信号PG2可保持逻辑高以启动第二NM0S晶体 管丽2。此外，信号NG可保持逻辑低以停用第一 NM0S晶体管丽1。第二NM0S晶体管丽2 可通过焊盘来使数据总线42具有逻辑高的状态。换言之，可按照第一路径P1将电源电 压VDDQ施加到焊盘PD上。因此，焊盘可具有逻辑高的状态。
[0189] 另一方面，当数据信号DQ为"0"时，可停用作为上拉晶体管的第二NM0S晶体管 MN2,且可启动作为下拉晶体管的第一 NM0S晶体管MN1。换言之，信号PG2可保持逻辑低以 停用第二NM0S晶体管丽2。此外，信号NG可保持逻辑高以启动第一 NM0S晶体管丽1。因 此，焊盘ro可具有逻辑低的状态。
[0190] 第二NM0S晶体管丽2可通过焊盘使数据总线42具有逻辑低的状态。驱动器 27可连接至支持LPDDR4传输方法的存储器装置30。
[0191] 此外，驱动器27可通过PM0S晶体管MP1或第二NM0S晶体管丽2来输出电源电压 VDDQ。换言之，可将驱动器27模拟为并联的两个电容器。因此，驱动器27可具有比图4A 到图7A中的驱动器21至驱动器26的输入电容更高的输入电容Cio。
[0192] 图9是示出阻抗线性的曲线图。
[0193] 在图9的曲线图中，X轴表示电压且Y轴表示安培（电流)。
[0194] 如果当电压增加时电流量规则增加，则电阻器具有正则值。换言之，电阻器具有线 性。相反地，当将电压施加到电容器上时，在低电压情况下电流量有很大程度的增加，而在 高电压情况下电流量的增加程度很小。也就是说，电容器不具有线性。
[0195] 因此，当将足够高的电阻器增加到根据本发明构思的第一至第六实施例中的驱动 器21至驱动器26中时，驱动器21至驱动器26的阻抗可具有线性。下文将参照图10A至 图15C对其中增加了电阻器的驱动器21至驱动器26的实施例进行更加详细的描述。
[0196] 图10A至图10C是对根据本发明构思原理的例如图4A的驱动器21进行修改的示 例性实施例驱动器的电路示意图。
[0197] 参照图10A，驱动器21a可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管MN2以及由信号PG控制的连接于第二节点N2和电源电压VDDQ源 之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0198] 驱动器21a可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二NM0S晶体管丽2和第二节点N2之间的第二电阻器R2。
[0199] 焊盘ro可连接至第一节点N1。当根据本发明构思原理将金属修正MR应用于驱动 器21a上时，也可使用金属修正MR将焊盘连接至第二节点N2。
[0200] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘ro上。当数 据为" 1"时，可通过第二电阻器R2将电源电压VDDQ施加到焊盘ro上。
[0201] 第一电阻器R1和第二电阻器R2可增加驱动器21a的阻抗线性。由此，在没有将 金属修正MR应用于驱动器21a的情况下，当支持LPDDR4的传输方法时，驱动器21a可具 有线性特征。
[0202] 参照图10B，驱动器21b可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管MN2以及由信号PG控制的连接于第二节点N2和电源电压VDDQ源 之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0203] 驱动器21b可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0204] 焊盘ro可连接至第一节点N1。当根据本发明构思原理将金属修正MR应用于驱动 器21b上时，也可使用金属修正MR将焊盘ro连接至第二节点N2。
[0205] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘ro上。当数 据为" 1"时，可通过第三电阻器R3将电源电压VDDQ施加到焊盘ro上。
[0206] 第一电阻器R1和第三电阻器R3可增加驱动器21b的阻抗线性。由此，在将金属 修正MR应用于驱动器21b的情况下，当支持LPDDR3的传输方法时，驱动器21b可具有线性 特征。
[0207] 参照图10C，根据本发明构思原理的驱动器21c可包含由信号NG控制的连接于接 地电压VSSQ源和第一节点N1之间的第一 NMOS晶体管丽1、由信号/PG控制的连接于第一 节点N1和第二节点N2之间的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点 N2和电源电压VDDQ源之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0208] 驱动器21c可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1、连接于第二NM0S晶体管MN2和第二节点N2之间的第二电阻器R2以及连接于第 二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0209] 焊盘可连接至第一节点N1。当将金属修正MR应用于驱动器21c上时，也可使 用金属修正MR将焊盘连接至第二节点N2。
[0210] 第一电阻器R1至第三电阻器R3可增加驱动器21c的阻抗线性。特别地，在将金 属修正应用于驱动器21c的情况下，当支持LPDDR3的传输方法时，驱动器21c可具有线性 特征。在没有将金属修正应用于驱动器21c的情况下，当支持LPDDR4的传输方法时，驱动 器21c可具有线性特征。
[0211] 包含有第一电阻器R1至第三电阻器R3的驱动器21c可具有比包含有第一电阻器 R1和第二电阻器R2的驱动器21a或包含有第一电阻器R1和第三电阻器R3的驱动器21b 更大的芯片尺寸。
[0212] 图11A至图11C是对根据本发明构思原理的例如图4E的驱动器22进行修改的驱 动器示例性实施例的电路示意图
[0213] 参照图11A，驱动器22a可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管MN2以及由信号PG控制的连接于第二节点N2和电源电压VDDQ源 之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0214] 驱动器22a可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二NM0S晶体管丽2和第二节点N2之间的第二电阻器R2。
[0215] 焊盘ro可连接至第一节点N1，也可通过反熔丝AF连接至第二节点N2。
[0216] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第二电阻器R2将电源电压VDDQ施加到焊盘ro上。
[0217] 第一电阻器R1和第二电阻器R2可增加驱动器22a的阻抗线性。由此，在反熔丝 AF没有熔化的情况下，当支持LPDDR4的传输方法时，驱动器22a可具有线性特征。
[0218] 参照图11B，驱动器22b可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管MN2以及由信号PG控制的连接于第二节点N2和电源电压VDDQ源 之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0219] 驱动器22b可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0220] 焊盘ro可连接至第一节点N1。当反熔丝AF熔化时，可通过反熔丝AF将焊盘ro 连接至第二节点N2。
[0221] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第三电阻器R3将电源电压VDDQ施加到焊盘ro上。
[0222] 第一电阻器R1和第三电阻器R3可增加驱动器22b的阻抗线性。由此，在反熔丝 AF熔化的情况下，当支持LPDDR3的传输方法时，驱动器22b可具有线性特征。
[0223] 参照图11C，驱动器22c可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管MN2以及由信号PG控制的连接于第二节点N2和电源电压VDDQ源 之间的PM0S晶体管MP1。PG信号可具有与信号/PG相反的相位。
[0224] 驱动器22c可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1、连接于第二NM0S晶体管MN2和第二节点N2之间的第二电阻器R2以及连接于第 二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0225] 焊盘ro可连接至第一节点N1，也可在反熔丝AF熔化时通过反熔丝AF连接至第二 节点N2。
[0226] 第一电阻器R1至第三电阻器R3可增加驱动器22c的阻抗线性。特别地，如果反 熔丝AF没有熔化，则当支持LPDDR4的传输方法时，驱动器21c可具有线性特征。如果反熔 丝AF熔化，则当支持LPDDR3的传输方法时，驱动器21c可具有线性特征。
[0227] 包含有第一电阻器R1至第三电阻器R3的驱动器22c可具有比包含有第一电阻器 R1和第二电阻器R2的驱动器22a或包含有第一电阻器R1和第三电阻器R3的驱动器22b 更大的芯片尺寸。
[0228] 图12A至12C是对图5A中驱动器23进行修改后的实施例的电路示意图。
[0229] 参照图12A，驱动器23a可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2、以及由信号PG控制的连接于第二节点N2和电源电 压VDDQ源之间的PM0S晶体管MP1。
[0230] 驱动器23a可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二NM0S晶体管丽2和第二节点N2之间的第二电阻器R2。
[0231] 焊盘ro可连接至第一节点N1。当将金属修正MR应用于驱动器23a上时，也可通 过金属修正MR将焊盘ro连接于第二节点N2上。
[0232] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第二电阻器R2将电源电压VDDQ施加到焊盘ro上。
[0233] 第一电阻器R1和第二电阻器R2可增加驱动器23a的阻抗线性。由此，在没有将 金属修正MR应用于驱动器23a的情况下，当支持LPDDR4的传输方法时，驱动器23a可具有 线性特征。
[0234] 参照图12B，驱动器23b可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点N2和电源电 压VDDQ源之间的PM0S晶体管MP1。
[0235] 驱动器23b可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0236] 焊盘可连接至第一节点N1。当将金属修正MR应用于驱动器23b上时，也可使 用金属修正MR将焊盘连接至第二节点N2。
[0237] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第三电阻器R3将电源电压VDDQ施加到焊盘ro上。
[0238] 第一电阻器R1和第三电阻器R3可增加驱动器23b的阻抗线性。由此，在将金属 修正MR应用于驱动器23b上的情况下，当支持LPDDR3的传输方法时，驱动器23b可具有线 性特征。
[0239] 参照图12C，驱动器23c可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点N2和电源电 压VDDQ源之间的PM0S晶体管MP1。
[0240] 驱动器23c可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1、连接于第二NM0S晶体管MN2和第二节点N2之间的第二电阻器R2以及连接于第 二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0241] 焊盘ro可连接至第一节点N1，当将金属修正MR应用于驱动器23c上时，也可使用 金属修正MR将焊盘ro连接至第二节点N2。
[0242] 第一电阻器R1至第三电阻器R3可增加驱动器23c的阻抗线性。特别地，如果将 金属修正MR应用于驱动器23c，则当使用LPDDR3的传输方法时，驱动器23c可具有线性特 征。如果没有将金属修正MR应用于驱动器23c上，则当使用LPDDR4的传输方法时，驱动器 23c可具有线性特征。
[0243] 包含有第一电阻器R1至第三电阻器R3的驱动器23c可具有比包含有第一电阻器 R1和第二电阻器R2的驱动器23a或包含有第一电阻器和第三电阻器R3的驱动器23b更大 的芯片尺寸。
[0244] 图13A至图13C是对根据本发明构思原理的例如图5E中的驱动器24进行修改的 示例驱动器的电路示意图。
[0245] 参照图13A，驱动器24a可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2、以及由信号PG控制的连接于第二节点N2和电源电 压VDDQ源之间的PM0S晶体管MP1。
[0246] 根据本发明构思原理的驱动器24a可进一步包含连接于第一 NM0S晶体管MN1和 第一节点N1之间的第一电阻器R1以及连接于第二NM0S晶体管丽2和第二节点N2之间的 第二电阻器R2。
[0247] 焊盘ro可连接至第一节点N1，也可通过反熔丝AF连接至第二节点N2。
[0248] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第二电阻器R2将电源电压VDDQ施加到焊盘ro上。
[0249] 第一电阻器R1和第二电阻器R2可增加驱动器24a的阻抗线性。因此，在反熔丝 AF没有熔化的情况下，当支持LPDDR4的传输方法时，驱动器24a可具有线性特征。
[0250] 参照图13B，驱动器24b可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点N2和电源电 压VDDQ源之间的PM0S晶体管MP1。
[0251] 驱动器24b可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二节点N2和PMOS晶体管MP1之间的第三电阻器R3。
[0252] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第三电阻器R3将电源电压VDDQ施加到焊盘上。
[0253] 焊盘可连接至第一节点N1，也可在反熔丝AF熔化时通过反熔丝AF连接至第二 节点N2。
[0254] 第一电阻器R1和第三电阻器R3可增加驱动器24b的阻抗线性。因此，如果反熔 丝AF熔化，则当支持LPDDR3的传输方法时，驱动器24b可具有线性特征。
[0255] 参照图13C，驱动器24c可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2以及由信号PG控制的连接于第二节点N2和电源电 压VDDQ源之间的PM0S晶体管MP1。
[0256] 驱动器24c可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1、连接于第二NM0S晶体管MN2和第二节点N2之间的第二电阻器R2以及连接于第 二节点N2和PM0S晶体管MP1之间的第三电阻器R3。
[0257] 焊盘ro可连接至第一节点N1，也可在反熔丝AF熔化时通过反熔丝AF连接至第二 节点N2。
[0258] 第一电阻器R1至第三电阻器R3可增加驱动器24c的阻抗线性。特别地，如果反 熔丝AF没有熔化，则当支持LPDDR4的传输方法时，驱动器24c可具有线性特征。如果反熔 丝AF熔化，则当使用LPDDR3的传输方法时，驱动器24c可具有线性特征。
[0259] 包含有第一电阻器R1至第三电阻器R3的驱动器24c可具有比包含有第一电阻器 R1和第二电阻器R2的驱动器24a或包含有第一电阻器R1和第三电阻器R3的驱动器24b 更大的芯片尺寸。
[0260] 图14A至图14C是对根据本发明构思原理的图6A的驱动器25进行修改的示例驱 动器的电路示意图。
[0261] 参照图14A，驱动器25a可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压VDDQ源之间 的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点N2之间的第 二PM0S晶体管MP2。
[0262] 驱动器25a可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二NM0S晶体管丽2和第二节点N2之间的第二电阻器R2。
[0263] 焊盘ro可连接至第一节点N1，也可在信号LP为逻辑低时通过第二PM0S晶体管 MP2连接至第二节点N2。
[0264] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第二电阻器R2将电源电压VDDQ施加到焊盘ro上。
[0265] 第一电阻器R1和第二电阻器R2可增加驱动器25a的阻抗线性。由此，如果信号 LP为逻辑高，则当支持LPDDR4的传输方法时，驱动器25a可具有线性特征。
[0266] 参照图14B，驱动器25b可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NMOS晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压VDDQ源之间 的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点N2之间的第 二PM0S晶体管MP2。PG信号可具有与信号/PG相反的相位。
[0267] 驱动器25b可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二节点N2和第一 PM0S晶体管MP1之间的第三电阻器R3。
[0268] 焊盘ro可连接至第一节点N1，也可在信号LP为逻辑低时通过第二PM0S晶体管 MP2连接至第二节点N2。
[0269] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第三电阻器R3将电源电压VDDQ施加到焊盘ro上。
[0270] 第一电阻器R1和第三电阻器R3可增加驱动器25b的阻抗线性。由此，如果信号 LP为逻辑低，则当支持LPDDR3的传输方法时，驱动器25b可具有线性特征。
[0271] 参照图14C，驱动器25c可包含由信号NG控制的连接于接地电压VSSQ源和第一 节点N1之间的第一 NM0S晶体管丽1、由信号/PG控制的连接于第一节点N1和第二节点N2 之间的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压VDDQ源之间 的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点N2之间的第 二PM0S晶体管MP2。
[0272] 驱动器25c可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1、连接于第二NM0S晶体管MN2和第二节点N2之间的第二电阻器R2以及连接于第 二节点N2和第一 PM0S晶体管MP1之间的第三电阻器R3。
[0273] 焊盘ro可连接至第一节点N1，也可在信号LP为逻辑低时通过第二PM0S晶体管 MP2连接至第二节点N2。
[0274] 第一电阻器R1至第三电阻器R3可增加驱动器25c的阻抗线性。特别地，如果信 号LP为逻辑高，则当支持LPDDR4的传输方法时，驱动器25c可具有线性特征。如果信号LP 为逻辑低，则当支持LPDDR3的传输方法时，驱动器25c可具有线性特征。
[0275] 包含有第一电阻器R1至第三电阻器R3的驱动器25c可具有比包含有第一电阻器 R1和第二电阻器R2的驱动器25a或包含有第一电阻器R1和第三电阻器R3的驱动器25b 更大的芯片尺寸。
[0276] 图15A至图15C是对根据本发明构思原理的图7A中的驱动器26进行修改的示例 驱动器的电路示意图。
[0277] 参照图15A，驱动器26a可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压 VDDQ源之间的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点 N2之间的第二PM0S晶体管MP2。
[0278] 驱动器26a可进一步包含连接于第一 NM0S晶体管MN1和第一节点N1之间的第一 电阻器R1以及连接于第二NM0S晶体管丽2和第二节点N2之间的第二电阻器R2。
[0279] 焊盘ro可连接至第一节点N1，也可在信号LP为逻辑低时通过第二PM0S晶体管 MP2连接至第二节点N2。
[0280] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第二电阻器R2将电源电压VDDQ施加到焊盘ro上。
[0281] 第一电阻器R1和第二电阻器R2可增加驱动器26a的阻抗线性。因此，如果信号 LP为逻辑高，则当支持LPDDR4的传输方法时，驱动器26a可具有线性特征。
[0282] 参照图15B，驱动器26b可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压 VDDQ源之间的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点 N2之间的第二PM0S晶体管MP2。
[0283] 根据本发明构思原理，驱动器26b可进一步包含连接于第一 NM0S晶体管MN1和第 一节点N1之间的第一电阻器R1以及连接于第二节点N2和第一 PM0S晶体管MP1之间的第 三电阻器R3。
[0284] 焊盘ro可连接至第一节点N1，也可在信号LP为逻辑低时通过第二PM0S晶体管 MP2连接至第二节点N2。
[0285] 当数据为"0"时，可通过第一电阻器R1将接地电压VSSQ施加到焊盘上。当数 据为" 1"时，可通过第三电阻器R3将电源电压VDDQ施加到焊盘ro上。
[0286] 第一电阻器R1和第三电阻器R3可增加驱动器26b的阻抗线性。由此，如果信号 LP为逻辑低，则当支持LPDDR3的传输方法时，驱动器26b可具有线性特征。
[0287] 参照图15C，驱动器26c可包含由信号NG控制的连接于接地电压VSSQ源和第一节 点N1之间的第一 NM0S晶体管MN1、连接于第一节点N1和第二节点N2之间并在栅极施加有 电源电压VDDQ的第二NM0S晶体管丽2、由信号PG控制的连接于第二节点N2和电源电压 VDDQ源之间的第一 PM0S晶体管MP1以及由信号LP控制的连接于第一节点N1和第二节点 N2之间的第二PM0S晶体管MP2。
[0288] 根据本发明构思原理，驱动器26c可进一步包含连接于第一 NM0S晶体管MN1和第 一节点N1之间的第一电阻器R1、连接于第二NM0S晶体管丽2和第二节点N2之间的第二电 阻器R2以及连接于第二节点N2和第一 PM0S晶体管MP1之间的第三电阻器R3。
[0289] 焊盘ro可连接至第一节点N1，也可在信号LP为逻辑低时通过第二PM0S晶体管 MP2连接至第二节点N2。
[0290] 第一电阻器R1至第三电阻器R3可增加驱动器26c的阻抗线性。特别地，如果信 号LP为逻辑高，则当支持LPDDR4的传输方法时，驱动器26c可具有线性特征。如果信号LP 为逻辑低，则当使用LPDDR3的传输方法时，驱动器26c可具有线性特征。
[0291] 包含有第一电阻器R1至第三电阻器R3的驱动器26c可具有比包含有第一电阻器 R1和第二电阻器R2的驱动器26a或包含有第一电阻器R1和第三电阻器R3的驱动器26b 更大的芯片尺寸。
[0292] 图16是包含图1所示的根据本发明构思原理的存储器控制器10的根据本发明构 思原理的计算机系统210的方框图。
[0293] 参照图16,计算机系统210包括存储器装置211、配置为控制存储器装置211的存 储器控制器212、无线电收发器213、天线214、应用程序处理器215、输入装置216以及显示 器 217。
[0294] 无线电收发器213可通过天线214发射或接收无线电信号。例如，无线电收发器 213可将通过天线214接收到的无线电信号转换为将由应用程序处理器215处理的信号。
[0295] 由此，应用程序处理器215可对无线电收发器213接收到的信号进行处理，并将处 理后的信号发送到显示器217。此外，无线电收发器213可将从应用程序处理器215接收到 的信号转换为无线电信号，并通过天线214将该无线电信号输出到外部设备（图中未显示)。
[0296] 通过输入装置216可以输入用于控制应用程序处理器215操作的控制信号或输入 将由应用程序处理器215处理的信号，输入装置216可实现为诸如触摸板和计算机鼠标之 类的指针装置，或者可实现为按键或键盘。
[0297] 根据本发明构思原理，配置为控制存储器装置211的操作的存储器控制器212可 实现为应用程序处理器215的一部分，或者可实现为与应用程序处理器215分立安装的芯 片。
[0298] 此外，存储器控制器212可实现为图1中的存储器控制器10。
[0299] 图17是根据本发明构思原理的另一示例性实施例的包含图1中所示存储器控制 器10的计算机系统220的方框图。
[0300] 参照图17,计算机系统220例如可实现为个人电脑（PC)、网络服务器、平板PC，上 网本、电子阅读器、个人数字助理（PDA)、便携式多媒体播放器（PMP)、MP3播放器或MP4播放 器。
[0301] 在该示例性实施例中，计算机系统220包括存储器装置221、配置为对存储器装置 221的数据处理操作进行控制的存储器控制器222、应用程序处理器223、输入装置224以及 显示器225。
[0302] 应用程序处理器223可基于经由输入装置224的数据输入来将存储在存储器装置 221中的数据显示在显示器225上。举例而言，输入装置224可实现为诸如触摸板和计算机 鼠标之类的指针装置、按键或键盘。应用程序处理器223可控制计算机系统220的总体操 作，也可控制存储器控制器222的操作。
[0303] 根据本发明的构思原理，配置为对存储器装置221的操作进行控制的存储器控制 器222可实现为应用程序处理器223的一部分，也可实现为与应用程序处理器223分立安 装的芯片。换言之，存储器控制器222可实现为图1中的存储器控制器10。
[0304] 图18是根据本发明构思原理的另一示例性实施例的包含图1中所示存储器控制 器10的计算机系统230的方框图。
[0305] 参照图18,举例而言，计算机系统230可实现为例如数字照相机或包含数字照相 机的移动电话之类的图像处理设备、智能电话或平板个人电脑。
[0306] 在根据本发明构思原理的示例性实施例中，计算机系统230包括存储器装置231 和配置为对存储器装置231的数据处理操作(例如，写操作或读操作）进行控制的存储器控 制器232。计算机系统230可进一步包括应用程序处理器233、图像传感器234以及显示器 235。
[0307] 计算机系统230的图像传感器234将光学图像转换为数字信号，并将数字信号发 送给应用程序处理器233或存储器控制器232。在应用程序处理器233的控制下，可将数字 信号显示在显示器235上，或通过存储器控制器232将数字信号存储于存储器装置231中。
[0308] 此外，在应用程序处理器233或存储器控制器232的控制下，存储于存储器装置 231中的数据可被显示在显示器235上。
[0309] 根据本发明构思原理，配置为对存储器装置231的操作进行控制的存储器控制器 232可实现为应用程序处理器233的一部分，或可实现为与应用程序处理器233分立安装的 芯片。换言之，存储器控制器232可实现为图1中的存储器控制器10。
[0310] 根据本发明构思原理的存储器控制器可支持使用LPDDR3传输方法的半导体存储 器装置以及使用LPDDR4传输方法的半导体存储器装置两者。
[0311] 以上为根据本发明构思原理对实施例所作说明，其不应该被理解为限制性的说 明。虽然仅对一些实施例进行了描述，但本领域的普通技术人员容易明白，在实质上不脱离 本发明构思的情况下可对实施例进行修改。因此，这样的所有修改包含在本发明权利要求 所界定的发明构思的范围中。
【权利要求】
1. 一种总线线路驱动器，包括： 第一 NMOS晶体管，其连接于接地电压源和第一节点之间并受第一信号控制； 第二NMOS晶体管，其连接于所述第一节点和第二节点之间并受第二信号控制； 第一 PMOS晶体管，其连接于所述第二节点和电源电压源之间并受第三信号控制；以及 连接至所述第一节点的焊盘， 其中，当支持第一传输方法并启动所述第一 PMOS晶体管时，通过所述第二NMOS晶体管 将电源电压施加到所述焊盘，并且 当支持第二传输方法时，将所述焊盘连接至所述第二节点。
2. 根据权利要求1所述的驱动器，其中所述第二信号和所述第三信号具有相反的相 位。
3. 根据权利要求2所述的驱动器，其中，当支持所述第二传输方法时，使用金属修正将 所述焊盘连接到所述第二节点，并且 当启动所述第一 PMOS晶体管时，通过所述第二节点将电源电压施加到所述焊盘。
4. 根据权利要求2所述的驱动器，当支持所述第二传输方法时，通过反熔丝将所述焊 盘连接至所述第二节点，并且 当启动所述第一 PMOS晶体管时，通过所述第二节点将电源电压施加到所述焊盘。
5. 根据权利要求1所述的驱动器，其中将电源电压施加到所述第二信号。
6. 根据权利要求5所述的驱动器，其中，当支持所述第二传输方法时，使用金属修正将 所述焊盘连接到所述第二节点，并且 当启动所述第一 PMOS晶体管时，通过所述第二节点将电源电压施加到所述焊盘。
7. 根据权利要求5所述的驱动器，其中，当支持所述第二传输方法时，通过反熔丝将所 述焊盘连接至所述第二节点，并且 当启动所述第一 PMOS晶体管时，通过所述第二节点将电源电压施加到所述焊盘。
8. 根据权利要求1所述的驱动器，还包括第二PMOS晶体管，所述第二PMOS晶体管连接 于所述第二节点和所述焊盘之间并受第四信号控制。
9. 根据权利要求8所述的驱动器，其中所述第二信号和所述第三信号具有相反的相 位，并且 根据所述第四信号来支持所述第一传输方法或所述第二传输方法。
10. 根据权利要求8所述的驱动器，其中将电源电压施加到所述第二信号，并且 根据所述第四信号来支持所述第一传输方法或所述第二传输方法。
11. 根据权利要求1所述的驱动器，还包括： 连接于所述第一 NMOS晶体管和所述第一节点之间的第一电阻器； 连接于所述第二NMOS晶体管和所述第二节点之间的第二电阻器；以及 连接于所述第二节点和所述第一 PMOS晶体管之间的第三电阻器， 其中，当支持所述第一传输方法时，所述第一电阻器和所述第二电阻器增加阻抗的线 性，而 当支持所述第二传输方法时，所述第一电阻器和所述第三电阻器增加阻抗的线性。
12. 根据权利要求1所述的驱动器，其中所述第一传输方法包括低功率双倍数据传输 率4的传输方法，并且 所述第二传输方法包括低功率双倍数据传输率3的传输方法。
13. -种存储器控制器，包括： 驱动器，其配置为将数据传送给支持第一传输方法或第二传输方法的半导体存储器装 置；以及 连接至所述驱动器的数据总线，所述数据总线配置为将数据传送至所述半导体存储器 装置以及从所述半导体存储器装置接收数据， 其中所述驱动器包括： 第一 NMOS晶体管，其连接于接地电压源和第一节点之间并受第一信号控制； 第二NMOS晶体管，其连接于所述第一节点和第二节点之间并受第二信号控制； 第一 PMOS晶体管，其连接于所述第二节点和电源电压源之间并受第三信号控制；以及 连接至所述第一节点的焊盘， 其中，当支持所述第一传输方法并启动所述第一 PMOS晶体管时，通过所述第二NMOS晶 体管将电源电压施加到所述焊盘，并且 当支持所述第二传输方法时，将所述焊盘连接至所述第二节点。
14. 根据权利要求13所述的存储器控制器，还包括： 连接于所述第一 NMOS晶体管和所述第一节点之间的第一电阻器； 连接于所述第二NMOS晶体管和所述第二节点之间的第二电阻器；以及 连接于所述第二节点和所述第一 PMOS晶体管之间的第三电阻器， 其中，当支持所述第一传输方法时，所述第一电阻器和所述第二电阻器增加阻抗的线 性，而 当支持所述第二传输方法时，所述第一电阻器和所述第三电阻器增加阻抗的线性。
15. 根据权利要求13所述的存储器控制器，还包括第二PMOS晶体管，所述第二PMOS晶 体管连接于所述第二节点和所述焊盘之间并受第四信号控制， 其中，所述第二信号和所述第三信号具有相反的相位，或者将电源电压施加到所述第 二信号，并且 根据所述第四信号来支持所述第一传输方法或所述第二传输方法。
16. -种电子装置，包括： 线路驱动器，其包括： 用于低功率双倍数据传输率3传输的电路； 用于低功率双倍数据传输率4传输的电路；以及 用于在所述低功率双倍数据传输率3传输和所述低功率双倍数据传输率4传输之间进 行选择的选择电路。
17. 如权利要求16所述的电子装置，其中所述选择电路包括反熔丝。
18. 如权利要求16所述的电子装置，其中所述选择电路包括可选择性最终金属化痕 迹。
19. 一种存储器控制器，其包括如权利要求16所述的电子装置。
20. -种存储器系统，包括： 如权利要求19所述的存储器控制器；以及 多个存储器装置，所述多个存储器装置被设置为受所述存储器控制器控制。
【文档编号】G06F13/16GK104111903SQ201410157570
【公开日】2014年10月22日 申请日期:2014年4月15日 优先权日:2013年4月22日
【发明者】具京会 申请人:三星电子株式会社