本实用新型涉及一种数据处理器内部电路，尤其涉及一种数据寄存电路。
背景技术：
AX、BX、CX、DX可以称为数据寄存器，用来暂时存放计算过程中所用到的操作数、结果和信息。这4个16位寄存器又可分别分成高8位(AH、BH、CH、DH)和低8位(AL、BL、CL、DL)。因此它们既可作为4个16位数据寄存器使用，也可作为8个8位数据寄存器使用，在编程时可存放源操作数、目的操作数或运算结果。数据寄存器是存放操作数、运算结果和运算的中间结果，以减少访问存储器的次数，或者存放从存储器读取的数据以及写入存储器的数据的寄存器。但现有技术中，数据寄存器的数据传输速度较慢，写入和读出的速度慢，因此，存在改进空间。
技术实现要素：
本实用新型的目的就在于为了解决上述问题而提供一种数据寄存电路。
本实用新型通过以下技术方案来实现上述目的：
本实用新型包括写入控制器、输入寄存器、奇偶校验电路、奇偶程序寄存器、存储器、写入指示器、逻辑电路、读出指示器、读出控制器、输出寄存器。所述输入寄存器的输出端分别与所述写入控制器的输入端、所述奇偶校验电路的第一输入端和所述奇偶程序寄存器的输入端连接，所述写入控制器的输出端通过所述写入指示器同时与所述存储器和所述逻辑电路连接，所述奇偶校验电路的输出端与所述存储器连接，所述奇偶程序寄存器的输出端同时连接所述奇偶校验电路和所述输出寄存器的输入端，所述读出控制器的输出端同时连接所述输出寄存器和所述读出指示器的输入端，所述读出指示器的输出端同时与所述逻辑电路和所述存储器连接。
本实用新型的有益效果在于：
本实用新型是一种数据寄存电路，与现有技术相比，本实用新型通过写入控制器和输入寄存器配合，经过奇偶校验电路检验后直接输入存储器，在读出时，采用另一路输出寄存器、读出控制器和逻辑电路，读入和读出分为两路进行，从而有效的提高数据的传输速度，具有推广使用的价值。
附图说明
图1是本实用新型的电路结构原理框图。
具体实施方式
下面结合附图对本实用新型作进一步说明：
如图1所示：本实用新型包括写入控制器、输入寄存器、奇偶校验电路、奇偶程序寄存器、存储器、写入指示器、逻辑电路、读出指示器、读出控制器、输出寄存器，输入寄存器的输出端分别与写入控制器的输入端、奇偶校验电路的第一输入端和奇偶程序寄存器的输入端连接，写入控制器的输出端通过写入指示器同时与存储器和逻辑电路连接，奇偶校验电路的输出端与存储器连接，奇偶程序寄存器的输出端同时连接奇偶校验电路和输出寄存器的输入端，读出控制器的输出端同时连接输出寄存器和读出指示器的输入端，读出指示器的输出端同时与逻辑电路和存储器连接。
以上显示和描述了本实用新型的基本原理和主要特征及本实用新型的优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。