存储器系统及其操作方法与流程

本申请要求2015年11月25日提交的申请号为10-2015-0165430韩国专利申请的优先权，并且其全部内容通过引用而结合在本文中。

技术领域

本发明的示例性实施例涉及一种存储器系统，更特别地，涉及一种用于对存储器装置处理数据的存储器系统及其操作方法。

背景技术：

计算机环境范例已经转移到无论在何处、在何时都能够使用的普适计算系统。正由于此，便携式电子装置的使用已经快速增加，比如移动式电话、数码相机和笔记本电脑。这些便携式电子装置通常使用具有一个以上作为用于存储数据的数据存储器的半导体存储器装置的存储器系统。为了方便起见，半导体存储器装置在下文中简称为存储器装置。存储器系统可以用作便携式电子装置的主要或者辅助存储器装置。

由于它们没有活动部件，因此使用半导体存储器装置的存储器系统提供极好的稳定性、耐久性、高速信息访问速度和低功耗。具有这些优点的存储器系统的实例包括通用串行总线(USB)、存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。

技术实现要素：

各种实施例指向能够比现有的系统及其操作方法更快速和稳定地对存储器装置处理数据的存储器系统。

在实施例中，存储器系统可以包括：存储器装置，包括多个存储块；和控制器，包括存储器，所述控制器适于将与从主机接收的命令相对应的数据的段存储在存储器中，并且在第一时间点在程序基础上存储从存储块中的段中选择的用于第一时间点的第一段和用于第二时间点的第二段。

当第一段的大小小于程序单元基础的大小时，控制器可以在第一时间点将第一段和第二段写入第一存储块。

第二段的大小可以对应于通过从程序单元基础的大小去除第一段的大小所获得的大小。

控制器可以将用于第一时间点的第一段和用于第二时间点的第二段在第一时间点在程序单元基础上存储在存储块的第一存储块中，并且控制器可以检查在存储块的第二存储块中的数据的第一映射段，并且检查在段中的用于第一映射段的第二映射段。

控制器可以选择第二映射段作为第一段和第二段，并且在第一时间点在程序单元基础上将第一段和第二段存储在存储块的第一存储块中。

控制器可以确定空区域在段中的第二映射段的位置，并且将第一映射段从第二存储块加载到空区域。

控制器可以在第一时间点将第一映射段之中的第三映射段加载到空区域，并且在第二时间点将在第一映射段中的第四映射段加载到空区域。

第一段和第二段中的每一个可以具有通过分割用于程序基础的单元获得的大小。

根据考虑段的优先级的缓存替换策略，第一段的优先级高于第二段，并且优先于第二段被选择。

段可以包括与命令相对应的用户数据的段和用于用户数据的映射数据的段。

在实施例中，存储器系统的操作方法可以包括，其中存储器系统包括存储器装置和具有存储器的控制器：从主机接收命令；将与命令相对应的数据的段存储在控制器的存储器中；并且将从段之中选择的用于第一时间点的第一段和用于第二时间点的第二段在第一时间点在程序基础上存储在存储块中。

当第一段的大小小于用于程序基础的单元的大小时，第一段和第二段在第一存储块中的存储可以包括在第一时间点将第一段和第二段写入第一存储块。

第二段的大小可以对应于通过从用于程序基础的单元的大小去除第一段的大小所获得的大小。

存储用于第一时间点的第一段和用于第二时间点的第二段可以包括将用于第一时间点的第一段和用于第二时间点的第二段在第一时间点在程序单元上存储在存储块的第一存储块中。可以进一步包括：检查在存储块的第二存储块中的数据的第一映射段；并且检查在段之中用于第一映射段的第二映射段。

操作方法可以进一步包括选择第二映射段作为第一段和第二段，并且在第一时间点在程序基础上将第一段和第二段存储在存储块的第一存储块中。

操作方法可以进一步包括：确定空区域在段之中的第二映射段位置；和将第一映射段从第二存储块加载到空区域。

第一映射段的加载可以包括：将在第一映射段之中的第三映射段在第一时间点加载到空区域；和将在第一映射段之中的第四映射段在第二时间点加载到空区域。

第一段和第二段中的每一个可以具有通过分割用于程序基础的单元获得的大小。

根据考虑段的优先级的缓存替换策略，第一段的优先级高于第二段，并且优先于第二段被选择。

段可以包括与命令相对应的用户数据的段和用于用户数据的映射数据的段。

附图说明

图1是图示说明根据本发明的实施例的包括存储器系统的数据处理系统。

图2是图示说明根据本发明的实施例的存储器装置。

图3是图示说明根据本发明的实施例的存储器装置中的存储块的电路图。

图4至图11是示意性图示说明根据本发明的实施例的图2中所示的存储器装置的各个方面。

图12至图14是图示说明根据本发明的实施例的存储器系统的数据处理操作。

图15是示意性图示说明根据本发明的实施例的存储器系统的数据处理操作的流程图。

具体实施方式

下面将参照附图更详细地描述各种实施例。但是，可以用不同的形成概括本发明，并且不应该理解为本发明局限于这里所阐述的实施例。相反，提供这些实施例以便本公开是彻底和完整的。遍及本公开，类似的附图标号指的是遍及本发明的各种附图和实施例的类似部分。

附图不一定按比例，并且在有些情况下，可以放大比例以便清楚图解实施例的特征。当元件称为被连接或者联接到另一元件时，应理解为，前者可以直接连接或者联接到后者，或者经由二者之间的中间元件电连接或者联接到后者。此外，当描述“包含”(或者“包括”)或者“具有”一些元件时，应理解为，如果没有具体限制，它可以包含(或者包括)或者具有其它元件以及那些元件。除非另有说明，单数形式的术语可以包括复数形式。

现在参照图1，根据本发明的实施例，提供数据处理系统100。数据处理系统100可以包括主机102和存储器系统110。

主机102可以包括任何适当的电子装置。例如，主机102可以包括便携式电子装置，比如移动式电话、MP3播放器、笔记本电脑等等。主机可以包括非便携式电子装置，比如台式计算机、游戏机、电视、投影仪等等。

存储器系统110可以响应于来自主机102的请求，存储要被主机102存取的数据。存储器系统110可以用作主机102的主存储器系统或者辅助存储器系统。根据主机接口的协议，存储器系统110可以实现为与主机102电联接。可以使用一个或多个半导体存储器装置。可以使用易失性或非易失性存储器装置。例如，存储器系统110可以用以下实现：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储器装置、通用闪速存储(UFS)装置、闪存(CF)卡、智能媒体(SM)卡、记忆棒等等。

用于存储器系统110的存储器装置可以用易失性存储器装置实现，比如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等等。可替换地，用于存储器系统110的存储器装置可以用非易失性存储器装置实现，比如只读存储器(ROM)、掩模只读存储器(MROM)、可编程序只读存储器(PROM)、可擦可编程序只读存储器(EPROM)、电可擦可编程序只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相位变化RAM(PRAM)、磁电阻式RAM(MRAM)、电阻式(RRAM)等等。

存储器系统110可以包括用于存储数据的存储器装置150和用于控制存储器装置存储器装置150中的数据的存储的控制器130。在存储器装置150中的存储的数据可以由主机102存取。

控制器130和存储器装置150可以集成到单个半导体装置中。例如，控制器130和存储器装置150可以集成到配置为固态驱动器(SSD)的半导体装置中。将存储器系统110配置为SSD，通常可以允许主机102的运行速度显著增加。

控制器130和存储器装置150可以集成到配置为存储卡的半导体装置中，比如个人计算机存储卡国际联合会(PCMCIA)卡、小型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC、通用闪速存储(UFS)装置等等。

而且，例如，存储器系统110可以是或者包括计算机、超便携移动个人电脑(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动式电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、在无线环境下能够收发信息的装置、配置本地网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算系统的各种组成元件中的一种等等。

存储器装置150可以存储由主机102提供的数据。在读取操作期间，存储器装置150可以向主机102提供存储的数据。可以采用一个或更多存储器装置150。一个或更多存储器装置150可以基本上相同。一个或更多存储器装置150可以是不同的存储器装置。存储器装置150可以包括一个或更多存储块152、154和156。存储块152、154和156的每个可以包括多个页面。每个页面可以包括电联接到多个字线(WL)的多个存储器单元。存储器装置150可以是即使当电源中断或者切断时，存储器装置能够保留存储的数据的非易失性存储器装置。根据实施例，存储器装置可以是闪速存储器。存储器装置可以是具有三维(3D)堆叠结构的闪速存储器装置。稍后在这里参照图2至图11描述具有三维(3D)堆叠结构的非易失性存储器装置150的实例。

控制器130可以控制存储器装置150的整体操作，比如，读取、写入、编程和/或擦除操作。通常，控制器130可以响应于来自主机102的请求控制存储器装置150。例如，响应于来自主机102读取请求，控制器130可以将从存储器装置150读取的数据提供给主机102。或者例如，响应于写入请求，控制器可以将由主机102提供的数据存储到存储器装置150中。

可以使用任何适当的控制器。例如，控制器130可以包括主机接口单元132、处理器134、错误纠正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142和存储器144。

主机接口单元132可以处理由主机102提供的命令和/或数据。主机接口单元132可以通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速PCI(PCI-E)、串行SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。主机接口单元132可以包括可能需要的适于与主机102和控制器130的其他部件通信的任何适当的电路、系统或装置。

ECC单元138可以检测和纠正在读取操作期间从存储器装置150读取的数据的错误。可以采用各种检测和纠正技术。例如，如果由ECC单元138检测的误码的数量大于或等于可纠正误码的阈值数量，则ECC单元138可以不纠正误码并且输出指示误码纠正失败的错误纠正失败信号。

ECC单元138可以基于任何适当的错误纠正方案执行错误纠正操作。例如，ECC单元138可以基于诸如以下的编码调制方案执行误差校正操作：低密度奇偶校验(LDPC)码、博斯-乔达利-奥昆冈(Bose-Chaudhuri-Hocquenghem,BCH)码、涡轮码、里德-索罗蒙(Reed Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(Trellis Coded Modulation，TCM)、分组编码调制(Block Coded Modulation，BCM)等等。ECC单元138可以包括错误检测与纠正操作所需要的任何适当的电路、系统或装置。

PMU 140可以提供和管理用于控制器130的电力。例如，PMU 140可以提供和管理可能需要的用于控制器130的各种部件的电力。PMU可以包括任何适当的电路、系统和装置。

NFC 142可以用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求而控制存储器装置150。例如，NFC 142可以产生用于存储器装置150的控制信号。例如，当存储器装置150是闪速存储器，尤其是NAND闪速存储器时，NFC可以在处理器134的控制下处理数据。

存储器144可以用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可以存储由控制器130和存储器装置150使用的数据用于如读取、写入、编程和擦除操作的这些操作。

存储器144可以是或者包括易失性存储器。例如，存储器144可以是或者包括静态随机存取存储器(SRAM)或者动态随机存取存储器(DRAM)。如上所述，存储器144可以存储由主机102和存储器装置150使用的数据用于读取和/或写入操作。存储器144可以是或者包括程序存储器、数据存储器、写入缓存器、读取缓存器、映射(map)缓存器等等。

处理器134可以控制存储器系统110的一般操作。例如，处理器134可以控制用于存储器装置150的写入操作，以响应于来自主机102的写入请求。而且，例如，处理器134可以控制用于存储器装置150的读取操作，以响应于来自主机102的读取请求。处理器134可以驱动固件，其也称为闪存转换层(FTL)，用于控制存储器系统110的一般操作。处理器134可以用微处理器、中央处理器(CPU)等实现。可以使用任何适当的处理器。

例如，管理单元(未显示)可以包括在处理器134中用于执行存储器装置150的坏块管理。因此，管理单元可以找到包括在存储器装置150中的坏的存储块，即不能令人满意地进一步使用的存储块，并且对坏的存储块执行坏块管理操作。例如，当采用闪速存储器，比如NAND闪速存储器，作为存储器装置150时，在写入操作期间，由于NAND逻辑功能的固有特性，可能出现程序故障。在坏块管理期间，程序故障的存储块(例如，坏的存储块)的数据可以被编程到新的存储块中。由于程序故障的坏块可能使存储器装置，尤其具有3D堆叠结构的存储器装置的利用效率严重变坏，并且因此负面影响存储器系统110的可靠性。

参照图2，存储器装置150可以包括多个存储块，例如，第0至第(N-1)块210至240，其中N为正整数。多个存储块210至240中的每一个可以包括多个页面，例如，2^M数量的页面(2^MPAGES)，其中M为正整数。多个页面中的每个页面可以包括多个字线可以电联接到的多个存储器单元。应注意，可以使用任何数量的适当的块和每块的页面。

根据可以存储在每个存储器单元中的位的数量或者用每个存储器单元表示的位的数量，存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可以包括用存储器单元实现的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可以包括用存储器单元实现的多个页面，其中每个存储器单元能够存储多位数据，例如，两位或更多位的数据。可以采用这样的MLC存储块：该MLC存储块包括用存储器单元实现的多个页面，其中每个存储器单元能够存储3位数据，并且该MLC存储块将被称为三层单元(TLC)存储块。

多个存储块210至240中的每一个可以在写入操作期间，存储由主机装置102提供的数据，并且可以在读取操作期间，将存储的数据提供给主机102。

参照图3，存储器装置150的存储块152可以包括分别电联接到位线BL 0至BL m-1的多个单元串340。每个单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或者多个存储器单元晶体管MC 0至MC n-1可以在选择晶体管DST和SST之间串联地电联接。各个存储器单元MC 0至MC n-1可以由多层单元(MLC)组成，每个多层单元(MLC)存储多位数据信息。存储器单元可以具有任何适当的构造。

在图3中，‘DSL’表示漏极选择线，‘SSL’表示源极选择线，并且‘CSL’表示共源极线。

作为示例，图3示出由NAND闪速存储器单元配置的存储块152。但是，应该注意，存储块152不局限于NAND闪速存储器并且在其它的实施例中，可以由NOR闪速存储器、具有至少两种存储器单元结合的混合闪速存储器、或者具有安装在存储器芯片中的控制器的NAND闪速存储器实现。而且，半导体装置的操作特性可以不仅应用于其中电荷存储层由导电浮置栅极配置的闪速存储器装置，而且还应用于其中电荷存储层由介电层配置的电荷撷取闪存(charge trap flash，CTF)。

还应注意，存储器装置150不仅仅局限于闪速存储器装置。例如，存储器装置150可以是DRAM或者SRAM装置。

存储器装置150的电压发生器310可以产生字线电压，例如程序电压、读取电压或者通过电压，以根据操作方式被供给到各个字线。电压发生器310可以产生电压以被供给到体材料(bulks)，例如形成存储器单元的阱区。电压发生器310可以在控制电路(未显示)的控制下执行电压产生操作。电压发生器310可以产生多个可变读取电压以产生多个读取数据。在控制电路的作用下，电压发生器310可以选择一个存储块或者存储器单元阵列的部分，从选择的存储块中选择一个字线，并且将字线电压提供给选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可以被控制电路控制，并且根据操作方式可以用作读取放大器或者写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的读取放大器。而且，在程序操作期间，读取/写入电路320可以用作写入驱动器，该写入驱动器根据存储在存储器单元阵列中的数据驱动位线。读写电路320可以在程序操作期间，从缓存器(未显示)接收要被写入存储器单元阵列中的数据，并且可以根据输入的数据驱动位线。为了这个目的，读取/写入电路320可以包括分别与列(或者位线)或者列对(或者位线对)相对应的多个页面缓存器322、324和326。页面缓存器322、324和326的每个可以包括多个锁存器(未显示)。

图4是图示说明根据本发明的实施例的存储器装置150的多个存储块152至156的实例的方框图。

如图4所示，存储器装置150可以包括多个存储块BLK 0至BLK N-1。存储块BLK 0至BLK N-1中的每个可以以3D结构或者竖直结构实现。各个存储块BLK 0至BLK N-1可以包括在第一至第三方向上延伸的多个结构，例如，x轴方向、y轴方向和z轴方向。

各个存储块BLK 0至BLK N-1可以包括在第二方向上延伸的多个NAND串NS(图8)。多个NAND串NS可以设置在第一方向和第三方向上。每个NAND串NS可以电联接到位线BL，至少一个源极选择线SSL，至少一个接地选择线GSL，多个字线WL，至少一个伪字线DWL和共源极线CSL。各个存储块BLK 0至BLK N-1可以电联接到多个位线BL，多个源极选择线SSL，多个接地选择线GSL，多个字线WL，多个伪字线DWL和多个共源极线CSL。

图5是图4所示的多个存储块BLK 0至BLK N-1的一个存储块BLK i的立体图。图6是沿图5所示的存储块BLK i的线I-I’截取的截面图。

参照图5和图6，存储块BLK i可以包括在第一至第三方向上延伸的结构。

存储块可以包括衬底5111，衬底5111包括掺杂有第一类型杂质的硅材料。例如，衬底5111可以包括掺杂有p型杂质的硅材料。衬底5111可以是p型阱，例如穴p阱。衬底5111可以进一步包括围绕p型阱的n型阱。尽管，在本发明的实施例中，衬底5111示例为p型硅，但是应当注意，衬底5111不局限于p型硅。

在第一方向上延伸的多个掺杂区域5311至5314可以设置在衬底5111上方。掺杂区域在第三方向上以规则间隔隔开。多个掺杂区域5311至5314可以包含与衬底5111中使用的杂质的类型不同的第二类型杂质。例如，多个掺杂区域5311至5314可以掺杂有n型杂质。尽管，在本发明的实施例中，第一至第四掺杂区域5311至5314示例为n型，但是应当注意，它们不局限于n型。

在第一和第二掺杂区域5311和5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可以在第二方向上以规则间隔隔开。介电材料区域5112也可以与衬底5111在第二方向上隔开预定距离。每个介电材料区域5112可以在第二方向上彼此隔开预定距离。介电材料5112可以包括任何适当的介电材料，比如二氧化硅。

在两个连续掺杂区域之间(例如掺杂区域5311和5312之间)的衬底5111上方的区域中，多个柱体5113在第一方向上以规则间隔隔开。多个柱体5113在第二方向上延伸并且可以穿过介电材料区域5112使得多个柱体5113可以与衬底5111电联接。每个柱体5113可以包括一种或多种材料。例如，每个柱体5113可以包括内层5115和外表面层5114。表面层5114可以包括掺杂有杂质的掺杂硅材料。例如，表面层5114可以包括掺杂有与衬底5111相同或相同类型的杂质的硅材料。尽管，在本发明的实施例中，表面层5114示例为包括p型硅，但是表面层5114不局限于p型硅并且技术人员可以容易想到其它实施例，其中衬底5111和柱体5113的表面层5114可以掺杂有n型杂质。

每个柱体5113的内层5115可以由介电材料形成。内层5115可以是或者包括诸如二氧化硅的介电材料。

在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可以沿着介电材料区域5112、柱体5113和衬底5111的暴露表面设置。介电层5116的厚度可以小于介电材料区域5112之间的距离的一半。换句话说，不同于介电材料5112和介电层5116的材料的区域可以设置在(i)介电层5116和(ii)介电层5116之间，其中(i)介电层5116在介电材料区域5112的第一介电材料的底面的下方，(ii)介电层5116设置在介电材料区域5112的第二介电材料的顶面的上方。介电材料区域5112可以位于第一介电材料下方。

在连续掺杂区域之间的区域中，比如在第一和第二掺杂区域5311和5312之间区域中，多个导电材料区域5211至5291可以设置在介电层5116的暴露表面的上方。在第一方向上延伸的多个导电材料区域可以在具有多个介电材料区域5112的交错构造中，在第二方向上以规则间隔隔开。介电层5116填充导电材料区域和介电材料区域5112之间的空间。例如，在第一方向上延伸的导电材料区域5211可以设置在邻近衬底5111的介电材料区域5112和衬底5111之间。特别地，在第一方向上延伸的导电材料区域5211可以设置在(i)介电层5116和(ii)介电层5116之间，其中(i)介电层5116设置在衬底5111上方，(ii)介电层5116设置在邻近衬底5111的介电材料区域5112的底面的下方。

在第一方向上延伸的导电材料区域5211至5291的每个可以设置在(i)介电层5116和(ii)介电层5116之间，其中(i)介电层5116设置在介电材料区域5112中的一个的顶面的上方，(ii)介电层5116设置在下一个介电材料区域5112的底面的下方。在第一方向上延伸的导电材料区域5221至5281可以设置在介电材料区域5112之间。在第一方向上延伸的顶部导电材料区域5291可以设置在最高的介电材料5112的上方。在第一方向上延伸的导电材料区域5211至5291可以由金属材料制成或者包括金属材料。在第一方向上延伸的导电材料区域5211至5291可以由导电材料制成或者包括导电材料，比如多晶硅。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可以设置：在第一方向上延伸的多个介电材料区域5112、在第一方向上连续布置并且在第二方向上穿过多个介电材料区域5112的多个柱体5113、设置在多个介电材料区域5112和多个柱体5113的暴露表面上方的介电层5116、和在第一方向上延伸的多个导电材料区域5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可以设置：在第一方向上延伸的多个介电材料区域5112、在第一方向上连续布置并且在第二方向上穿过多个介电材料区域5112的多个柱体5113、设置在多个介电材料区域5112和多个柱体5113的暴露表面上方的介电层5116、和在第一方向上延伸的多个导电材料区域5213至5293。

漏极5320可以分别设置在多个柱体5113的上方。漏极5320可以由掺杂有第二类型杂质的硅材料制成。漏极5320可以由掺杂有n型杂质的硅材料制成。尽管为了方便说明起见，漏极5320示例为包括n型硅，但是应当注意，漏极5320不局限于n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以设置为垫的形状且在每个对应柱体5113的顶面的上方。

在第三方向上延伸的导电材料区域5331至5333可以设置在漏极5320上方。导电材料区域5331-5333中的每个可以以第一方向上相互间的预设间隔距离延伸地设置在顺次布置在第三方向的漏极5320上方。各个导电材料区域5331至5333可以与其下方的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料区域5331至5333可以通过接触插头电联接。在第三方向上延伸的导电材料区域5331至5333可以由金属材料制成。在第三方向上延伸的导电材料区域5331至5333可以由导电材料制成，比如多晶硅。

在图5和图6中，各个柱体5113可以与在介电层5116和第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

现在参照图7，在图6所示的晶体管结构TS中，介电层5116可以包括第一至第三副介电层5117、5118和5119。

每个柱体5113中的p型硅的表面层5114可以用作主体。邻近柱体5113的第一副介电层5117可以用作隧道介电层，并且可以包括热氧化层。

第二副介电层5118可以用作电荷存储层。第二副介电层5118可以用作电荷捕获层，并且可以包括氮化物层或者金属氧化物层，比如氧化铝层、二氧化铪层等等。

邻近导电材料5233的第三副介电层5119可以用作阻断介电层。邻近在第一方向上延伸的导电材料5233的第三副介电层5119可以形成为单层或者多层。第三副介电层5119可以为高介电常数介电层，例如氧化铝层、二氧化铪层等等，其介电常数大于第一和第二副介电层5117和5118。

导电材料5233可以用作门或者控制门。例如，门或者控制门5233、阻断介电层5119、电荷存储层5118、隧道介电层5117和主体5114可以形成晶体管或者存储器单元晶体管结构。例如，第一至第三副介电层5117至5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便说明起见，在每个柱体5113中的p型硅的表面层5114将被称为在第二方向上的主体。

存储块BLK i可以包括多个柱体5113。例如，存储块BLK i可以包括多个NAND串NS。具体地，存储块BLK i可以包括在第二方向或者垂直于衬底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可以包括在第二方向上设置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作接地选择晶体管GST。

门或者控制门可以对应于在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293。例如，门或者控制门可以在第一方向上延伸并且形成字线和包括至少一个源极选择线SSL和至少一个接地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料区域5331至5333可以电联接到NAND串NS的一端。在第三方向上延伸的导电材料区域5331至5333可以用作位线BL。例如，在一个存储块BLK i中，多个NAND串NS可以电联接到一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311至5314可以设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可以用作共源极线CSL。

例如，存储块BLK i可以包括在垂直于衬底5111的方向上，例如第二方向上，延伸的多个NAND串NS，并且可以用作例如电荷捕获型存储器的NAND闪速存储器块，其中多个NAND串NS电联接到一个位线BL。

尽管图5至图7中图示说明在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293设置了九(9)层，但是应当注意，在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293并不局限于此。例如，在第一方向上延伸的导电材料区域可以设置为八(8)层、十六(16)层或者任何多层。例如，在一个NAND串NS中，晶体管的数量可以为8、16或更多。

尽管图5至图7图示说明三(3)个NAND串NS电联接到一个位线BL，但是应当注意，实施例不局限于此。在存储块BLK i中，m个NAND串NS可以电联接到一个位线BL，m为正整数。第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及共源极线5311至5314的数量可以随着电联接到一个位线BL的NAND串NS的数量变化。

此外，虽然图5至图7图示说明三(3)个NAND串NS电联接到在第一方向上延伸的一个导电材料，但是应当注意，实施例不局限于此。例如，n个NAND串NS可以电联接到在第一方向上延伸的一个导电材料，n为正整数。位线5331至5333的数量可以随着电联接到在第一方向上延伸的一个导电材料的NAND串NS的数量变化。

参照图8，在具有第一结构的块BLK i中，多个NAND串NS 11至NS 31可以设置在第一位线BL1和共源极线CSL之间。第一位线BL 1可以对应于在第三方向上延伸的图5和图6的导电材料区域5331。NAND串NS 12至NS 32可以设置在第二位线BL 2和共源极线CSL之间。第二位线BL 2可以对应于在第三方向上延伸的图5和图6的导电材料区域5332。NAND串NS 13至NS 33可以设置在第三位线BL 3和共源极线CSL之间。第三位线BL 3可以对应于在第三方向上延伸的图5和图6的导电材料区域5333。

每个NAND串NS的源极选择晶体管SST可以电联接到对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电联接到共源极线CSL。存储器单元MC 1和MC 6可以设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在这个实例中，NAND串NS可以由行和列的单元定义。电联接到一个位线的NAND串NS可以形成一列。电联接到第一位线BL 1的NAND串NS 11至NS 31可以对应于第一列。电联接到第二位线BL 2的NAND串NS 12至NS 32可以对应于第二列。电联接到第三位线BL 3的NAND串NS 13至NS 33可以对应于第三列。电联接到一个源极选择线SSL的NAND串NS可以形成一行。电联接到第一源极选择线SSL 1的NAND串NS 11至NS 13可以形成第一行。电联接到第二源极选择线SSL 2的NAND串NS 21至NS 23可以形成第二行。电联接到第三源极选择线SSL 3的NAND串NS 31至NS 33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，与接地选择晶体管GST邻近的存储器单元MC 1的高度可以具有例如值‘1’。在每个NAND串NS中，当从衬底5111测量时，存储器单元的高度可以随着存储器单元接近源极选择晶体管SST增加。例如，在每个NAND串NS中，与源极选择晶体管SST邻近的存储器单元MC 6的高度可以具有例如值‘7’。

在相同行中的NAND串NS的源极选择晶体管SST可以共用源极选择线SSL。在不同的行中的NAND串NS的源极选择晶体管SST可以分别电联接到不同的源极选择线SSL 1、SSL 2和SSL 3。

在相同行上的NAND串NS的相同高度处的存储器单元可以共用字线WL。例如，在相同高度处，电联接到不同行中的NAND串NS的存储器单元MC的字线WL可以彼此互相电联接。在相同行的NAND串NS中的相同高度处的伪存储器单元DMC可以共用伪字线DWL。例如，在相同高度或者水平处，电联接到不同行中的NAND串NS的伪存储器单元DMC的伪字线DWL可以彼此互相电联接。

位于相同水平或者高度或者层的字线WL或者伪字线DWL在可以设置在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的每个层处可以彼此电联接。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293可以通过接触部共同电联接到上层。换句话说，在相同行中的NAND串NS的接地选择晶体管GST可以共用接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共用接地选择线GSL。例如，NAND串NS 11至NS 13、NS 21至NS 23和NS 31至NS 33可以共同电联接到接地选择线GSL。

共源极线CSL可以共同电联接到NAND串NS。在衬底5111上方的有源区域上方，第一至第四掺杂区域5311至5314可以被电联接。第一至第四掺杂区域5311至5314可以通过接触部共同电联接到上层。

例如，如图8所示，联接相同高度或者水平的字线WL可以彼此电联接。因此，当选择某个高度处的字线WL时，可以选择电联接到该选择的字线WL的全部NAND串NS。在不同行中的NAND串NS可以电联接到不同的源极选择线SSL。因此，在电联接到相同字线WL的NAND串NS之中，通过从源极选择线SSL 1至SSL 3中选择一个，在未选择的行中的NAND串NS可以与位线BL 1至BL 3电隔离。换句话说，通过从源极选择线SSL 1至SSL 3中选择一个，可以选择在与选择的源极选择线相同的行上布置的NAND串NS。此外，通过从位线BL 1至BL 3中选择一个，可以选择在与选择的位线相同的列上布置的NAND串NS。因此，可以仅选择在与选择的源极线相同的行上且与选择的位线相同的列上布置的NAND串NS。

在每个NAND串NS中，可以设置伪存储器单元DMC。在图8中，例如，伪存储器单元DMC可以设置在每个NAND串NS中的第三存储器单元MC 3和第四存储器单元MC 4之间。例如，第一至第三存储器单元MC 1至MC 3可以设置在伪存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC 4至MC 6可以设置在伪存储器单元DMC和源极选择晶体管SST之间。每个NAND串NS的存储器单元MC可以通过伪存储器单元DMC分成两(2)个存储器单元群。在分开的存储器单元群中，与接地选择晶体管GST邻近的存储器单元，例如MC 1至MC 3，可以称为下部存储器单元群，并且与源极选择晶体管SST邻近的剩余存储器单元，例如MC 4至MC 6，可以称为上部存储器单元群。

在下文中，将参照图9至图11进行详细说明，图9至图11显示根据用不同于第一结构的三维(3D)非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性图示说明用不同于上文参考图5至图8描述的第一结构的三维(3D)非易失性存储器装置实现的存储器装置的立体图，并且显示图4的多个存储块中的存储块BLK j，其中三维(3D)非易失性存储器装置不同于如参照图5至图8所述的第一结构。图10是沿着图9的线VII-VII’截取的存储块BLK j的截面图。

参照图9和图10，存储块BLK j可以包括在第一至第三方向上延伸的结构并且可以包括衬底6311。衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p型杂质的硅材料。衬底6311可以是p型阱，例如穴p阱。衬底6311可以进一步包括围绕p型阱的n型阱。虽然在所述的实施例中，衬底6311示例为p型硅，但是应当注意，衬底6311不局限于p型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321至6324设置在衬底6311上方。第一至第四导电材料区域6321至6324可以在z轴方向上分离预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325至6328可以设置在衬底6311上方。第五至第八导电材料区域6325至6328可以在z轴方向上分离预定距离。第五至第八导电材料区域6325至6328可以在y轴方向上与第一至第四导电材料6321至6324分离。

多个下部柱体DP可以设置成穿过第一至第四导电材料区域6321至6324。每个下部柱体DP可以在z轴方向上延伸。而且，多个上部柱体UP可以设置成穿过第五至第八导电材料区域6325至6328。每个上部柱体UP可以在z轴方向上延伸。

下部柱体DP和上部柱体UP的每个可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的通道。表面层6363可以包括阻断介电层、电荷存储层和隧道介电层。

下部柱体DP和上部柱体UP可以通过管栅极PG彼此互相电联接。管栅极PG可以设置在衬底6311中。例如，管栅极PG可以包括与下部柱体DP和上部柱体UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以设置在下部柱体DP上方。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作共源极线CSL。

漏极6340可以设置在上部柱体UP的上方。漏极6340可以包括n型硅材料。在y轴方向上延伸的第一和第二上部导电材料区域6351和6352可以设置在漏极6340上方。

第一和第二上部导电材料区域6351和6352可以沿着x轴方向隔开。第一和第二上部导电材料区域6351和6352可以由金属形成。第一和第二上部导电材料区域6351和6352以及漏极6340可以通过接触插头互相电联接。第一和第二上部导电材料区域6351和6352可以分别用作第一和第二位线BL 1和BL 2。

第一导电材料6321可以用作源极选择线SSL。第二导电材料6322可以用作第一伪字线DWL 1。第三和第四导电材料区域6323和6324可以分别用作第一和第二主要字线MWL 1和MWL 2。第五和第六导电材料区域6325和6326可以分别用作第三和第四主要字线MWL 3和MWL 4。第七导电材料6327可以用作第二伪字线DWL 2。第八导电材料6328可以用作漏极选择线DSL。

下部柱体DP和与下部柱体DP邻近的第一至第四导电材料区域6321至6324可以形成下部串。上部柱体UP和与上部柱体UP邻近的第五至第八导电材料区域6325至6328可以形成上部串。下部串和上部串可以通过管栅极PG彼此互相电联接。下部串的一端可以电联接到用作共源极线CSL的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340电联接到对应的位线。一个下部串和一个上部串可以形成在用作共源极线CSL的第二类型的掺杂材料6312和用作位线BL的上部导电材料层6351和6352中对应的一个之间电联接的一个单元串。

例如，下部串可以包括源极选择晶体管SST、第一伪存储器单元DMC 1以及第一和第二主存储器单元MMC 1和MMC 2。上部串可以包括第三和第四主存储器单元MMC 3和MMC 4、第二伪存储器单元DMC 2以及漏极选择晶体管DST。

在图9和图10中，上部串和下部串可以形成NAND串NS。NAND串NS可以包括多个晶体管结构TS。由于上面参照图7详细描述了包括在图9和图10中的NAND串NS中的晶体管结构，因此这里将省略其详细说明。

图11是图示说明具有如上参照图9和图10所述的第二结构的存储块BLK j的等效电路的电路图。为了方便起见，仅显示在第二结构中的存储块BLK j中形成一对的第一串ST 1和第二串ST 2。

参照图11，在具有第二结构的存储块BLK j中，按照限定多个对的方式，可以设置多个单元串，其中每个单元串用如上参照图9和图10所述的通过管栅极PG电联接的一个上部串和一个下部串实现。

例如，在具有第二结构的存储块BLK j中，例如沿着第一通道CH 1(未显示)堆叠的存储器单元CG 0至CG 31，至少一个源极选择门SSG 1和至少一个漏极选择门DSG 1可以形成第一串ST 1，并且例如沿着第二通道CH 2(未显示)堆叠的存储器单元CG 0至CG 31，至少一个源极选择门SSG 2和至少一个漏极选择门DSG 2可以形成第二串ST 2。

第一串和第二串ST 1和ST 2可以电联接到相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST 1可以电联接到第一位线BL 1。第二串ST 2可以电联接到第二位线BL 2。虽然图11显示第一串ST 1和第二串ST 2可以电联接到相同的漏极选择线DSL和相同的源极选择线SSL，但是可以设计成第一串ST 1和第二串ST 2可以电联接到相同的源极选择线SSL和相同的位线BL，第一串ST 1可以电联接到第一漏极选择线DSL 1并且第二串ST 2可以电联接到第二漏极选择线DSL 2。此外，可以设计成第一串ST 1和第二串ST 2可以电联接到相同的漏极选择线DSL和相同的位线BL，第一串ST 1可以电联接到第一源极选择线SSL 1并且第二串ST 2可以电联接到第二源极选择线SSL 2。

在下文中，参照图12至图15将详细描述对于根据本发明的实施例的存储器系统中的存储器装置进行的数据处理操作。在一些实施例中，将描述根据从主机102接收的命令对存储器装置150进行命令处理操作。

图12至图14是图示说明根据本发明的实施例的存储器系统的数据处理操作的图。例如，存储器系统可以是图1所示的存储器系统110。因此，例如，存储器系统110可以写入并存储与从主机102接收的命令相对应的数据。存储器系统110可以将与接收的写入命令相对应的写入数据写入并存储到包括在存储器装置150中的多个存储块。而且，存储器系统110可以更新与写入到多个存储块的数据相对应的映射数据，并且将更新的映射数据存储在多个存储块中以对存储器装置150执行命令操作。

此外，为了方便说明起见，作为示例，假设存储器系统的数据处理操作可以由控制器130执行。例如，包括在控制器130中的处理器134可以通过FTL执行数据处理操作。此外，控制器130可以执行与从主机102接收的命令相对应的写入操作。即，控制器130可以将与命令相对应的用户数据写入并存储到存储器装置150的存储块中。此外，控制器130可以产生并且更新与用户数据的存储相对应的映射数据。例如，映射数据可以包括包含逻辑到物理(L2P)信息(此后，称为‘逻辑信息’)的第一映射数据和包含物理到逻辑(P2L)信息(此后，称为‘物理信息’)的第二映射数据。于是，控制器130可以将产生且更新的映射数据写入并存储到存储器装置150的存储块中。

在本实施例中，当从主机102接收写入命令时，控制器130可以将与写入命令相对应的用户数据写入并存储到存储器装置150的存储块中。例如，控制器130可以将与写入命令相对应的用户数据写入并存储到在存储块的多个用户数据块之中的开放块或者空块中。

控制器130可以更新且存储存储块中的第一映射数据和第二映射数据。例如，控制器130可以在存储块的多个映射块之中的开放块或者空块中存取。第一映射数据可以包括作为逻辑信息的L2P映射表，其中逻辑信息包含关于存储在存储块中的用户数据的逻辑地址和物理地址之间的映射信息。第二映射数据可以包括作为物理信息的P2L映射表，其中物理信息包含关于具有用户数据存储在其中的存储块的物理地址和逻辑地址之间的映射信息。

特别地，当从主机102接收写入命令时，控制器130可以将与写入命令相对应的用户数据写入并存储到存储块中，并且将存储在存储块中的用于用户数据的第一和第二映射数据存储到存储块中。此时，控制器130可以将用户数据的数据段和物理段(例如，P2L段)存储在存储器装置150的存储块中。物理段可以包括与第一映射数据的逻辑段(例如，L2P段)相对应的第二映射数据的物理信息。

在本实施例中，控制器130可以将与从主机102接收的写入命令相对应的用户数据的数据段，在程序(即，页面)基础上，写入并存储到存储器装置150的存储块之中的对应存储块的多个页面中。此外，控制器130可以同样在程序(即，页面)基础上，将与用于用户数据的写入操作相对应的映射数据的映射段写入并存储到对应的存储块的页面中。例如，控制器130可以在程序(即，页面)基础上，将第一和第二映射数据(即L2P段和P2L段)的映射段写入并存储到对应存储块的页面中。特别地，控制器130可以在程序(即，页面)基础上，将通过更新映射数据更新的映射段写入并存储到存储块的页面中。

特别地，当其大小小于单元程序的大小或者单元页面的大小的映射段根据映射数据的更新而产生并更新时，控制器130可以选择多个映射段，并且将选择的映射段的大小设置成单元页面的大小。例如，当产生并更新具有小于4千字节(KB)的单元页面的大小(例如，与1KB的NOP(部分程序的数量)相对应的大小)的映射段时，控制器130可以选择多个映射段，并且将选择的映射段的大小设置成单元页面的大小。NOP可以通过分割单元程序获得。换句话说，当映射段产生并更新如对应于1KB的NOP的大小，而不是对应于4KB的单元页面的大小时，控制器130可以选择具有NOP大小的多个映射段，将该多个映射段的整个大小设置成4KB的单元页面的大小，并且在页面基础上将选择的映射段写入并存储到包括在对应存储块中的页面中。例如，当如上所述，每个映射段具有1KB的NOP大小时，控制器130可以选择四个映射段，将映射段的整个大小设置成对应于单元页面的大小的4KB，并且在页面基础上将选择的映射段写入并存储到对应存储块的页面中。

在下文中，为了方便说明起见，在以下情况下描述数据处理操作的实例，其中：当用户数据的数据段和映射数据的映射段在程序(即，页面)基础上被写入并存储到存储器装置150的存储块中时，单元页面的大小设置成4KB，每个数据段的大小设置成4KB，每个映射段的大小设置成1KB。但是，应当注意，在对应于第三大小的程序基础上(即，在页面基础上)，存储器系统可以将具有第一大小的数据段和具有第二大小的映射段写入并存储到包括在存储器装置150的存储块中的页面中。

即，控制器130可以在程序(即，页面)基础上，将对应于从主机102接收的写入命令的用户数据的数据段和映射数据的映射段写入并存储到包括在存储器装置150的存储块中的页面中。此外，当在任意时间点写入的数据段或者映射段的大小小于单元页面的大小时，控制器130可以选择在该任意时间点的下一个时间点待被写入的数据段或者映射段，并且在页面基础上写入选择的数据段或者映射段。换句话说，控制器130可以选择具有NOP大小的在任意时间点的数据段或者映射段以及在下一个时间点的数据段或者映射段，然后在页面基础上将选择的数据段或者映射段写入并存储到对应存储块的页面中。此时，在下一个时间点具有NOP大小的数据段或者映射段可以预写入并存储到存储器装置150的存储块中。

因此，存储器系统可以在页面基础上写入并存储与从主机102接收的命令相对应的写入数据。存储器系统还可以在页面基础上写入并存储用于写入数据的映射数据。因此，存储器系统可以快速处理写入数据和映射数据，这意味着存储器系统可以比现有存储器系统更快速地执行写入操作。

在下文中，将参照图12至图14更详细地说明存储器系统的数据处理操作。

参照图12，控制器130可以将与从主机102接收的命令相对应的数据写入并存储到在存储器装置150的存储块之中的数据块1250的开放块中。例如，控制器130可以将对应于写入命令的用户数据写入并存储到在存储器装置150的存储块之中的数据块1250的开放块中，即块0(1252)、块1(1254)和块2(1256)。此外，控制器130可以根据对数据块1250进行的写入操作，将用于用户数据的映射数据存储在存储器装置150的存储块之中的映射块1260的开放块1262和1264中。

控制器130可以将指示用户数据存储在存储器装置150中的块0(1252)、块1(1254)和块2(1256)的页面中的信息，例如第一和第二映射数据，存储到包括在映射块1260中的开放块中。换句话说，控制器130可以将第一映射数据的逻辑段(即，L2P段)存储在映射块1260的第一块1262中，并且将第二映射数据的物理段(即，P2L段)存储在映射块1260的第二块1264中。

控制器130可以将与从主机102接收的命令相对应的数据(例如，对应于写入命令的用户数据)高速缓存和缓冲到包括在控制器130的存储器144中的第一缓存器1210中。换句话说，控制器130可以将用户数据的数据段1212存储在用作数据缓存器/高速缓冲存储器的第一缓存器1210中。于是，控制器130可以在程序基础上或者页面基础上，将存储在第一缓存器1210中的数据段1212写入并存储到包括在存储器装置150的数据块1250中的开放块1252、1254和1256的页面中。

由于与从主机102接收的命令相对应的用户数据的数据段1212写入并存储到包括在存储器装置150的数据块1250中的开放块1252、1254和1256的页面中，控制器130可以产生第一和第二映射数据，并且将第一和第二映射数据存储在包括在控制器130的存储器144中的第二缓存器1220中。即，控制器130可以将用于用户数据的第一映射数据的L2P段1222和第二映射数据的P2L段1224存储到用作图像缓存器/高速缓冲存储器的第二缓存器1220中。此时，控制器130的存储器144的第二缓存器1220可以存储第一映射数据的L2P段1222和第二映射数据的P2L段1224。例如，第二缓存器1220可以存储第一映射数据的L2P段1222的映射表和第二映射数据的P2L段1224的映射表。

控制器130可以在程序基础上，例如，页面基础上，将第一映射数据的L2P段1222和第二映射数据的P2L段1224分别存储到存储器装置150的映射块1260的第一和第二块1262和1264中，其中L2P段1222和P2L段1224存储在第二缓存器1220中。此外，为了执行与从主机102接收的命令相对应的命令操作，(例如，写入操作或者读取操作)，控制器130可以扫描用于与所述命令相对应的用户数据的第一和第二映射数据。在实施例中，控制器130可以扫描在存储在第二缓存器1220中的第一映射数据的L2P段1222和第二映射数据的P2L段1224中用于用户数据的映射数据。在另一实施例中，控制器130可以将在存储器装置150的映射块1260的第一和第二块1262和1264中分别存储的第一映射数据的L2P段和第二映射数据的P2L段，加载到第二缓存器1220，然后扫描加载在第二缓存器1220中的第一映射数据的L2P段和第二映射数据的P2L段中用于用户数据的映射数据。在下文中，为了方便描述起见，将举例说明以下情况：与从主机102接收的写入命令相对应的用户数据的数据段1212被写入并存储到存储器装置150的存储块之中的块0(1252)中，以及与数据段1212的存储相对应的映射数据的映射段(例如，第一映射数据的L2P段1222)被更新并存储在存储器装置150的存储块之中的第一块1262中。

参照图12和图13，当从主机102接收命令(例如，写入命令)时，控制器130可以将与写入命令相对应的用户数据的数据段1212存储在包括在控制器130的存储器144中的第一缓存器1210中。此时，控制器130可以将用户数据的数据段1212存储在第一缓存器1210中。例如，数据段1212可以包括具有逻辑页码0(在下文中，称为数据0)的数据段、具有逻辑页码5(在下文中，称为数据5)的数据段、具有逻辑页码31(在下文中，称为数据31)的数据段和逻辑页码36(在下文中，称为数据36)的数据段。

控制器130可以将存储在第一缓存器1210中的用户数据的数据段1212，写入并存储到包括在存储器装置150的块0(1252)中的页面中。在第一缓存器1210中存储的用户数据的数据段1212之中，数据0可以存储在块0(1252)的页面0中，数据5可以存储在块0(1252)的页面1中，数据31可以存储在块0(1252)的页面2中，并且数据36可以存储在块0(1252)的页面3中。

存储在控制器130的第一缓存器1210中的数据段1212可以具有对应于单元程序，例如单元页面，的大小(例如，4KB)。控制器130可以在程序基础上，例如，页面基础上，将存储在第一缓存器1210中的数据段1212存储到存储器装置150的存储块中。例如，数据0、5、31和36可以分别具有4KB的大小，并且控制器130可以在4KB的页面基础上，将存储在第一缓存器1210中的所有这些数据(即，数据0、5、31和36)存储到存储器装置150的数据块1250中的块0(1252)的对应页面中，即页面0、页面1、页面2和页面3。

控制器130可以产生指示用户数据的数据段1212写入并存储到包括在存储器装置150的块0(1252)中的页面中的信息，例如第一映射数据的L2P段1222。于是，控制器130可以将第一映射数据的L2P段1222存储在第二缓存器1220中，并且将存储在第二缓存器1220中的L2P段1222存储到包括在存储器装置150的映射块1260中的第一块1262中。例如，控制器130可以将存储在第二缓存器1220中的L2P段1222存储到块10(1350)、块11(1360)、块12(1370)和块i(1380)中。

由于在页面基础上，数据0、5、31和36存储在存储器装置150的数据块1250中的块0(1252)的对应页面中，即页面0、页面1、页面2和页面3中，因此控制器130可以根据数据0、5、31和36的存储更新映射数据。

更具体地，由于数据0、5、31和36存储在块0(1252)的对应页面中，即页面0、页面1、页面2和页面3，因此控制器130可以产生指示数据0存储在块0(1252)的页面0中的L2P段(在下文中，称为L2P段0)，指示数据5存储在块0(1252)的页面1中的L2P段(在下文中，称为L2P段5)，指示数据31存储在块0(1252)的页面2中的L2P段(在下文中，称为L2P段31)，和指示数据36存储在块0(1252)的页面3中的L2P段(在下文中，称为L2P段36)。控制器130可以包括在用于第一映射数据的映射表中的这些L2P段，所述用于第一映射数据的映射表即，包括段索引1314和用于指示数据段的逻辑地址(或者逻辑页码)的索引1314的物理地址1316的L1表1312。

即，控制器130可以产生与在块0(1252)的页面0中的数据0的存储相对应的L2P段0，与在块0(1252)的页面1中的数据5的存储相对应的L2P段5，与在块0(1252)的页面2中的数据31的存储相对应的L2P段31，和与在块0(1252)的页面3中的数据36的存储相对应的L2P段36。于是，控制器130可以将L2P段写入到映射表1310或者1312用于存储在第二缓存器1220中的第一映射数据。此外，控制器130可以更新映射数据(即，根据数据0、数据5、数据31和数据36的存储的映射数据)，并且根据映射数据的更新，更新L2P段0、L2P段5、L2P段31和L2P段36。

为了更新映射数据，控制器130可以检查与更新相对应的L2P段(即，L2P段0、L2P段5、L2P段31和L2P段36)是否存在于在第二缓存器1220中存储的L2P段1320之中。换句话说，控制器130可以检查要被更新的L2P段0、L2P段5、L2P段31和L2P段36是否被包括在存储在第二缓存器1220中的L2P段1320中。此时，当要被更新的L2P段没有存在于存储在第二缓存器1220中的L2P段1320之中时，控制器130可以将要被更新的L2P段从存储器装置150的存储块加载到第二缓存器1220，然后更新加载的L2P段(即，映射数据)。

如图13所示，由于要被更新的L2P段0、L2P段5、L2P段31和L2P段36没有包括在存储在第二缓存器1220中的L2P段1320中，因此控制器130可以将存储在存储器装置150的存储块(例如，块10(1350)和块11(1360))中的L2P段0、L2P段5、L2P段31和L2P段36，加载到第二缓冲器1220。

例如，为了根据在块0(1252)的页面0中的数据0的存储更新L2P段0，控制器130可以将存储在块10(1350)中的L2P段0(1352)加载到控制器130的第二缓冲器1220。换句话说，控制器130可以将存储在块10(1350)中的L2P段0(1352)加载到存储在第二缓存器1220中的L2P段1320。此时，由于控制器130的第二缓存器1220的存储器大小可能受到限制，因此用于加载L2P段0(1352)的空区域不存在于存储在第二缓存器1220中的L2P段1320中。

因此，根据考虑高速缓存段的优先级的缓存替换策略，控制器130可以维持存储在第二缓存器1220中的L2P段1320或者将L2P段1320传输到存储器装置150。例如，缓存替换策略可以替换最近使用的(MRU)段或者最近最少使用的(LRU)段。即，根据缓存替换策略，控制器130可以维持存储在第二缓存器1220中的L2P段1320或者将L2P段1320存储在存储器装置150的存储块中。

在下文中，为了方便说明起见，假定根据考虑MRU/LRU的高速缓存替换策略，在第二缓存器1220的L2P段1320之中按照L2P段9(1322)、L2P段34(1324)、L2P段2(1326)和L2P段3(1328)的顺序确定高速缓存替换优先级。因此，连续选择L2P段9(1322)、L2P段34(1324)、L2P段2(1326)和L2P段3(1328)，作为要被替换或者传输的牺牲段，并且它们被存储到存储器装置150的存储块中。此外，假定映射数据的映射段或者映射数据的L2P段具有第二大小(即，1KB的NOP大小)。

参照图14，由于用于加载L2P段0(1352)的空区域不存在于存储在控制器130的第二缓存器1220中的L2P段1320之中，因此控制器130可以选择具有最高高速缓存替换优先级的L2P段9(1322)作为第一传输(Tx)L2P段1412，以便产生用于L2P段0(1352)的空区域。即，控制器130可以在存储在第二缓存器1220中的L2P段1320之中选择L2P段9(1322)作为第一Tx L2P段1412，并且确定L2P段1320之中的L2P段9(1322)位于其中的区域，作为第一空区域1400。此外，控制器130可以将存储在块10(1350)中的L2P段0(1352)加载到存储在第二缓存器1220中的L2P段1320的第一空区域1400。即，控制器130可以将L2P段0(1352)加载到存储在第二缓存器1220中的L2P段1320。

如上所述，控制器130可以在程序基础上或者页面基础上，将存储在第二缓存器1220中的映射段以及存储在第一缓存器1210中的数据段写入并存储到存储器装置150的存储块中。因此，第一Tx L2P段1412可以在页面基础上被写入并存储到存储器装置150的存储块中。此时，由于第一Tx L2P段1412的大小(即，选择作为第一Tx L2P段1412的L2P段9(1322)的大小)为1KB，因此当映射段存储在存储器装置150的存储块中时，第一Tx L2P段1412的大小小于单元页面的大小。换句话说，第一Tx L2P段1412的大小(例如，1KB的NOP大小)小于4KB的单元页面的大小。因此，控制器130可以在页面基础上，选择与第一Tx L2P段1412要被存储在存储器装置150的存储块中的其它映射段。

更具体地，由于在当前时间点存储在存储器装置150的存储块中的第一Tx L2P段1412的大小小于单元页面的大小，因此在存储在第二缓存器1220中的L2P段1320之中，控制器130可以选择与第一Tx L2P段1412要被预先写入的L2P段。此时，根据缓存替换策略，控制器130可以在存储在第二缓存器1220中的L2P段1320之中，选择具有仅次于最高缓存替换优先级的高速缓存替换优先级的L2P段。例如，控制器130可以选择L2P段34(1324)、L2P段2(1326)和L2P段3(1328)作为第二Tx L2P段1414、第三Tx L2P段1416和第四Tx L2P段1418。

换句话说，由于第一Tx L2P段1412的大小为1KB，其对应于4KB的单元页面的部分，因此根据高速缓存替换优先级，在存储在第二缓存器1220中的L2P段1320之中，控制器130可以选择每个都具有1KB的大小的三个映射段，这三个映射段对应于3KB或者单元页面的其它部分。例如，根据缓存替换策略，控制器130可以在存储在第二缓存器1220中的L2P段1320之中，选择L2P段34(1324)、L2P段2(1326)和L2P段3(1328)。即，控制器130可以选择L2P段34(1324)作为第二Tx L2P段1414，选择L2P段2(1326)作为第三Tx L2P段1416，和选择L2P段3(1328)作为第四Tx L2P段1418。因此，控制器130可以将存储在第二缓存器1220中的L2P段1320之中的L2P段34(1324)、L2P段2(1326)和L2P段3(1328)定位在其中的区域，分别设置成第二空区域1402、第三空区域1404和第四空区域1406。

控制器130可以将存储在存储器装置150的块10(1350)中的对应于数据5的L2P段5，加载到第二缓存器1220的第二空区域1402中。而且，控制器130可以将存储在存储器装置150的块11(1360)中的对应于数据31和数据36的L2P段31和L2P段36，分别加载到第二缓存器1220的第三空区域1404和第四空区域1406中。于是，控制器130可以根据数据5、数据31和数据36的存储更新L2P段5、L2P段31和L2P段36。

控制器130可以将具有4KB的大小且包括Tx L2P段1412、1414、1416和1418的整个Tx L2P段1410传输至存储器装置150，并且在页面基础上，将整个Tx L2P段1410写入并存储到存储器装置150的存储块中。例如，整个Tx L2P段1410可以存储在块12(1370)的空页面1450中。

当根据本发明的实施例的存储器系统执行与从主机102接收的命令相对应的命令操作时，存储器系统可以根据该命令操作，在页面基础上，将存储在控制器130的存储器144中的数据的段写入并存储到存储器装置150的存储块中。此时，当要在任意第一时间点存储的段的大小小于单元页面的大小时，存储器系统根据单元页面的大小可以选择在第一时间点之后的第二时间点要被存储的段以及在第一时间点要被存储的段。于是，存储器系统在第一时间点在页面基础上将选择的段写入存储器装置150的存储块，从而预写入在第二时间点存储的段。因此，存储在控制器130的存储器144中的数据的段可以被快速处理到存储器装置150的存储块。于是，参照图15，将详细说明根据本发明的实施例的存储器系统的数据处理操作。

图15是示意性图示说明根据本发明的实施例的存储器系统中的处理数据的操作的流程图。例如，通过图1、图12、图13和图14所示的存储器系统可以执行操作。

参照图15，当存储器系统110从主机102接收命令并且执行与该命令相对应的命令操作时，在步骤1510，存储器系统110可以检查要被从控制器130的存储器144存储到存储器装置150的存储块中的数据的段。即，当存储器系统110在程序基础上或者页面基础上将对应于命令操作的数据写入并存储到存储器装置150的存储块中时，存储器系统110可以检查存储在控制器130的存储器144中的数据的段。

当检查到要在任意时间点存储到存储器装置150的存储块中的段的大小小于单元页面的大小时，在步骤1520，存储器系统110可以选择并且收集要在任意时间点的下一个时间点被存储到存储块的段。

于是，在步骤1530，存储器系统110可以在页面基础上将选择的段写入并存储到存储器装置150的存储块中。

此时，由于已经参照图12至图14详细说明了以下操作：检查存储在控制器130的存储器144中的数据的段和段的大小，选择与段的大小相对应的段，以及在页面基础上将选择的段写入并存储到存储器装置150的存储块中，因此省略它们的详细说明。

如上所述，根据本发明的实施例的存储器系统和其操作方法提供用于访问存储器装置的较不复杂且更有效的方法，从而比现有存储器系统更快速且稳定地对存储器装置处理数据和处理来自存储器装置的数据。

尽管为了说明的目的已经描述了各种实施例，但是对于本领域的技术人员显而易见的是，在不背离如权利要求所限定的本发明的精神和或范围内，可以进行各种改变和修改。