存储器系统及其操作方法与流程

相关申请的交叉引用

本申请要求于2015年12月24日提交的申请号为10-2015-0186089的韩国专利申请的优先权，其全文通过引用并入本文。

示例性实施例涉及一种半导体设计技术，且更特别地涉及一种将数据处理至存储器装置的存储器系统及其操作方法。

背景技术：

计算机环境范例已变为可在任意时间和任意地方使用的无所不在的计算系统。因此，诸如移动电话、数码相机和笔记本电脑等便携式电子装置的使用已快速增加。这些便携式电子装置一般使用具有用于存储数据的存储器装置即数据存储装置的存储器系统。数据存储装置被用作便携式电子装置的主存储器装置或辅助存储器装置。

因为使用存储器装置的数据存储装置没有活动部件，所以它们提供优良的稳定性、耐久性、高的信息存取速度和低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡以及固态驱动器(ssd)。

技术实现要素：

各个实施例涉及一种能够最小化存储器系统的复杂性和性能下降并且最大化存储器装置的使用效率从而稳定地处理数据的存储器系统及其操作方法。

在实施例中，存储器系统可包括：存储器装置，其包括多个页面和多个字线；以及控制器，其适于对被联接至单个字线的至少一个选择的页面执行编程操作、当在断电中断对至少一个选择的页面执行编程操作之后存储器系统被通电时对至少一个选择的页面执行擦除操作、以及对擦除的至少一个选择的页面重新执行中断的编程操作。

在编程操作期间，控制器可将与编程操作相对应的用户数据和元数据的段存储在控制器的存储器中，且控制器可在第一时间点将段的第一段编程至选择的页面的第一页面。

在断电的第二时间点，控制器可将段的第二段编程至选择的页面的第二页面，在第二时间点之后通电的第三时间点，控制器可对第二页面执行擦除操作，以及在第三时间点之后的第四时间点，控制器可将由于断电导致中断的第二段重新编程至被擦除的第二页面。

在第三时间点，控制器可通过擦除操作将第二页面转化成空白页面或可用页面。

第一页面和第二页面可分别被联接至相应的字线，且编程操作可以是单触发编程操作。

存储器装置可具有三层单元(tlc)结构。

在执行擦除操作之前，控制器可确定对选择的页面的编程操作是否由于断电而被中断。

在执行擦除操作之前，控制器可确定选择的页面是否由于断电而被中断。

断电可以是突然断电。

在实施例中，一种包括控制器和被联接至多个字线的多个页面的存储器系统的操作方法，操作方法可包括：对多个页面中的选择的页面执行编程操作；在对选择的页面执行编程操作期间断电之后系统的电源被接通时，对选择的页面执行擦除操作；以及对擦除的页面重新开始编程操作。

执行编程操作可包括：在命令操作期间，将与程序操作相对应的用户数据和元数据的段存储在控制器的存储器中；以及在第一时间点将段的第一段编程至选择的页面的第一页面。

执行编程操作可进一步包括在第二时间点将段的第二段编程至选择的页面的第二页面，在第二时间点之后的接通电源的第三时间点可对第二页面执行擦除操作，并且在第三时间点之后的第四时间点可通过将由于断电被中断的第二段重新编程至擦除的第二页面来重新开始编程操作。

在第三时间点，擦除操作可通过经过擦除操作将第二页面转换成空白页面或可用页面来执行。

第一页面和第二页面可分别被联接至相应的字线，并且编程操作可以是单触发编程操作。

多个页面可具有三层单元(tlc)结构。

操作方法可进一步包括：在执行除操作之前，确定对选择的页面的编程操作是否由于断电而被中断。

操作方法可进一步包括：在执行擦除操作之前，确定选择的页面是否由于断电而被中断。

断电可以是突然断电。

附图说明

图1是说明根据本发明的实施例的包括存储器系统的数据处理系统的简图。

图2是说明根据本发明的实施例的在图1的存储器系统中采用的存储器装置的简图。

图3是说明根据本发明的实施例的在图2的存储器装置中的存储块的电路图。

图4-图11是示意性地说明根据本发明的实施例的图2中所示存储器装置的简图。

图12和图13是示意性地描述根据本发明的实施例的对存储器系统中的存储器装置的命令操作的示例的简图。

图14是示意性说明根据本发明的实施例的存储器系统的命令操作的流程图。

具体实施方式

下文将参照附图更详细地描述各个实施例。然而，本发明可以各种形式体现并且不应该解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是完整且完全的，并且将本发明充分地传达给本领域的技术人员。在整篇公开中，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。

将理解的是，虽然本文可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件和另一元件。因此，在不脱离本发明的精神和范围的情况下，下文描述的第一元件还可被称为第二元件或第三元件。

将进一步理解的是，当元件被称为“连接至”或“联接至”另一个元件时，它可直接在另一个元件上、连接至或联接至另一个元件，或可存在一个或多个中间元件。此外，将还理解的是，当元件被称为在两个元件“之间”时，它可以为这两个元件之间唯一的元件，或还可存在一个或多个中间元件。

本文所使用的术语仅用于描述特殊实施例的目的且不旨在限制本发明。如本文所用的，单数形式旨在也包括复数形式，除非本文中另有明确地说明。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语指定陈述的元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所用的，术语“和/或”包括相关列举的项目中的一个或多个的任意和所有组合。

除非另有限定，否则本文中所使用的包括技术和科学术语的所有术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在通常使用的词典中定义的术语等术语应被解释为具有与其在相关领域的上下文中的含义相一致的含义并不应以理想化的或过于正式的含义解释，除非本文专门如此定义。

在下列的描述中，为了提供本发明的充分理解，陈述了许多具体细节。本发明可在不具有一些或所有这些具体细节的情况下来实践。在其它情况下，为了不使本发明不必要地混淆，不再详细地描述已知的进程结构和/或进程。

还注意的是，在一些情况下，如对相关技术的技术人员将显而易见的是，结合一个实施例描述的元件可单独地使用或与另一个实施例的其它元件组合使用，除非另有具体说明。

在下文中，将参照附图详细地描述本发明的各个实施例。

现参照图1，提供一种根据本发明的实施例的包括存储器系统的数据处理系统。

根据图1的实施例，数据处理系统100可包括主机102和存储器系统110。

例如，主机102可包括诸如移动电话、mp3播放器和膝上型电脑等便携式电子装置或诸如台式电脑、游戏机、电视和投影仪等电子装置。

存储器系统110可响应于来自主机102的请求操作，并且特别地，存储待被主机102访问的数据。换言之，存储器系统110可被用作主机102的主存储器系统或辅助存储器系统。存储器系统110可根据待与主机102电联接的主机接口的协议利用各种存储装置中的任一种来实施。存储器系统110可利用诸如以下的各种存储装置中的任一种来实施：例如，固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、减小尺寸的mmc(rs-mmc)和微型mmc、安全数字(sd)卡、迷你sd和微型sd、通用串行总线(usb)存储装置、通用闪速存储(ufs)装置、标准闪存(cf)卡、智能媒介(sm)卡、记忆棒等。

用于存储器系统110的存储装置可利用诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)等易失性存储器装置或诸如例如只读存储器(rom)、掩膜rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、铁电随机存取存储器(fram)、相变ram(pram)、磁阻ram(mram)和电阻式ram(rram)等非易失性存储器装置来实施。

存储器系统110可包括存储待被主机102访问的数据的存储器装置150，以及可控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可被集成在一个半导体装置中。例如，控制器130和存储器装置150可被集成在被配置为固态驱动器(ssd)的一个半导体装置中。当存储器系统110被用作ssd时，与存储器系统110电联接的主机102的操作速度可被显著地提高。

控制器130和存储器装置150可被集成在被配置为诸如以下的存储卡的一个半导体装置中：个人计算机存储卡国际协会(pcmcia)卡，标准闪存(cf)卡，智能媒介(sm)卡(smc)，记忆棒，多媒体卡(mmc)，rs-mmc和微型mmc，安全数字(sd)卡，迷你sd、微型sd和sdhc，以及通用闪速存储(ufs)装置。

对于另一示例，存储器系统110可被配置为计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式电脑、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、航海装置、黑匣子、数码相机、数字多媒体广播(dmb)播放器、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、rfid装置或配置计算系统的各种构成元件中的一个。

存储器系统110的存储器装置150可在电源被中断时保留存储的数据以及，特别是在写入操作期间存储由主机102提供的数据和在读取操作期间将存储的数据提供给主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每个可包括多个页面。每个页面可包括多个存储器单元，其中多个字线(wl)被电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如，闪速存储器。闪速存储器可具有三维(3d)堆叠结构。稍后将参照图2至图11详细地描述存储器装置150的结构和存储器装置150的三维(3d)堆叠结构。

存储器系统110的控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据提供至主机102，并且将从由主机102提供的数据存储到存储器装置150中。为了这个目的，控制器130可控制存储器装置150的全部操作，诸如，读取操作、写入操作、编程操作和擦除操作。

详细地，控制器130可包括主机接口单元132、处理器134、错误校正码(ecc)单元138、电源管理单元140、nand闪速控制器142和存储器144。

主机接口单元132可处理由主机102提供的命令和数据以及可通过诸如以下的各种接口协议中的至少一个与主机102通信：例如，通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串列scsi(sas)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、加强型小型磁盘接口(esdi)和集成驱动电子设备(ide)。

ecc单元138可在读取操作期间检测和校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ecc单元138可不校正错误位，以及可输出指示校正错误位失败的错误校正失败信号。

ecc单元138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(ldpc)码、博斯-乔德里-霍昆格姆(bose-chaudhuri-hocquenghem，bch)码、turbo码、里德-所罗门(reed-solomon，rs)码、卷积码、递归系统码(rsc)、格码调制(tcm)、组编码调制(bcm)等。ecc单元138可包括错误校正操作所需的全部电路、系统或装置。

pmu140可提供和管理用于控制器130的电源，即，用于包括在控制器130中的构成元件的电源。

nfc142可作为控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150为闪速存储器时，尤其是当存储器装置150为nand闪速存储器时，nfc142可在处理器134的控制下产生用于存储器装置150的控制信号并处理数据。

存储器144可作为存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102并且将主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储由控制器130和存储器装置150所使用的用于读取、写入、编程和擦除操作的数据。

存储器144可利用易失性存储器来实施。例如，存储器144可利用静态随机存取存储器(sram)或动态随机存取存储器(dram)来实施。如上所述，存储器144可存储由主机102和存储器装置150所使用的用于读取和写入操作的数据。为了存储数据，存储器144可包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可响应于来自主机102的写入请求或读取请求控制存储器系统110的一般操作以及用于存储器装置150的写入操作或读取操作。处理器134可驱动被称为闪存转换层(ftl)的固件以控制存储器系统110的一般操作。处理器134可利用微处理器或中央处理单元(cpu)来实施。

管理单元(未示出)可被包含在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可找到处于用于进一步使用的不令人满意的条件中的坏存储块并对坏存储块执行坏块管理。当存储器装置150为闪速存储器例如nand闪速存储器时，由于nand逻辑功能的特性，编程失败可发生在写入操作期间，例如，发生在编程操作期间。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。并且，由于编程失败导致的坏块使具有3d堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重地恶化，因此需要可靠的坏块管理。

图2是说明图1中示出的存储器装置150的示意图。

根据图2的实施例，存储器装置150可包括多个存储块，例如，第零至第(n-1)块210-240。多个存储块210-240中的每一个可包括多个页面，例如，2^m数量的页面(2^m个页面)，本发明将不限于此。多个页面中的每一个可包括多个存储器单元，其中多个字线被电联接至多个存储器单元。

并且，根据每一存储器单元中可存储或表达的位的数量，存储器装置150可包括多个存储块，如，单层单元(slc)存储块和多层单元(mlc)存储块。slc存储块可包括利用存储器单元实现的多个页面，其中每个存储器单元能够存储1位数据。mlc存储块可包括利用存储器单元实现的多个页面，其中每个存储器单元能够存储多位数据，例如，2位或更多位数据。包含利用每个都能够存储3位数据的存储器单元实施的多个页面的mlc存储块可被定义为三层单元(tlc)存储块。

多个存储块210-240中的每一个可在写入操作期间存储从主机装置102提供的数据，并且可在读取操作期间将存储的数据提供给主机102。

图3是说明图1中示出的多个存储块152-156中的一个的电路图。

根据图3的实施例，存储器装置150的存储块152可包括分别电联接至位线bl0至blm-1的多个单元串340。每一列的单元串340可包括至少一个漏极选择晶体管dst和至少一个源极选择晶体管sst。多个存储器单元或多个存储器单元晶体管mc0至mcn-1可串联地被电联接在选择晶体管dst和选择晶体管sst之间。各自的存储器单元mc0至mcn-1可通过多层单元(mlc)来配置，其中每个mlc存储多个位的数据信息。串340可分别电联接至相应的位线bl0至blm-1。作为参考，在图3中，“dsl”表示漏极选择线，“ssl”表示源极选择线，以及“csl”表示共源线。

尽管图3示出了通过nand闪速存储器单元配置的存储块152作为示例，但要注意的是，根据实施例的存储器装置150的存储块152并不限于nand闪速存储器并且可通过nor闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储器芯片中的1-nand闪速存储器来实现。半导体装置的操作特性可不仅被应用于其中通过导电浮栅配置电荷存储层的闪速存储器装置而且被应用于其中通过介电层配置电荷存储层的电荷捕获闪存(ctf)。

存储器装置150的电压供应块310可提供待根据操作模式被供应给各自的字线的字线电压，例如，编程电压、读取电压和通过电压，以及待被供应至体材料(bulk)例如形成有存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可产生多个可变的读取电压以产生多个读取数据，在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个，选择被选择存储块的字线中的一个以及将字线电压提供给被选择字线和未被选择字线。

存储器装置150的读取/写入电路320可通过控制电路来控制，并且可根据操作模式作为感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可作为用于从存储器单元阵列读取数据的感测放大器。并且，在编程操作期间，读取/写入电路320可作为根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间从缓冲器(未示出)接收待被写入存储器单元阵列中的数据，并且可根据被输入的数据驱动位线。为了这个目的，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，并且多个锁存器(未示出)可被包含在页面缓冲器322、324和326的每一个中。

图4至图11是说明图1中示出的存储器装置150的示意图。

图4是示出图1中示出的存储器装置150的多个存储块152-156的示例的框图。

根据图4的实施例，存储器装置150可包括多个存储块blk0至blkn-1，并且存储块blk0至blkn-1中的每一个可以三维(3d)结构或垂直结构实现。各自的存储块blk0至blkn-1可包括在第一至第三方向例如，x轴方向、y轴方向和z轴方向上延伸的结构。

各自的存储块blk0至blkn-1可包括在第二方向上延伸的多个nand串ns。多个nand串ns可在第一方向和第三方向上提供。每一nand串ns可被电联接至位线bl、至少一个源极选择线ssl、至少一个接地选择线gsl、多个字线wl、至少一个虚拟字线dwl以及共源线csl。也就是说，各自的存储块blk0至blkn-1可被电联接至多个位线bl、多个源极选择线ssl、多个接地选择线gsl、多个字线wl、多个虚拟字线dwl以及多个共源线csl。

图5是图4中示出的多个存储块blk0至blkn-1中的一个blki的立体图。图6是图5中示出的存储块blki沿线i-i＇截取的截面图。

根据图5和图6的实施例，存储器装置150的多个存储块中的存储块blki可包括在第一至第三方向上延伸的结构。

衬底5111可被提供。衬底5111可包括掺杂有第一类型杂质的硅材料。衬底5111可包括掺杂有p型杂质的硅材料或可以是p型阱，例如，袋状(pocket)p型阱，以及包含围绕p型阱的n型阱。尽管假定衬底5111是p型硅，然而要注意的是，衬底5111不限于为p型硅。

在第一方向上延伸的多个掺杂区域5311-5314可被设置在衬底5111上方。多个掺杂区域5311-5314可含有不同于衬底5111的第二类型杂质。多个掺杂区域5311-5314可掺杂有n型杂质。尽管此处假定第一至第四掺杂区域5311-5314是n型，但要注意的是，第一至第四掺杂区域5311-5314不限于为n型。

在第一杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料5112可在第二方向上顺序地设置。介电材料5112和衬底5111可在第二方向上彼此隔开预定距离。介电材料5112可在第二方向上彼此隔开预定距离。介电材料5112可包括诸如氧化硅等介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上顺序地设置且在第二方向上穿过介电材料5112的多个柱状物5113可被设置。多个柱状物5113可分别穿过介电材料5112并且可与衬底5111电联接。每个柱状物5113可通过多种材料来配置。每一柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每一柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型的杂质的硅材料。尽管此处假定每一柱状物5113的表面层5114可包括p型硅，但是每一柱状物5113的表面层5114不限于为p型硅。

每一柱状物5113的内层5115可由介电材料形成。每一柱状物5113的内层5115可被诸如氧化硅等介电材料填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，可设置不同于介电材料5112和介电层5116的材料的区域可被设置在(i)被设置在介电材料5112的第一介电材料的底面上方的介电层5116和(ii)被设置在介电材料5112的第二介电材料的顶面上方的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5219可被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可被设置在邻近衬底5111的介电材料5112和衬底5111之间。特别是，在第一方向上延伸的导电材料5211可被设置在(i)被设置在衬底5111上方的介电层5116和(ii)被设置在邻近衬底5111的介电材料5112的底面上方的介电层5116之间。

在第一方向上延伸的导电材料可被设置在(i)设置在介电材料5112中的一个的顶面上方的介电层5116和(ii)设置在被设置在特定介电材料5112上方的介电材料5112的另一个介电材料的底面上方的介电层5116之间。在第一方向上延伸的导电材料5221-5281可被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可被设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如多晶硅等导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地设置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地设置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5213-5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。尽管为了方便起见，假定漏极5320包括n型硅，但要注意的是，漏极5320不限于为n型硅。例如，每一漏极5320的宽度可大于每一对应的柱状物5113的宽度。每一漏极5320可以焊盘的形状设置在每一对应的柱状物5113的顶面上方。

在第三方向上延伸的导电材料5331-5333可设置在漏极5320上方。导电材料5331-5333可顺序地设置在第一方向上。各自的导电材料5331-5333可与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插塞被电联接。在第三方向上延伸的导电材料5331-5333可以是金属材料。在第三方向上延伸的导电材料5331-5333可以是诸如多晶硅等导电材料。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成nand串ns。每一nand串ns可包括多个晶体管结构ts。

图7是图6中示出的晶体管结构ts的截面图。

根据图7的实施例，在图6中示出的晶体管结构ts中，介电层5116可包括第一至第三子介电层5117、5118和5119。

在每一柱状物5113中的p型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层以及可包括热氧化层。

第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，并且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料5233可作为栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117-5119可形成氧化物-氮化物-氧化物(ono)结构。在实施例中，为了方便起见，在每一柱状物5113中的p型硅的表面层5114将被称为第二方向上的主体。

存储块blki可包括多个柱状物5113。即，存储块blki可包括多个nand串ns。详细地，存储块blki可包括在第二方向或与衬底5111垂直的方向上延伸的多个nand串ns。

每一nand串ns可包括设置在第二方向上的多个晶体管结构ts。每一nand串ns的多个晶体管结构ts中的至少一个可作为串源极晶体管sst。每一nand串ns的多个晶体管结构ts中的至少一个可作为接地选择晶体管gst。

栅或控制栅可对应于在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293。换言之，栅或控制栅可在第一方向上延伸并且可形成字线以及至少一个源极选择线ssl和至少一个接地选择线gsl至少两个选择线。

在第三方向上延伸的导电材料5331-5333可被电联接至nand串ns的一端。在第三方向上延伸的导电材料5331-5333可作为位线bl。即，在一个存储块blki中，多个nand串ns可被电联接至一个位线bl。

在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至nand串ns的另一端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为共源线csl。

即，存储块blki可包括在与衬底5111垂直的方向例如第二方向上延伸的多个nand串ns并且可作为例如电荷捕获类型存储器的nand闪速存储块，在nand闪速存储块中，多个nand串ns电联接至一个位线bl。

尽管图5至图7中示出了在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293被设置在9层中，但要注意的是，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293不限于被设置在9层中。例如，在第一方向上延伸的导电材料可被设置在8层、16层或任意多个层中。换言之，在一个nand串ns中，晶体管的数量可以是8、16或更多个。

尽管在图5至图7中示出了3个nand串ns被电联接至一个位线bl，但要注意的是，实施例不限于具有被电联接至一个位线bl的3个nand串ns。在存储块blki中，m数量的nand串ns可被电联接至一个位线bl，m是正整数。根据被电联接至一个位线bl的nand串ns的数量，也可控制在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和共源线5311-5314的数量。

进一步地，尽管图5至图7中示出了3个nand串ns被电联接至在第一方向上延伸的一个导电材料，但要注意的是，本实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个nand串ns。例如，n数量的nand串ns可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的nand串ns的数量，也可控制位线5331-5333的数量。

图8是说明参照图5至图7描述的具有第一结构的存储块blki的等效电路图。

根据图8的实施例，在具有第一结构的块blki中，nand串ns11-ns31可被设置在第一位线bl1和共源线csl之间。第一位线bl1可对应于在第三方向上延伸的图5和图6的导电材料5331。nand串ns12-ns32可被设置在第二位线bl2和共源线csl之间。第二位线bl2可对应于在第三方向上延伸的图5和图6的导电材料5332。nand串ns13-ns33可被设置在第三位线bl3和共源线csl之间。第三位线bl3可对应于在第三方向上延伸的图5和图6的导电材料5333。

每一nand串ns的源极选择晶体管sst可被电联接至相应的位线bl。每一nand串ns的接地选择晶体管gst可被电联接至共源线csl。存储器单元mc可被设置在每一nand串ns的源极选择晶体管sst和接地选择晶体管gst之间。

在本实例中，nand串ns可通过行和列的单元定义以及被电联接至一个位线的nand串ns可形成一列。被电联接至第一位线bl1的nand串ns11-ns31可对应于第一列，被电联接至第二位线bl2的nand串ns12-ns32可对应于第二列，以及被电联接至第三位线bl3的nand串ns13-ns33可对应于第三列。被电联接至一个源极选择线ssl的nand串ns可形成一行。被电联接至第一源极选择线ssl1的nand串ns11-ns13可形成第一行，被电联接至第二源极选择线ssl2的nand串ns21-ns23可形成第二行，以及被电联接至第三源极选择线ssl3的nand串ns31-ns33可形成第三行。

在每一nand串ns中，高度可被定义。在每一nand串ns中，邻近接地选择晶体管gst的存储器单元mc1的高度可以具有值“1”。在每一nand串ns中，当从衬底5111测量时，存储器单元的高度可随着存储器单元靠近源极选择晶体管sst而增加。在每一nand串ns中，邻近源极选择晶体管sst的存储器单元mc6的高度可以是7。

在相同行中的nand串ns的源极选择晶体管sst可共享源极选择线ssl。在不同行中的nand串ns的源极选择晶体管sst可分别地电联接至不同的源极选择线ssl1、ssl2和ssl3。

在相同行的nand串ns中的相同高度处的存储器单元可共享字线wl。即，在相同的高度处，被电联接至不同行中的nand串ns的存储器单元mc的字线wl可被电联接。在相同行的nand串ns中的相同高度处的虚拟存储器单元dmc可共享虚拟字线dwl。即，在相同的高度或水平处，被电联接至不同行的nand串ns的虚拟存储器单元dmc的虚拟字线dwl可被电联接。

位于相同水平或高度或层处的字线wl或虚拟字线dwl可在可设置在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的层处彼此电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过接触部被共同地电联接至上层。在上层处，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可被电联接。换言之，在相同行的nand串ns的接地选择晶体管gst可共享接地选择线gsl。进一步地，在不同行中的nand串ns的接地选择晶体管gst可共享接地选择线gsl。即，nand串ns11-ns13、ns21-ns23和ns31-ns33可被电联接至接地选择线gsl。

共源线csl可被电联接至nand串ns。在有源区域上方和衬底5111上方，第一至第四掺杂区域5311-5314可被电联接。第一至第四掺杂区域5311-5314可通过接触部被电联接至上层，并且在上层中，第一至第四掺杂区域5311-5314可被电联接。

即，如图8所示，相同高度或水平的字线wl可电联接。因此，当在特定高度处的字线wl被选择时，被电联接至字线wl的全部nand串ns可被选择。在不同行中的nand串ns可被电联接至不同的源极选择线ssl。因此，在被电联接至相同字线wl的nand串ns中，通过选择源极选择线ssl1-ssl3中的一个，在未被选择的行中的nand串ns可与位线bl1-bl3电隔离。换言之，通过选择源极选择线ssl1-ssl3中的一个，nand串ns的行可被选择。而且，通过选择位线bl1-bl3中的一个，在被选择的行中的nand串ns可在列的单元中被选择。

在每一nand串ns中，可设置虚拟存储器单元dmc。在图8中，虚拟存储器单元dmc可被设置在每个nand串ns的第三存储器单元mc3和第四存储器单元mc4之间。即，第一至第三存储器单元mc1-mc3可被设置在虚拟存储器单元dmc和接地选择晶体管gst之间。第四至第六存储器单元mc4-mc6可被设置在虚拟存储器单元dmc和源极选择晶体管sst之间。每一nnad串ns的存储器单元mc可通过虚拟存储器单元dmc被划分为存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管gst的存储器单元例如mc1-mc3可被称为下部存储器单元组以及邻近串选择晶体管sst的存储器单元例如mc4-mc6可被称为上部存储器单元组。

在下文中，将参照图9-图11做出详细说明，图9-图11示出根据利用不同于第一结构的三维(3d)非易失性存储器装置来实施的实施例的存储器系统的存储器装置。

图9是示例性地说明利用不同于上述参照图5至图8描述的第一结构的三维(3d)非易失性存储器装置实施的存储器装置并且示出图4的多个存储块的存储块blkj的立体图。图10是示出沿着图9的线vii-vii＇截取的存储块blkj的截面图。

根据图9和图10的实施例，在图1的存储器装置150的多个存储块中的存储块blkj可包括在第一至第三方向上延伸的结构。

衬底6311可被提供。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p型杂质的硅材料或可以是p型阱，例如，袋状p阱，并且包括围绕p型阱的n型阱。尽管为了方便起见，假定在本实施中衬底6311是p型硅，但要注意的是，衬底6311不限于为p型硅。

在x轴方向上和y轴方向上延伸的第一导电材料6321至第四导电材料6324被设置在衬底6311上方。第一导电材料6321至第四导电材料6324可在z轴方向上隔开预定距离。

在x轴方向和y轴方向上延伸的第五导电材料6325至第八导电材料6328可被设置在衬底6311上方。第五导电材料6325至第八导电材料6328可在z轴方向上隔开预定距离。第五导电材料6325至第八导电材料6328可在y轴方向上与第一导电材料6321至第四导电材料6324隔开。

穿过第一导电材料6321至第四导电材料6324的多个下部柱状物dp可被设置。每一个下部柱状物dp在z轴方向上延伸。并且，穿过第五导电材料6325至第八导电材料6328的多个上部柱状物up可被设置。每一个上部柱状物up在z轴方向上延伸。

下部柱状物dp和上部柱状物up中的每一个可包括内部材料6361、中间层6362以及表面层6363。中间层6362可作为单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物dp和上部柱状物up可通过管栅pg电联接。管栅pg可被设置在衬底6311中。例如，管栅pg可包括与下部柱状物dp和上部柱状物up相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物dp上方。例如，第二类型的掺杂材料6312可包括n型硅材料。第二类型的掺杂材料6312可作为共源线csl。

漏极6340可被设置在上部柱状物up上方。漏极6340可包括n型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可被设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352以及漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线bl1和第二位线bl2。

第一导电材料6321可作为源极选择线ssl，第二导电材料6322可作为第一虚拟字线dwl1，并且第三导电材料6323和第四导电材料6324分别作为第一主字线mwl1和第二主字线mwl2。第五导电材料6325和第六导电材料6326分别作为第三主字线mwl3和第四主字线mwl4，第七导电材料6327可作为第二虚拟字线dwl2，以及第八导电材料6328可作为漏极选择线dsl。

下部柱状物dp和邻近下部柱状物dp的第一至第四导电材料6321-6324形成下部串。上部柱状物up和邻近上部柱状物up的第五至第八导电材料6325-6328形成上部串。下部串和上部串可通过管栅pg电联接。下部串的一端可被电联接至作为共源线csl的第二类型的掺杂材料6312。上部串的一端可通过漏极6340被电联接至相应的位线。一个下部串和一个上部串形成一个单元串，单元串被电联接在作为共源线csl的第二类型的掺杂材料6312和作为位线bl的上部导电材料层6351和6352中的相应一个之间。

即，下部串可包括源极选择晶体管sst、第一虚拟存储器单元dmc1以及第一主存储器单元mmc1和第二主存储器单元mmc2。上部串可包括第三主存储器单元mmc3和第四主存储器单元mmc4、第二虚拟存储器单元dmc2和漏极选择晶体管dst。

在图9和图10中，上部串和下部串可形成nand串ns，nand串ns可包括多个晶体管结构ts。因为上述参照图7详细地描述了包含在图9和图10中的nand串ns中的晶体管结构，所以此处将省略其详细说明。

图11是示出如上文参照图9和图10描述的具有第二结构的存储块blkj的等效电路的电路图。为了方便起见，仅示出了形成在第二结构的存储块blkj中的一对的第一串和第二串。

根据图11的实施例，在存储器装置150的多个块中的具有第二结构的存储块blkj中，单元串可以定义多个对的这种方式来设置，其中单元串中的每一个利用如上文参照图9和图10描述的通过管栅pg被电联接的一个上部串和一个下部串来实施。

即，在具有第二结构的特定存储块blkj中，沿着第一沟道ch1(未示出)堆叠的存储器单元cg0-cg31例如至少一个源极选择栅ssg1和至少一个漏极选择栅dsg1可形成第一串st1，以及沿着第二沟道ch2(未示出)堆叠的存储器单元cg0-cg31例如至少一个源极选择栅ssg2和至少一个漏极选择栅dsg2可形成第二串st2。

第一串st1和第二串st2可电联接至相同的漏极选择线dsl和相同的源极选择线ssl。第一串st1可被电联接至第一位线bl1，以及第二串st2可被电联接至第二位线bl2。

尽管图11中描述了第一串st1和第二串st2被电联接至相同的漏极选择线dsl和相同的源极选择线ssl，但是可想到第一串st1和第二串st2可被电联接至相同的源极选择线ssl和相同的位线bl，第一串st1可被电联接至第一漏极选择线dsl1以及第二串st2可被电联接至第二漏极选择线dsl2。进一步地，可以想到第一串st1和第二串st2可被电联接至相同的漏极选择线dsl和相同的位线bl，第一串st1可被电联接至第一源极选择线ssl1且第二串st2可被电联接至第二源极选择线ssl2。

图12和图13是用于示意性地描述根据本发明的实施例的对存储器系统中的存储器装置的命令操作的示例的简图。

将更详细地描述，当在处于接通电源状态的存储器系统110对多个存储块中的一个的任意页面执行编程操作时突然断电发生在存储器系统110中时，管理中断的写入数据的进程，其中中断的写入数据是由于突然断电导致中断的编程操作的对象。

在第一时间点，存储器系统110可对包含在被选择的存储块中的多个页面中被联接至第一字线的第一页面执行编程操作。在第一时间点之后的第二时间点，当处于接通电源状态的存储器系统110正在通过将写入数据编程至包含在选择的存储块中的多个页面中被联接至第二字线的第二页面执行编程操作时，突然断电可发生。在第二时间点之后的第三时间点，当存储器系统110再次接通电源时，存储器系统110可对由于突然断电导致对其的编程操作中断的第二页面执行擦除操作。在第三时间点之后的第四时间点，存储器系统110可通过恢复中断的写入数据重新开始第二时间点的中断的编程操作，其中中断的写入数据为第二时间点的中断的编程操作的对象。中断的写入数据的恢复步骤可对第二时间点的相同页面例如第二页面执行。

存储器系统110的存储器装置150可包括多个存储块，例如存储块1250-1270。

根据图12的实施例，控制器130可将与写入命令相对应的用户数据存储在包括在控制器130的存储器144中的缓冲器中以及将存储在缓冲器中的用户数据编程至多个存储块1250-1270中的至少一个。

此外，控制器130可响应于用于用户数据的编程操作产生关于用户数据的元数据，将产生的元数据存储在缓冲器1220中，以及将存储在缓冲器1220中的元数据编程至多个存储块1250-1270中的至少一个。在实施例中，控制器可将存储在控制器的缓冲器1220中的元数据编程至多个存储块1250-1270中的一个。缓冲器1220可被包括在控制器130的存储器144中。

控制器130可将用户数据的数据段存储在作为数据高速缓冲存储器的缓冲器1210中。缓冲器1210可被包括在控制器130的存储器144中。然后，控制器130可将存储在缓冲器1210中的数据段编程至多个存储块1250-1270中的至少一个。在实施例中，控制器130可将存储在缓冲器1210中的数据段编程至多个存储块1250-1270中的一个。

此外，控制器130可将用于命令操作的元数据的元段以及用于命令操作的用户数据的元数据的元段存储在作为元高速缓冲存储器的缓冲器1220中。缓冲器1220可被包括在控制器130的存储器144中。然后，控制器130可将存储在缓冲器1220中的元段编程至多个存储块1250-1270中的至少一个。在实施例中，控制器130可将存储在缓冲器1220中的元段编程至多个存储块1250-1270中的一个。

响应于读取命令，控制器130可检查存储块或缓冲器1220中的用于用户数据的元数据、可通过元数据从相应的存储块中读取用户数据以及可将读取的用户数据提供给主机102。这时，控制器130可响应于读取操作更新用于读取操作的元段，并且将更新的元段存储在缓冲器1200中。然后，控制器130可将存储在缓冲器1200中的元段编程至多个存储块1250-1270中的至少一个。在实施例中，控制器130可将存储在缓冲器1200中的元段编程至多个存储块1250-1270中的一个。

响应于擦除操作，控制器130可检查存储块或缓冲器1220中的用于擦除操作的元数据、通过元数据对相应的存储块执行擦除操作以及将相应的存储块转换成开放存储块。这时，控制器130可响应于擦除操作更新用于擦除操作的元段，并且将更新的元数据存储在缓冲器1220中。然后，控制器130可将存储在缓冲器1220中的元段编程至多个存储块1250-1270中的至少一个。在实施例中，控制器130可将存储在缓冲器1220中的元段编程至多个存储块1250-1270中的一个。

元数据可包括除用户数据外的至少一种信息和数据。例如，元数据可包括关于命令数据的信息、关于命令操作的信息、关于执行命令操作的存储块1250-1270的信息以及诸如对应于命令操作的映射数据的信息中的至少一种。在实施例中，元数据可包括存储在控制器中的除用户数据之外的全部信息和数据。

在编程操作期间，控制器130可将包括第一映射数据和第二映射数据的元数据存储在多个存储块1250-1270中的一个中。第一映射数据可包括存储用户数据的存储块的逻辑地址和物理地址之间的逻辑映射信息的逻辑至物理(l2p)映射表，第二映射数据可包括存储用户数据的存储块的物理地址和逻辑地址之间的物理映射信息的物理至逻辑(p2l)映射表。

当用户数据的元段被存储在包括在存储块1250-1270的至少一个中的页面中时，控制器130可产生用于用户数据的第一映射数据的l2p段和第二映射数据的p2l段并且将其存储在缓冲器1220中。

存储在缓冲器1220中的元数据可包括用于命令数据的命令数据信息、用于命令操作的命令操作信息、用于执行命令操作的存储块的存储块信息以及第一映射数据和第二映射数据中的至少一种。

在下文中，提供其中多个存储块1250-1270具有三层单元(tlc)结构的示例。具体地，包括在各自的存储块1250-1270中的多个页面中的每一组三个页面可被联接至单个字线，连续的地址可被分配给每一组三个页面，数据可通过单触发编程被编程至联接至单个字线的每一组三个页面中，这将被作为实例。

根据图13的实施例，当在存储器系统110处于接通电源状态期间，控制器130从主机102接收写入命令且执行编程操作时，控制器130可将用于编程操作的用户数据的数据段1300存储在控制器130的缓冲器1210中。例如，缓冲器1210可被包括在控制器130的存储器144中。

例如，存储在缓冲器1210中的用户数据的数据段1300可包括分别对应于逻辑页面0-9的至少十个数据段1302-1320即数据段0-数据段9。

在存储器系统110接通电源情况下的编程操作期间，控制器130可将用于编程操作的元数据的元段1330(例如包括用于用户数据的映射数据的元数据的元段1330)存储在控制器130的缓冲器1220中。缓冲器1220可被包括在控制器130的存储器144中。

例如，存储在缓冲器1220中的元段1330可包括与元数据的段指数(index)0-9分别相对应的至少十个元段1332-1350即元段0至元段9。

如上关于tcl结构的描述，在存储器系统110接通电源期间，控制器130可通过单触发编程将分别存储在第一缓冲器1210和第二缓冲器1220中的数据段1300和元段1330之中的每三个段编程至多个存储块1250-1270的一个(例如图12中示出的“块i”1265)中的多个页面中被联接至单个字线的每一组三个页面中。

例如，在存储器系统110接通电源期间的第一时间点，控制器130通过单触发编程可将缓冲器1210的三个数据段1302-1306即数据段0-2编程至块i1265中。例如，块i1265可包括多个页面，多个页面中的每一组三个页面被联接至单个字线。换言之，块i1265可包括被联接至字线wl0的第一组三个页面即页面0-页面2、被联接至字线wl1的第二组三个页面即页面3-页面5、被联接至字线wl2的第三组三个页面即页面6-页面8、被联接至字线wl3的第四组三个页面即页面9-页面11、被联接至字线wl4的第五组三个页面即页面12-页面14、被联接至字线wl5的第六组三个页面即页面15-页面17以及被联接至字线wl6的第七组三个页面即页面18-页面20。

例如，在存储器系统110接通电源期间的第一时间点，控制器130可通过单触发编程将缓冲器1210的三个数据段1302-1306即数据段0-数据段2分别编程至块i1265中联接至字线wl0的第一组三个页面即页面0-页面2。

在存储器系统110接通电源期间的第一时间点之后的第二时间点，当控制器130正在通过单触发编程将缓冲器1210的随后三个数据段1308-1312即数据段3-数据5分别编程至块i1265中联接至字线wl1的随后第二组三个页面即页面3-页面5时，突然断电可发生。

在第二时间点之后的第三时间点，当存储器系统110被再次接通电源时，控制器130可检查由于突然断电第二时间点的编程操作是否被中断或未正常结束。

在存储器系统110接通电源的第三时间点，控制器130可检查由于第二时间点的突然断电第二时间点的编程操作是否被中断或用于将缓冲器1210的三个数据段1308-1312即数据段3-数据5编程至块i1265中被联接至字线wl1的第二组三个页面即页面3-页面5的编程操作是否未正常结束。

作为由于突然断电导致中断的编程操作的检查结果，控制器130可对联接至字线wl1的第二组三个页面即页面3-页面5执行擦除操作，其中，编程操作由于在第二时间点突然断电而被中断。因此，控制器130可将联接至字线wl1的中断的页面即页面3-页面5转换成块i1265中的正常空白页面。

在第三时间点之后的第四时间点，控制器130可通过恢复三个数据段1308-1313即数据段3-数据段5重新开始对第三时间点的第二组擦除的页面即页面3-页面5的编程操作，其中三个数据段1308-1313为第二时间点的中断编程操作的对象。即，在存储器系统110接通电源期间的第四时间点，控制器130可通过单触发编程将缓冲器1210中存储的三个数据段1308-1312即数据段3-数据段5编程至块i1265中联接至字线wl1的第二组擦除的页面即页面3-页面5。

总之，当存储器系统110在当利用写入数据对联接至单个字线的至少一个选择的页面执行编程操作时发生突然断电之后被再次通电时，存储器系统110可对因突然断电而中断的至少一个选择的页面执行擦除操作并且可利用中断的写入数据重新开始对擦除的页面的中断的编程操作。

因此，尽管存储器系统110突然断电，但存储器系统110可稳定地处理用于编程操作的用户数据和元数据，从而更稳定地执行编程操作。

图14是示意性地说明根据本发明的实施例的存储器系统110的命令操作的流程图。

根据图14的实施例，在步骤1410处，在存储器系统110接通电源期间，存储器系统110可对多个存储块中的至少一个选择的页面执行编程操作。

在步骤1420处，一旦通电，存储器系统110可确定当对联接至单个字线的至少一个选择的页面执行编程操作时，在当前通电之前紧接着的存储器系统110的断电是否是突然断电，以及确定编程操作是否因突然断电而被中断。

在步骤1430处，作为步骤1420的确定结果，存储器系统110可对被突然断电中断的至少一个选择的页面执行擦除操作。即，存储器系统110可对联接至单个字线的至少一个中断的页面执行擦除操作，以使至少一个中断的页面成为还被称为擦除的至少一个选择的页面的至少一个正常空白页面。

在步骤1440处，存储器系统110可利用写入数据重新开始对步骤1430的擦除的至少一个选择的页面的编程操作，其中写入数据由于突然断电而被中断或是步骤1420的被中断的编程操作的对象。

这时，由于已经参照图12和图13详细地描述了执行从主机接收的编程操作例如写入命令的操作、在编程操作期间存储器系统中发生突然断电的情况下对联接至存储块的至少一个页面的单个字线执行擦除操作的操作以及对执行擦除操作的存储块的页面执行编程操作的操作，所以此处省略对其的详细描述。

根据本发明的实施例，存储器系统及其操作方法可最小化存储器系统的复杂性和性能下降以及最大化存储器装置的使用效率，从而稳定地处理数据。

尽管已经描述各个实施例用于说明性的目的，但是在不脱离如权利要求所限定的本发明的精神和/或范围的情况下，对于本领域的技术人员来说可进行各种变化和变型是显而易见的。

例如，假设缓冲器1210和1220可操作地联接至控制器，尽管控制器的缓冲器1210和1220被描述为控制器的存储器144的一部分，但注意的是，它们还可构成位于控制器130内部或外部的单独存储器的一部分。