本发明涉及半导体技术领域，尤其涉及一种物理不可克隆芯片及其制造方法。
背景技术：
近年来，智能卡、射频识别卡等物理实体得到了广泛应用，并给消费者用户带来了许多生活的便利。而面对破坏芯片功能的攻击方式日趋复杂、数字化安全保障及银行的安全性要求不断提高，如何对其实施有效的认证已成为确保用户的数据、凭证及财务安全的基础问题。
物理不可克隆技术是一种用来保障个人芯片防止数据窃取创新的方式，利用每一个半导体器件固有的、独特的“指纹”，来保护其加密密钥，使得它很难被复制，从而有效保护用户的数据文件的技术。
目前，通过在芯片生产流程中设计器件或电路，且采用某种工艺方法，来使得在不影响芯片其他功能的基础上，在一块晶圆上的芯片的某项特定性能参数上均具有不确定性，生成一种完全无法预料的唯一的安全密码，来实现物理不可克隆功能。
但是，以上的物理不可克隆芯片的制造方法，会造成芯片的安全性低下。
技术实现要素：
本发明解决的问题是如何提高芯片的安全性。
为解决上述问题，本发明实施例提供了一种物理不可克隆芯片的制造方法，所述制造方法包括：在生成芯片裸片的顶层金属连接层时，同时生成间隔排列的极板阵列；在所述顶层金属连接层上生成沉积；在彼此相邻的两个所述极板之间，设置分别与一排中彼此相邻的两个所述极板相切的开孔；涂覆导电涂层至所述芯片裸片；其中：所述导电涂层中包括导电颗粒，且所述导电颗粒的大小随机分布；封装所述芯片裸片，得到所述物理不可克隆芯片。
可选的，所述在生成芯片裸片的顶层金属连接层时，同时生成间隔排列的极板阵列，包括：在生成芯片裸片的顶层金属连接层时，设置梳状的掩膜版；曝光所述芯片裸片，生成间隔排列的极板阵列。
可选的，所述涂覆导电涂层至所述芯片裸片，包括：涂覆所述导电涂层至所述开孔的区域。
可选的，通过IMD的方式在任意一排中两个彼此相邻的所述极板之间生成沉积。
可选的，所述制造方法还包括：检测任意所述一排中彼此相邻的两个所述极板与所述极板之间的沉积构成的电容之间的连接状态；将检测结果保存至所述的物理不可克隆芯片的存储单元。
可选的，所述存储单元为非易失性存储器。
可选的，所述间隔排列的极板阵列中的极板尺寸彼此相同。
可选的，所述间隔排列的极板阵列中的任意一排极板中的相邻极板以等距离间隔均匀排列。
本发明实施例提供了一种物理不可克隆芯片，所述物理不可克隆芯片包括：封装基板及芯片裸片，所述芯片裸片设置于所述封装基板上，所述芯片裸片包括：顶层金属连接层、间隔排列的极板阵列、沉积、开孔及导电涂层；其中：所述间隔排列的极板阵列设置于所述芯片裸片的顶层金属连接层，与所述顶层金属连接层同时生成；所述沉积设置于所述顶层金属连接层之上；所述开孔分别与一排中彼此相邻的两个所述极板相切，且设置于彼此相邻的两个所述极板之间；所述导电涂层涂覆于所述芯片裸片；其中：所述导电涂层中包括导电颗粒，且所述导电颗粒的大小随机分布。
可选的，所述导电涂层涂覆于所述开孔的区域。
可选的，所述物理不可克隆芯片还包括：检测单元及存储单元，其中：所述检测单元，适于检测任意所述一排中彼此相邻的两个所述极板与所述极板之间的沉积构成的电容之间的连接状态；所述存储单元，适于保存所述检测单元所检测到的检测结果。
可选的，所述存储单元为非易失性存储器。
可选的，所述间隔排列的极板阵列中的极板尺寸彼此相同。
可选的，所述间隔排列的极板阵列中的任意一排极板中的相邻极板以等距离间隔均匀排列。
与现有技术相比，本发明的技术方案具有以下优点：
在生成芯片裸片的顶层金属连接层时，同时生成间隔排列的极板阵列，进而在所述顶层金属连接层上生成沉积，可以使得所述任意一排中两个彼此相邻的所述极板与所述极板之间的沉积构成一电容，通过在所述极板之间的沉积上，设置分别与两个所述极板相切的开孔，然后涂覆包括大小随机分布的导电颗粒的导电涂层至所述芯片裸片，可以使得电容之间随机连接，故最后封装所述芯片裸片，可以得到所述物理不可克隆芯片，故可以避免同一个晶圆上的每个芯片均具有相同的电容连接信息，因此可以使得即使同一个晶圆上的每个芯片也具备不一定相同的电容连接状态，故可以提高芯片的安全性。
进一步，通过检测并保存芯片裸片内电容之间的连接状态，可以便于在使用芯片之前，利用电容之间的连接状态对芯片的物理不可克隆功能进行验证，故可以提高芯片的防攻击能力。
进一步，将电容之间的连接状态存储至非易失性存储器，可以在芯片断电时，仍可以保持所存储的电容之间的连接状态，故可以提升芯片的抗干扰性能。
附图说明
图1是本发明实施例中的一种物理不可克隆芯片的制造方法的流程示意图；
图2(a)是本发明实施例中的一种极板阵列的示意图；
图2(b)是图2(a)中示出的极板阵列的局部结构分解示意图；
图2(c)是图2(b)的极板阵列的局部结构的等效电路示意图；
图3是本发明实施例中的一种开孔后的芯片裸片结构示意图；
图4是本发明实施例中的一种涂覆导电涂层后的芯片裸片的结构示意图；
图5是本发明实施例中的一种电容连接状态示意图；
图6是本发明实施例中的一种芯片的核心电路的结构示意图；
图7是本发明实施例中的一种物理不可克隆芯片的结构示意图。
具体实施方式
如上所述，目前的物理不可克隆芯片的制造方法，存在芯片的安全性低下的问题。
为解决上述问题，本发明实施例在生成芯片裸片的顶层金属连接层时，同时生成间隔排列的极板阵列，进而在所述顶层金属连接层上生成沉积，可以使得所述任意一排中两个彼此相邻的所述极板与所述极板之间的沉积构成一电容，再通过在所述极板之间的沉积上，设置分别与两个所述极板相切的开孔，然后涂覆包括大小随机分布的导电颗粒的导电涂层至所述芯片裸片，可以使得电容之间随机连接，故最后封装所述芯片裸片，可以得到所述物理不可克隆芯片，故可以避免同一个晶圆上的每个芯片均具有相同的电容连接信息，因此可以使得即使同一个晶圆上的每个芯片也具备不一定相同的电容连接状态，故可以提高芯片的安全性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1示出了本发明实施例中的一种物理不可克隆芯片的制造方法的流程示意图，下面参考图1，对所述方法进行分步骤详细介绍，所述方法可以按照如下步骤实施：
步骤S11：在生成芯片裸片的顶层金属连接层时，同时生成间隔排列的极板阵列。
在具体实施中，可以在芯片裸片的顶层金属连接层(Top Metal)上，设置梳状的掩膜版(pattern)，进而曝光所述芯片裸片，来在芯片裸片的顶层金属连接层生成间隔排列的极板阵列，换言之，也就是生成包括间隔排列的极板阵列的顶层金属连接层。因此，间隔排列的极板阵列也可以称为梳状的极板。需要说明的是，生成间隔排列的极板阵列的步骤并不需额外增加设置，而是在生成顶层金属连接层的同时，直接一步生成包括极板阵列的顶层金属连接层。
在具体实施中，所述间隔排列的极板阵列中的极板可以为彼此尺寸相同的极板。
在具体实施中，所述间隔排列的极板阵列中的任意一排极板中的相邻极板可以以等距离间隔均匀排列。
步骤S12：在所述顶层金属连接层上生成沉积。
在具体实施中，可以通过免涂装(In-Mold Decoration，IMD)的方式在所述顶层金属连接层上生成沉积。本领域技术人员根据实际需要，也可以选用其他的方式来生成所述顶层金属连接层上的沉积，沉积生成的方式并不对本发明的保护范围构成限制。
可以理解的是，由于在芯片裸片的顶层金属连接层，存在间隔排列的极板阵列，并且在所述顶层金属连接层之上又存在沉积，因此，任意一排中两个彼此相邻的极板与位于两极板之间的沉积即可等效构成一电容，而电容的介电质即为所述极板之间的沉积。并且，该沉积可以适于作为顶层金属连接层的保护层，以防顶层金属连接层出现氧化。
为使得本领域技术人员更好地理解和实现本发明，图2(a)示出了本发明实施例中的一种极板阵列的示意图，图2(b)示出了图2(a)的极板阵列的局部结构分解示意图，图2(c)示出了图2(b)的极板阵列的局部结构的等效电路示意图。参考图2(a)，顶层金属连接层上设置有两排六列极板阵列，整个顶层金属连接层之上生成有沉积。选择第二排第五列及第六列的极板，也就是图2(a)中虚线框所框的极板，来做进一步说明，极板的结构可以如图2(b)所示，极板间的沉积(oxide)21作为介电质，彼此相邻的顶层铝层连接层(TM AL)22与顶层铝层连接层23作为上下极板，顶层铝层连接层22上的顶层金属连接孔(Top via)24及顶层金属连接孔25内部连接上下极板，这样一来，彼此相邻的极板及极板之间的沉积即可以等效构成如图2(c)所示出的电容C1。
步骤S13：在彼此相邻的两个所述极板之间，设置分别与一排中彼此相邻的两个所述极板相切的开孔。
为了方便布线，在具体实施中，可以在所述一排中彼此相邻的两个所述极板之间，设置分别与所述一排中彼此相邻的两个所述极板相切的开孔。需要说明的是，本发明实施例并不对所述开孔的形状进行限制，所述开孔可以为圆形，也可以为椭圆形。
图3示出了本发明实施例中的一种开孔后的芯片裸片结构示意图，如图3所示，在钝化过程(Passivation Process)中，可以在梳状结构中的金属线(MetalLine)上，也就是在两个彼此相邻的极板之间布置如开孔31一样的开孔。因此，该开孔也可以称为PA开孔。
步骤S14：涂覆导电涂层至所述芯片裸片。
为了更有针对性，在本发明一实施例中，可以直接涂覆所述导电涂层至所述开孔的区域。
在具体实施中，可以在封装之前，在开孔区域涂覆加入导电颗粒的导电涂层。在导电涂层中，所述导电颗粒的大小随机分布。因此，导电颗粒可以通过开孔形成连接导线使电容的上下极板桥接(bridge)。而由于导电颗粒大小随机分布，连接导线将形成随机分布的桥接点，使得电容随机桥接，进而可以形成不同的电容随机组合，而这样的组合具有严格的不确定性。
可以理解的是，当导电颗粒直径小于PA开孔，并进入PA开孔，且导电颗粒至少有2～3颗导电颗粒进入PA开孔时，电容很可能会桥接。导电颗粒直径小于PA开孔，只有1～2颗导电颗粒进入PA开孔，电容有较大可能性会桥接。导电颗粒直径大于PA开孔直径的时候，导电颗粒无法进入PA开孔，电容处于正常状态。
图4示出了本发明实施例中的一种涂覆导电涂层后的芯片裸片的结构示意图，从图4可见，涂覆于芯片裸片表面的导电涂层41中包括若干个大小随机排列的导电颗粒42。如果导电颗粒42的直径小于开孔直径，导电颗粒42进入到开孔内，可能会形成连接导电，使得电容桥接，如区域43所示。如果导电颗粒42的直径大于开孔直径，则导电颗粒42无法进入到开孔中，就无法形成连接导线，电容的上下极板不桥接，则电容处于正常状态，如区域44所示。
图5示出了本发明实施例中的一种电容连接状态示意图，从图5可见，芯片裸片构成C1、C2、C3、C4、C5、C6、C7及C8共八个电容，由于导电颗粒的大小随机分布，随机生成了桥接点bridge 1及桥接点bridge 2，使得C1及C7桥接，C2、C3、C4、C5、C6及C8处于正常状态。而这种电容连接状态是随机的，物理不可克隆，从而可以构成随机密码。
在具体实施中，以一个64位的密码为例，每个PA开孔代表密码的一位，一个PA开孔的通路和短路的概率都为50％，那64个PA开孔通路和短路的排列方式有264种，就相当于有264中可能的随机密码，因此可以提高物理不可克隆芯片的安全性。需要说明的是，此处的密码的位数只是为了举例说明，以便本领域技术人员对本发明进行理解和实现，在实际实施时，本领域技术人员根据实际需要，可以设置密码为64之外的其它的位数，并相应设置PA开孔及极板阵列。
步骤S15：封装所述芯片裸片，得到所述物理不可克隆芯片。
在具体实施中，在封装芯片裸片后，还可以检测所述任意一排中两个彼此相邻的极板与所述极板之间的沉积构成的电容之间的连接状态，并将检测结果保存至所述的物理不可克隆芯片的存储单元。
为了提升芯片的抗干扰性能，在本发明一实施例中，所述存储单元为非易失性存储器。
图6示出了本发明实施例中的一种芯片的核心电路的结构示意图，所述核心电路适于验证所述芯片，所述芯片6的核心电路包括：非易失性存储器61、检测单元62及比较单元63。在具体实施中，随机分布的桥接点使电容随机连接，可以通过芯片6的核心电路中的检测单元62检测芯片封装里由导电颗粒导致的电容连接状态信息，并将此连接状态信息输出并保存至非易失性存储器61中。
在工作过程中，检测单元62可以检测当前芯片由导电颗粒导致的电容连接状态信息，利用比较单元63将两个电容连接状态信息进行比较，并输出比较结果，从而在芯片工作中，通过此方法来检测验证芯片的物理不可克隆功能是否遭到破坏，故可以提高芯片的防攻击能力。而且由于电容大小分布随机，故当封装电路中的电容连接状态被破坏后，将无法复制电容连接状态信息，也可以提高芯片的安全性。
目前，通过在芯片生产流程中设计器件或电路，且采用某种工艺方法，来使得在不影响芯片其他功能的基础上，在一块晶圆上的芯片的某项特定性能参数上均具有不确定性，生成一种完全无法预料的唯一的安全密码，来实现物理不可克隆功能。
综上，本发明实施例在生成芯片裸片的顶层金属连接层时，同时生成间隔排列的极板阵列，进而在所述顶层金属连接层上生成沉积，可以使得所述任意一排中两个彼此相邻的所述极板与所述极板之间的沉积构成一电容，再通过在所述极板之间的沉积上，设置分别与两个所述极板相切的开孔，然后涂覆包括大小随机分布的导电颗粒的导电涂层至所述芯片裸片，可以使得电容之间随机连接，故最后封装所述芯片裸片，可以得到所述物理不可克隆芯片，故可以避免同一个晶圆上的每个芯片均具有相同的电容连接信息，因此可以使得即使同一个晶圆上的每个芯片也具备不一定相同的电容连接状态，故可以提高芯片的安全性。
为使得本领域技术人员更好地理解和实现本发明，图7提供了本发明实施例中的一种物理不可克隆芯片的结构示意图，所述芯片可以包括：封装基板7及芯片裸片8，所述芯片裸片8设置于所述封装基板7上，所述芯片裸片8包括：顶层金属连接层81、间隔排列的极板阵列82、沉积83、开孔84及导电涂层85；其中：
所述间隔排列的极板阵列82生成于所述芯片裸片8的顶层金属连接层81，与所述顶层金属连接层同时生成；
所述沉积83设置于所述顶层金属连接层81之上；
所述开孔84分别与所述一排中彼此相邻的两个所述极板相切，且设置于彼此相邻的两个所述极板之间；
所述导电涂层85涂覆于所述芯片裸片8；其中：所述导电涂层85中包括导电颗粒851，且所述导电颗粒851的大小随机分布。
在具体实施中，通过在芯片裸片8的顶层金属连接层81上，设置梳状的掩膜版，曝光所述芯片裸片8的顶层金属连接层81，将所述间隔排列的极板阵列82生成于所述芯片裸片8的顶层金属连接层81上。
在具体实施中，所述导电涂层85涂覆于所述开孔84的区域。
在具体实施中，所述沉积83通过IMD的方式生成在任意一排中两个彼此相邻的所述极板之间。
在具体实施中，所述芯片还可以包括：检测单元(未示出)及存储单元(未示出)，其中：所述检测单元，适于检测所述任意一排中两个彼此相邻的极板与所述极板之间的沉积83构成的电容之间的连接状态；所述存储单元，适于保存所述检测单元所检测到的检测结果。
在本发明一实施例中，所述存储单元为非易失性存储器。本领域技术人员根据实际需要，也可以选用其他的存储设备来存储检测结果。
在具体实施中，所述间隔排列的极板阵列82中的极板尺寸彼此相同。
在具体实施中，所述间隔排列的极板阵列82中的任意一排极板中的相邻极板以等距离间隔均匀排列。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于以计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。