存储器宏和半导体集成电路器件的制作方法

相关申请的交叉引用

包括说明书、附图和摘要于2016年6月6日提交的日本专利申请no.2006-112442的公开内容通过引用整体并入本文。

本发明涉及一种存储器宏和使用存储器宏的半导体集成电路器件(lsi：大规模集成电路)，并且具体地说，涉及一种有利地用于地址选择电路的故障检测的存储器宏和半导体集成电路器件。

背景技术：

在关于汽车电气和电子组件的功能安全的国际标准(例如，iso26262)中，除了对数据侧的故障检测之外，已经开始要求对诸如sram(静态随机存取存储器)等的存储器进行地址选择操作中的故障检测。虽然通过使用错误检测(ecc：纠错码)已经能够远程实时故障检测，但是当地址选择发生故障时，难以检测到故障。

在日本未审查专利申请公开no.2007-257791中，公开了一种具有冗余功能的半导体存储器件，该冗余功能通过改变ecc存储器的构造由ecc存储器来提供。在存储器中存在缺陷位的地址预先被检测到，该数据被存储为缺陷地址信息，并且当实际访问存储器时，通过将输入的地址信号与所存储的缺陷地址信息进行比较并且替换缺陷地址的相关冗余位的缺陷位而采用了解决措施。

技术实现要素：

作为对在日本未审查专利申请公开no.2007-257791中公开的半导体存储器件的本发明的发明人等进行研究的结果，发现存在以下要解决的新问题。

在具有添加诸如日本未审查专利申请公开no.2007-257791中公开的存储器等的ecc电路的存储器中检测数据侧电路中的故障。此外，在非选择、多重选择等的情况下，即使在地址选择电路中发生故障的情况下，故障被视为数据侧的错误，并且因此在某种程度上检测到故障。

然而，当在获取输入的地址信号的电路中发生故障时，即使在其中地址选择已经被错误地执行的情况下，也难以将错误的地址选择检测为数据错误，因此难以检测作为故障的错误的地址选择。

在下文中，将描述解决上述缺陷的措施，从本说明书和附图的描述中，本发明的将要解决的其它问题和新颖特征将是显而易见的。

根据本发明的一个实施例，提供一种存储器宏，该存储器宏包括地址输入端子、时钟输入端子、存储器阵列和控制单元，并且该存储器宏被构造如下。控制单元包括暂时存储器电路，该暂时存储器电路与从时钟输入端子输入的输入时钟信号同步地获取输入到地址输入端子中的输入地址信号，并且输出所获取的输入地址信号作为内部地址信号。存储器宏还包括内部地址输出端子，该内部地址输出端子输出用于与输入地址信号进行比较的内部地址信号。

根据本发明的另一实施例，提供一种包括上述存储器宏的半导体集成电路器件。

下面将会简要描述通过根据上述实施例的存储器宏和半导体集成电路器件获得的有益效果。

也就是说，能够检测获取输入的地址信号的电路中的故障。

附图说明

图1是图示根据本发明的每个实施例的存储器宏的一个构造示例的框图。

图2是图示存储器单元的一个构造示例的电路图。

图3是示意性地图示正在加载存储器宏的半导体集成电路器件的一个构造示例的框图。

图4是图示根据本发明的第一实施例的存储器宏的一个构造示例的框图。

图5是图示根据第一实施例的存储器宏的一个操作示例的时序图。

图6是图示根据本发明的第二实施例的存储器宏的一个构造示例的框图。

图7是图示根据第二实施例的存储器宏的一个操作示例的时序图。

图8是图示根据本发明的第三实施例的存储器宏的一个构造示例的框图。

图9是图示根据本发明的第四实施例的存储器宏的一个构造示例的框图。

图10是图示根据本发明的第五实施例的存储器宏的一个构造示例的框图。

图11是图示根据本发明的第六实施例的存储器宏的一个构造示例的框图。

图12是图示根据本发明的第七实施例的存储器宏的一个构造示例的框图。

图13是图示根据本发明的第八实施例的存储器宏的一个构造示例的框图。

图14是图示图13中的逻辑电路的一个构造示例的电路图。

图15是图示在真值表中指出的图13中的逻辑电路的功能的一个示例的说明图。

具体实施方式

将会详细描述本发明的优选实施例。顺便提及，在用于描述用于实现本发明的模式的全部附图中，将相同的附图标记分配给具有相同功能的元件，并且省略其的重复的描述。

[第一实施例]

图1是图示包含在根据第一实施例的半导体集成电路器件1000和以下相应实施例中的存储器宏memu的一个示意性构造示例的框图。图1图示存储器宏memu是sram宏的示例。存储器宏memu是在半导体集成电路器件的设计环境中作为库提供的存储器宏，即，lsi已经被实例化为lsi芯片的设计数据的存储器单元，并且有时被称为存储器模块。被提供为库的存储器宏可以是诸如电可重写的非易失性存储器等(诸如sram、dram(动态随机存取存储器)、rom(只读存储器)、闪存和闪速存储器等)的全部形式的存储器。各种规格的存储器宏可以被提供为库，或者可以通过使用诸如ram编译器等的编译器来合成。编译器能够通过指定位数、字数和其它规格来将存储器宏合成成具有所需大小和所需性能的存储器宏。通常，除了布局信息和电路信息之外，已经在较高级语言中描述的功能信息、时序信息等被包含在存储器宏中。虽然在本说明书中使用了单词“存储器宏”，但是使用单词“存储器宏”并不意旨在其中使用单词“存储器宏”的情况下与其中使用单词“存储器单元”、“存储器模块”等的情况下之间进行严格区分。也就是说，本说明书中使用的单词“存储器宏”可以用诸如“存储器单元”、“存储器模块”、“sran宏”和“rom宏”的其它单词替代，或者在阅读时简单地用诸如“存储器”、“sram”、“rom”等单词替代。

图1中图示的存储器宏memu1包括控制单元ctrl、字线驱动电路wd、存储器阵列mary、数据输入输出单元io等。控制单元ctrl包括暂时存储器电路100、地址控制电路(地址解码器)adrctl、读取/写入控制电路rwctl等。数据输入输出单元io包括列选择电路ysw、写入驱动电路wtd、感测放大器电路sa、输入输出缓冲器电路iob等。存储器阵列mary包括在行方向上延伸的i+1个字线wl0至wli、在与行方向正交的列方向上延伸的k+1个位线对bl0/zbl0至blk/zblk、多个存储器单元mc，将该多个存储器单元mc中的每个布置在i+1个字线wlo至wli中的每个与k+1个位线对bl0/zbl0至blk/zblk等中的每个之间的每个交点的附近。将多个存储器单元mc中的每个耦合到一个对应的字线和一个对应的位线对。通过适配于传输互补信号的两个互补位线(例如，线bl0和zbl0)构造每个位线对。

在控制单元ctrl中，暂时存储器电路100与从时钟输入端子输入的时钟信号clk同步地获取从地址输入端子输入的输入地址信号a[0]至a[n-1]，并且暂时存储所获取的输入地址信号。附图中图示的iclk表示内部时钟信号，并且当将输入时钟信号clk经由省略的时钟缓冲器图示分布到并且供应到存储器微型memu的内部电路时，例示存储器宏memu中的信号的名称。虽然同样还应用于相应实施例，但是假设从时钟信号clk到内部时钟信号iclk的传播延迟是足够小的，并且“与输入的时钟信号clk同步地获取”和“与内部时钟信号iclk同步地获取”没有被严格地彼此区分开。

根据从存储器宏memu的控制端子发送的各种控制信号(wen、clk、cen)，读取/写入控制电路rwctl生成解码启动信号tdec、内部写入使能信号we和感测放大器使能信号se。wen表示用于将读取命令与写入命令区分的写入使能信号，clk表示用作用于读取和写入操作的标准的时钟信号，以及cen表示用于控制存储器宏memu的选择/非选择的芯片使能信号。

这里，虽然每个信号名称的最后的“n”意旨相关的信号是负逻辑信号，也就是说，以被生效为低电平并且被无效为高电平的控制信号，上述的事情只是一个示例以及针对控制信号是否采用正逻辑或负逻辑都是可选的。此外，“a[0]到a[n-1]”指示n位的输入地址信号，并且也被共同地表示为“a[n]”、“a[n-1：0]”等。存在还通过使用相同符号来指代地址输入端子的情况。此外，存在还通过使用相同符号来指代输出信号名称和输出端子名称的情况。本说明书中的其它信号线也是同样如此。

暂时存储器电路100将其中已经获取到输入地址信号a[0]至a[n-1]的内部地址信号供应到地址控制电路adrctl，并且输出相同的内部地址信号或基于来自内部地址输出端子aq的内部地址信号生成的信号。这里，存在输入地址信号a[n]、供应到地址控制电路adrctl的内部地址信号和从内部地址输出端子aq输出的信号的各种构造示例。在相应实施例的以下描述中将会详细描述上述信号的构造示例。

地址控制电路adrctl通过使用解码启动信号tdec作为触发器来对内部地址信号进行解码(或预解码)，并且输出作为地址解码信号的行选择信号x0至xi和列选择信号y0至yi。字线驱动电路wd根据行选择信号x0至xi选择(激活)i+1个字线中的任何一个字线。列选择电路ysw根据列选择信号y0至yi从k+1个位线对选择m个位线对。

输入输出缓冲器电路iob从存储器宏memu的数据端子d[m]获取数据输入信号di[m]，并且将所获取的数据输入信号di[m]传送到写入驱动电路wtd，以及获取来自感测放大器电路sa的输出信号，并且将所获取的输出信号输出到数据端子d[m]作为数据输出信号do[m]。写入驱动电路wtd根据写入使能信号we差分放大来自输入输出缓冲器电路iob的数据，并且经由上述列选择电路ysw将所放大的数据传送到预定位线对。感测放大器电路sa通过使用感测放大器使能信号se作为触发器，经由列选择电路ysw差分放大已经从预定位线对传输的信号对，并且将所放大的信号对朝向输入输出缓冲器电路iob输出。

图2是图示图1中的存储器宏memu中的存储器阵列mary中的每个存储器单元mc的一个构造示例的电路图。这里，图2中图示的存储器单元mc是包括四个n沟道mos(金属氧化物半导体)晶体管mn1至mn4和两个p沟道mos晶体管mp1和mp2的sram存储器单元。在晶体管mn3中，栅极耦合到字线wl，并且源极和漏极中的一个耦合到正电极侧位线bl。在晶体管mn4中，栅极耦合到字线wl，并且源极和漏极中的一个耦合到负电极侧位线zbl。晶体管mn1和mp1以及晶体管mn2和mp2分别在电源电压源vcc和接地电源电压源vss之间构造cmos(互补金属氧化物半导体)逆变器电路。这两个cmos逆变器电路通过将一个逆变器电路的输入端子耦合到另一个逆变器电路的输出端子来构造一个锁存电路。晶体管mn4的源极和漏极中的另一个耦合到cmos逆变器电路(mn1和mp1)的输入端子(cmos逆变器电路(mn2和mp2)的输出端子)，并且晶体管mn3的源极和漏极中的另一个耦合到cmos逆变器电路(mn2和mp2)的输入端子(cmos逆变器电路(mn1和mp1)的输出端子)。

图3是示意性地图示具有正在加载存储器宏memu的半导体集成电路器件1000的一个构造示例的框图。半导体集成电路器件1000是在一个半导体芯片中形成各种逻辑电路和存储器电路的lsi，并且被称为微控制器单元(mcu)、微处理器单元(mpu)、soc(片上系统)等。图3中图示的半导体集成电路器件1000例如是车载lsi。半导体集成电路器件1000包括执行时钟同步(lockstep)操作的两个处理器单元cpu1和cpu2、存储器单元(存储器宏)memu、直接存储器存取控制器单元dmac、模拟/数字转换单元adc、通信单元cmu、输入输出接口单元iou、测试电路(bist)、比较器电路(comp)等。图1中图示和相应实施例中描述的构造示例被应用作为存储器单元memu的构造。

处理器单元cpu1和cpu2执行基于程序的预定算术运算处理。直接存储器存取控制器单元dmac在例如通信单元cmu和存储器单元memu之间执行数据传送。模拟/数字转换单元adc例如将从附接到车载发动机的温度传感器、压力传感器等输出的感测数据(以模拟信号的形式)转换成数字数据。将所转换的数字数据存储到例如存储器单元memu中，然后将所转换的数字数据传送到处理器单元cpu1和cpu2并且通过处理器单元cpu1和cpu2处理。通信单元cmu耦合到诸如can(控制器局域网)等的车载网络，并且执行通信数据的输入和输出。输入输出接口单元iou用作半导体集成电路器件1000和外部之间的输入输出接口。通过从处理器单元cpu1和cpu2接收地址信号来适当地访问存储器单元memu，并且将数据存储到存储器单元memu中的存储器单元中和/或数据由存储器单元memu中的存储器单元mc读出。在诸如soc等的半导体集成电路中，通过使用称为存储器ip(知识产权)等的设计数据，存储器单元memu由例如被称为存储器编译器等的自动设计工具生成，并在lsi中实现。

如上所述，根据第一实施例的半导体集成电路器件1000包括存储器(存储器宏)memu和比较器comp，该存储器(存储器宏)memu将输入地址信号a[n]和输入时钟信号clk输入至其中并且存储数据d[m]和输出所存储的数据d[m]并且半导体集成电路器件1000经构造如下。存储器memu包括存储器阵列mary、字线驱动电路wd、输出存储器阵列中的数据的数据输入输出单元io、控制单元ctrl等，该存储器阵列mary包括通过字线wl0至wli选择的多个存储器单元mc。

控制单元ctrl包括暂时存储器电路100和地址控制电路(地址解码器)adrctl，该暂时存储器电路100与输入时钟信号clk(iclk)同步地获取输入地址信号a[n]，并且输出所获取的输入地址信号作为内部地址信号，该地址控制电路(地址解码器)adrctl基于内部地址信号输出地址解码信号(行选择信号x0至xi和列选择信号y0至yi)。字线驱动电路wd基于地址解码信号选择并且驱动与存储器阵列mary的相关存储器单元mc对应的字线(字线wl0至wli中的一个)。从而，允许数据输入输出单元io将在已经通过相关的字线选择的存储器阵列mary的相关存储器单元中的数据输出到数据输入输出端子d[m]。比较器comp将输入地址信号a[n]与内部地址信号进行比较，以查看输入地址信号a[n]是否匹配内部地址信号。

因此，能够检测地址选择中的故障作为获取经输入的地址信号的电路中的故障。也就是说，当输入地址信号a[n]与内部地址信号不匹配时，能够检测作为暂时存储器电路100中的故障的信号的失配。

图4是图示根据第一实施例的存储器宏memu的一个构造示例的框图。

存储器宏memu包括地址输入端子a[n]、时钟输入端子clk、数据输入输出端子d[m]、包括通过字线wl0至wli选择的多个存储器单元mc的存储器阵列mary、字线驱动电路wd、将存储器阵列mary中的数据输出到数据输入输出端子d[m]的数据输入输出单元io、控制单元ctrl等。

控制单元ctrl包括通过锁存电路1_0至1_n-1和地址解码器adrctl等构造的暂时存储器电路100。锁存电路1_0至1_n-1与时钟信号clk(iclk)同步地分别获取输入地址信号a[0]至a[n-1]，并且将所获取的输入地址信号输出作为内部地址信号aq[0]到aq[n-1]。地址解码器adrctl基于内部地址信号aq[n](aq[0]至aq[n-1])输出地址解码信号(x0至xi和y0至yi)。

字线驱动电路wd基于地址信号中的行选择信号x0至xi选择并且驱动与存储器阵列mary的相关存储器单元mc对应的字线，并且数据输入输出单元io将在已经通过相关的字线选择的存储器阵列mary的相关存储器单元mc中的数据输出到数据输入输出端子d[m]。

根据第一实施例的存储器宏memu还包括输出用于与输入地址信号a[n]进行比较的内部地址信号aq[n](aq[0]至aq[n-1])的内部地址输出端子aq[n]。

将输入地址信号a[n]与内部地址信号aq[n]进行比较的比较器comp作为逻辑电路被实现或被形成在存储器宏memu的外部。比较器comp可以被实现或被形成为存储器宏memu的内部电路。

图5是图示存储器宏memu的一个操作示例的时序图。当时钟信号clk(iclk)处于低电平时，锁存电路1_0至1_n-1均获取输入地址信号a[n]，并且当时钟信号clk(iclk)处于高电平时，锁存电路1_0至1_n-1均保持当时钟信号clk(iclk)处于低电平时已经获取的值，而不需要获取在已经获取上述值之后已经改变的输入地址信号a[n]，并且锁存电路1_0至1_n-1输出所保持的值作为内部地址信号aq[n]。

从而，当获取作为输入的地址信号的电路是锁存电路1_0至1_n-1中的一个时，能够检测地址选择中发生的故障作为相关锁存电路的故障。

第二实施例

图6是图示根据第二实施例的存储器宏memu的一个构造示例的框图。

类似于根据图4中图示的第一实施例的存储器宏memu，存储器宏memu包括存储器阵列mary、字线驱动电路wd、数据输入输出单元io、、控制单元ctrl等，该存储器阵列mary包括通过字线wl0至wli选择的多个存储器单元mc，该数据输入输出单元io将存储器阵列mary中的数据输出到数据输入输出端子d[m]。此外，类似于根据图4中图示的第一实施例的存储器宏memu，存储器宏memu还包括地址输入端子a[n]、时钟输入端子clk、数据输入输出端子d[m]和内部地址输出端子aq[n]。

虽然类似于根据图4中图示第一实施例的存储器宏memu的控制单元，控制单元ctrl包括暂时存储器电路100和地址解码器adrctl，但是除了锁存电路1_0至1_n-1之外，暂时存储器电路100还包括锁存电路2_0至2_n-1。将与时钟信号iclk的相位相反的相位的时钟信号iclkb输入到锁存电路2_0至2_n-1中，并且锁存电路2_0至2_n-1与锁存电路1_0至1_n-1组合作为触发器来操作。将来自前级锁存电路1_0至1_n-1中的每个的输出信号ap[n]作为内部地址信号供应到地址解码器adrctl，并且将来自被追加的锁存电路2_0至2_n-1中的每个的输出信号aq[n]输出到内部地址输出端子aq[n]。地址解码器adrctl基于内部地址信号ap[n]输出地址解码信号(x0至xi和y0至yi)。虽然输入到地址解码器adrctl中的内部地址信号的信号名称已经从图4中图示的信号名称适宜地改变，以便统一在内部地址输出端子aq[n]处的信号名称，但是输入到地址解码器adrctl中的内部地址信号ap[n]实际上与图4中的内部地址信号aq[n]相同。

由于字线驱动电路wd、存储器阵列mary和数据输入输出单元io的操作与第一实施例中的那些相同，因此省略其的描述。

虽然根据第二实施例的存储器宏memu输出类似于根据第一实施例的存储器宏memu(图4中)的用于与输入地址信号a[n]进行比较的内部地址信号aq[n]，但是根据第二实施例的存储器宏memu与根据第一实施例的存储器宏memu的不同之处在于以下点，内部地址信号aq[n]是来自在后级添加的锁存电路2_0至2_n-1中的每个的输出信号，即来自触发器的输出信号，而在第一实施例中内部地址信号aq[n]是来自锁存电路1_0至1_n-1中的每个的输出信号。顺便提及，在存储器宏memu的外部实现或形成将输入地址信号a[n]与内部地址信号aq[n]进行比较的比较器comp被作为逻辑电路。比较器comp可以被实现或形成为存储器宏memu的内部电路。

图7是图示根据第二实施例的存储器宏memu的一个操作示例的时序图。当时钟信号clk(iclk)处于低电平时，锁存电路1_0至1_n-1中的每个获取输入地址信号a[n]，并且当时钟信号clk(iclk)处于高电平时，锁存电路1_0至1_n-1中的每个保持当时钟信号clk(iclk)处于低电平时已经获取的值，而不需要获取在已经获取上述值之后已经改变的输入地址信号a[n]，并且锁存电路1_0至1_n-1中的每个输出所保持的值作为内部值地址信号ap[n]。内部地址信号ap[n]与图5中的内部地址信号aq[n]相同。当与时钟信号iclk的相位相反的相位的时钟信号iclkb处于低电平时，后级锁存电路2_0至2_n-1中的每个获取输入地址信号ap[n]，当时钟信号iclkb处于高电平时，后级锁存电路2_0至2_n-1中的每个保持当时钟信号iclkb处于低电平时已经获取的值，而不需要获取在已经获取上述值之后已经改变的输入地址信号ap[n]，并且后级锁存电路2_0至2_n-1中的每个输出所保持的值作为内部地址信号aq[n]。

由于锁存电路用作触发器，所以即使当地址从“000”移位到“111”的过程中输入地址信号已经取为不定值时，其影响也不会传播到内部地址信号aq[n]。当通过与时钟信号clk同步操作的同步电路构造比较器comp时，能够借助于输入地址信号a[n]将已经获取到比较器comp中的信号与内部地址信号aq[n]同相，并且因此减轻比较操作中的时序容限。

第三实施例

图8是图示根据第三实施例的存储器宏memu的一个构造示例的框图。

根据类似于图4和图6中图示的第一和第二实施例的存储器宏memu，存储器宏memu包括存储器阵列mary、字线驱动电路wd、数据输入输出单元io、控制单元ctrl等，该储器阵列mary包括通过字线wl0至wli选择的多个存储器单元mc，该数据输入输出单元io将存储器阵列mary中的数据输出到数据输入输出端子d[m]。此外，根据类似于图5中图示的第二实施例的存储器宏memu，存储器宏memu包括地址输入端子a[n]、时钟输入端子clk、数据输入输出端子d[m]和内部地址输出端子aq[n]，以及还包括用于输出诸如写入使能信号wen、芯片使能信号cen等的访问控制信号的内部信号的内部访问控制信号输出端子wenq和cenq。

根据类似于图4中图示的第一实施例的存储器宏memu的控制单元ctrl，控制单元ctrl包括通过锁存电路1_0至1_n-1和锁存电路2_0至2_n-1构造的地址解码器adrctl和暂时存储器电路100并且控制单元ctrl作为触发器操作。与根据图4中图示的第一实施例的存储器宏mdemu的控制单元ctrl不同，控制单元ctrl还包括读取/写入控制电路rwctl、时钟控制电路clkctl、锁存电路3_1至3_2和锁存电路4_1至4_2。将iclk信号输入到锁存电路3_1至3_2，将与iclk信号的相位相反的相位的时钟信号iclkb输入到锁存电路4_1至4_2中，并且锁存电路3_1至3_2以及锁存电路4_1至4_2组合在一起并且作为触发器操作。

顺便提及，虽然图4和图6中图示的第一和第二实施例中的每个中的控制单元ctrl还包括读取/写入控制电路rwctl、时钟控制电路clkctl和锁存电路3_1至3_2，但是因为上述元件几乎与输出到比较器comp没有关系所以省略其的图示。

输出信号ap[n]从将输入地址信号a[n]输入到其中的前级锁存电路1_0至1_n-1中的每个供应到地址解码器adrctl，并且输出信号aq[n]从后级锁存电路2_02_n-1中的每个输出到内部地址输出端子aq[n]中。类似地，输出信号从写入使能信号wen和芯片使能信号cen分别输入到其中的前级锁存电路3_1至3_2分别供应到读取/写入控制电路rwctl和时钟控制电路clkctl，并且内部访问控制信号wenq和cenq分别经由内部访问控制信号输出端子从后级锁存电路4_1至4_2输出。

由于字线驱动电路wd、存储器阵列mary和数据输入输出单元io的操作与第一和第二实施例中的那些相同，因此省略其的描述。

除了输入地址信号a[n]和内部地址信号aq[n]之间的比较外，在根据第三实施例的存储器宏memu外部安装的比较器comp将访问控制信号wen和cen分别与对应的内部访问控制信号wenq和cenq进行比较。然后，当已经以失配结束至少一个比较时，比较器comp输出“失配”作为比较结果。

从而，也能够检测获取经输入的访问控制信号的电路中的故障。也就是说，当除了输入地址信号和内部地址信号之间的失配之外，访问控制信号与内部访问控制信号不匹配时，也能够检测到失配作为暂时存储器电路中的故障。

顺便提及，虽然类似于图6中图示的第二实施例，图8中已经图示了使用两级锁存电路作为触发器操作的暂时存储器电路100的构造示例，但是类似于图4中图示的第一实施例，可以通过锁存电路的一级构造暂时存储器电路100。此外，比较器comp可以作为逻辑电路实现或形成在存储器宏memu外部和/或可以被实现或被形成为存储器宏memu的内部电路。

第四实施例

当在访问控制信号中包括芯片使能信号cen时，当芯片使能信号cen已经被生效时，根据第四实施例的存储器宏memu将内部地址信号aq[n]输出到内部地址输出端子。另一方面，当芯片使能信号cen已经被无效时，存储器宏memu停止内部地址信号aq[n]的输出。

从而，最小化驱动输出内部地址信号aq[n]的布线负载的频率被并且降低功耗。当在存储器宏memu的外部比较器comp被实现为逻辑电路时，存在诸如存储器宏memu的硬宏的布局区域相对远离布置随机逻辑电路的区域的趋势。在这种情况下，增加从存储器宏memu的内部地址输出端子到比较器comp的布线长度，增加负载容量，以及增加由于其充电和放电引起的功率消耗。出于这个原因，当芯片使能信号cen被无效并且不访问相关的存储器宏memu时，停止内部地址信号aq[n]的输出，以便抑制由于对布线负载的充电和放电引起的功耗。顺便提及，停止的信号输出不限于内部地址信号aq[n]，并且更优选的是除了停止内部地址信号aq[n]的输出之外，还停止其它内部访问控制信号的输出。

图9是图示根据第四实施例的存储器宏memu的一个构造示例的框图。虽然根据第四实施例的存储器宏memu与根据图8中图示的第三实施例的存储器宏memu相同，但是根据第四实施例的存储器宏memu还包括沿着从暂时存储器电路100延伸到内部地址输出端子aq[n]和内部访问控制信号输出端子wenq和cenq的路径安装的或门(or)11_0至11_n-1和12_1至12_2。或门11_0至11_n-1和12_1至12_2的一个输入端子耦合到芯片使能信号cen的内部信号cenp的线。当芯片使能信号cen被生效并且处于低电平时，内部地址信号aq[n]和内部访问控制信号wenq和cenq被原样输出。另一方面，当芯片使能信号cen被无效并处于高电平时，内部地址信号aq[n]和内部访问控制信号wenq和cenq被固定为高电平。从而，停止输出信号的移位，抑制由于充电和放电引起的功耗。

顺便提及，虽然通过示例的方式在图9中图示芯片使能信号是负逻辑信号的构造示例，但是当芯片使能信号是正逻辑信号时，可以用与门替换或门，并且是否采用正逻辑或负逻辑是可选的。

第五实施例

图10是图示根据第五实施例的存储器宏memu的一个构造示例的框图。虽然根据第五实施例的存储器宏memu与根据图8中图示的第三实施例的存储器宏memu相同，但是根据第五实施例的存储器宏memu还包括异或门13_1，该异或门(eor)13_1对从暂时存储器电路100输出的内部地址信号aq[n]的值进行异或并且仅将作为异或门13_1的逻辑运算结果的一位信号从输出端子输出到比较器comp。对输入地址信号a[n]的值进行异或的异或门13_2安装在比较器comp的另一个输入端子的前级处，并且比较器comp执行1位信号之间的比较。因此，能够通过诸如异或门等的简单逻辑门来实现比较器comp。

从而，降低存储器宏memu的外部的布线的密度。还在这种情况下，能够检测获取输入的地址信号的电路中的故障。也就是说，能够通过将输入地址信号的异或值的输出结果与从内部地址输出端子输出的内部地址信号的异或值的输出结果进行比较来检测上述故障作为暂时存储器电路100中的故障。

通常，当将多位信号异或时，使信息量降低并且使故障检测能力变差。然而，即使在基于执行异或运算的结果来施行故障检测的情况下，这种故障检测对检测频率上是最高的单个故障没有影响，故障检测率上的降低并非那么严重。

顺便提及，在图10中的示例中，除了内部地址信号aq[n]之外，其它访问控制信号wenq和cenq也被输入为异或信号。从而，更加降低存储器宏memu的外部上的布线的密度。此外，类似于第一和第二实施例，可以采用免除比较访问控制信号wenq和cenq的实施例。

此外，通过在前级锁存电路1_0至1_n-1和3_1至3_2的输出侧上安装异或门13_1，能够将前级锁存电路的数量改变为1个(用于一位)。从而，能够更加减小电路规模。

第六实施例

图11是图示根据第六实施例的存储器宏memu的一个构造示例的框图。虽然根据第六实施例的存储器宏memu与根据图8中图示的第三实施例的存储器宏memu相同，但是构造暂时存储器电路100以便在测试模式中用作扫描触发器链，并且从而促进电路共享。存储器宏memu还包括扫描输入端子si、扫描输出端子so和数据侧扫描触发器链扫描ff(scanff)，该scanff在测试模式中将测试数据输入到数据输入输出单元io中。此外，将选择器7_0至7_n-1和8_1至8_2添加到暂时存储器电路100，并且从而暂时存储器电路100用作在测试模式中将测试地址扫描到控制单元ctrl中的地址侧扫描触发器链。

在扫描模式中，将从在存储器宏memu外部安装的测试电路bist顺序地和串行地输入到扫描输入端子si的测试数据通过选择器8_2、锁存电路3_2和锁存电路4_2，以及被传送到下一个选择器8_1，并且然后通过锁存电路3_1和锁存电路4_1，并且被顺序传送到下一个选择器7_1。相邻的触发器由选择器顺序地级联耦合并且以这种方式用作扫描触发器链，并且将地址信号aq[0]传送到数据侧扫描触发器链scanff的输入信号线sii。然后，从因此通过数据侧扫描触发器链scanff的扫描输出端子so输出地址信号aq[0]。在测试模式中，在通过使用预定数量的时钟进行移位之后，对该信号执行测试步骤，并且捕获执行测试步骤的结果，在此之后扫描输出并且输出该结果。在测试步骤中，将输出信号ap[n]、wenp和cenp分别从在暂时存储器电路100的前级侧上安装的锁存电路1_0至1_n-1和3_1至3_2供应到地址解码器adrctl、读取/写入控制电路rwctl和时钟控制电路clkctl。

由此，在正常操作模式中保持内部地址信号的暂时存储器电路在测试模式中还用作扫描触发器链，并且从而减小了电路规模。

第七实施例

图12是图示根据第七实施例的存储器宏memu的一个构造示例的框图。虽然根据第七实施例的存储器宏memu与根据图11中图示的第六实施例的存储器宏memu相同，但是根据第七实施例的存储器宏memu与根据第六实施例的存储器宏memu的不同之处在于以下点，地址侧扫描触发器链与数据侧扫描触发器链分离。根据第七实施例的存储器宏memu包括地址侧扫描输入端子asi、地址侧扫描输出端子aso、数据侧扫描输入端子si、数据侧扫描输出端子so等。输入到图11中的数据侧扫描触发器链的信号aq[0]从地址侧扫描输出端子aso输出。将测试数据从在存储器宏memu外部安装的测试电路bist并行扫描输入到地址侧扫描输入端子asi和数据侧扫描输入端子asi二者，并且将测试数据并行扫描输出到地址侧扫描输出端子aso和数据侧扫描输出端子so两者二者的外部。

从而，在正常操作模式中保持内部地址信号的暂时存储器电路在测试模式中还用作扫描触发器链，并且因此减小了电路规模。此外，通过与第六实施例中的扫描触发器链相比更多地减少扫描触发器链的长度，来减少执行存储器测试所花费的时间。

第八实施例

图13是图示根据第八实施例的存储器宏memu的一个构造示例的框图。在根据第八实施例的存储器宏memu中，图6中图示的暂时存储器电路100的部分与电路中的数据侧扫描触发器链scanff的部分共享。其它构造与图6中的那些相同，因此省略其的详细描述。

为了具体描述电路共享，将会详细描述数据侧扫描触发器链scanff的构造，而省略暂时存储器电路100的边界线的图示。

数据侧扫描触发器链scanff包括m个选择器9_0至9_m-1、m个前级锁存电路5_0至5_m-1、m个后级锁存电路6_0至6_x和与m位数据d[m]对应的后级锁存电路2_0至2_n-1。后级锁存电路2_0至2_n-1还用作暂时存储器电路100的后级锁存2_0至2_n-1。将逻辑电路20_0至20_n-1分别添加到后级锁存电路2_0至2_n-1用于共享。另一方面，将来自前级锁存电路5_0至5_x-1的输出直接输入到不与其它电路共享的后级锁存电路6_0至6_x。

图14是图示逻辑电路20_0至20_n-1中的每个的一个构造示例的电路图，并且图15是图示真值表中指示的逻辑电路的功能的一个示例的说明图。

如图14所示，作为逻辑电路20_0至20_n-1的构造示例的逻辑电路20包括2个与(and)门15、16和1个异或门14。

在正常操作模式中，通过输入控制信号sds＝0和控制信号sdo＝1将内部地址信号ap[n]传送到后级锁存电路2_0至2_n-1中的每个。将前级电路1_0至1_n-1和后级锁存电路2_0至2_n-1组合在一起并且作为触发器操作，以及将来自触发器的输出信号输出到比较器comp作为信号aq[n]。在这个模式中的操作与第二实施例中的那个相同。

在扫描数据移位模式中，通过输入控制信号sds＝1和控制信号sdo＝0，将来自构造数据侧扫描触发器链scanff的前级锁存电路5_x至5_m-1的输出信号供应到后级锁存电路2_0至2_n-1。这里，假设x＝m-n。剩余的前级锁存电路5_0至5_x-1耦合到不与其它电路共享的后级锁存电路6_0至6_x(仅代表性地图示锁存电路6_0，并且省略其它锁存电路的图示)。在扫描数据获取模式中，通过输入控制信号sds＝1和控制信号sdo＝1，将输入到端子ai[]的di[]扫描数据的异或信号di[]^ai[]和内部地址信号ap[n]输入到后级锁存电路0_0至2_n-1中。

由此，在正常工作模式中保持内部地址信号的暂时存储器电路100在测试模式中还用作数据侧扫描触发器链，并且减小电路规模。

虽然已经基于上述实施例具体描述了发明人等已经做出的发明，但是本发明不限于上述实施例，并且可以以在不脱离本发明的要点的范围内的各种方式进行改变和修改。

例如，每个框图中图示的块分割仅仅是一个示例，并且能够适当和可选地进行通过将一个块改变为另一个块来实现的改变，即一个块中的一些或全部功能已被实现以便和谐地结合另一块的功能。此外，在附图中图示的电路中采用的正逻辑和负逻辑仅仅是示例，并且可以可选地改变。