直接存储器存取控制器、其控制方法以及信息处理系统的制作方法
【技术领域】
[0001]本文中论述的实施方式涉及直接存储器存取控制器、其控制方法以及信息处理系统。
【背景技术】
[0002]关于能够通过被连接至通信网络来执行通信的网络支持产品，已在每个区域中控制该网络支持产品以在产品的操作状态处于备用状态时限制功耗值。备用状态表示可以通过例如来自外部的触发器经由网络恢复产品的功能的状态。
[0003]为了减少备用状态下的功耗，存在如下系统:在该系统中，CPU (中央处理单元)和RAM(随机存取存储器)被保持为正常系统，并且各自操作时的功耗低于正常系统的功耗的CPU和RAM被保持为备用系统。当系统处的处理量小时，停止消耗大功率的正常系统，通过切换至功耗低的备用系统来执行该处理，从而整体上按照时间序列降低系统的功耗。
[0004]图14A是示出了包括主CPU和副CPU的信息处理系统的示例的图。图14A所示的信息处理系统包括:主CPU 418和RAM 419，该主CPU 418和该RAM 419作为在正常操作状态下主要执行处理的正常系统；以及副CPU 420和RAM 421，该副CPU 420和该RAM 421作为在备用状态下执行处理的备用系统。并且该信息处理系统经由网络接口部分411连接至网络。
[0005]网络接口部分411包括直接存储器存取(DMA)控制器412、介质存取控制(MAC)部分413和物理(PHY)部分414。DMA控制器412为执行在RAM处引用的指令的描述符型DMA控制器，并且基于存储在RAM 419或RAM 421处的描述符，接收DMA处理部分416执行与接收有关的处理，发送处理部分417执行与发送有关的处理。
[0006]图14B是示出了 DMA控制器的内部配置的图。DMA控制器430包括接收DMA通道431、发送DMA通道441、描述符读/写处理部分451、数据读/写处理部分452和分组数据保存缓冲器453。描述符读/写处理部分451执行与描述符信息的读和写有关的处理，数据读/写处理部分452执行与经由MAC部分454发送和接收的数据有关的处理。分组数据保存缓冲器453为保持接收的分组数据的缓冲器。
[0007]接收通道431包括基地址寄存器432、当前地址寄存器433、结束地址寄存器434、剩余分组的数目的寄存器435、重启处理部分436和控制部分437。将放在RAM 455上的描述符456的第一地址存储在基地址寄存器432处。将放在RAM 455上的描述符456的结束地址存储在结束地址寄存器434处。将描述符的、与下一次被处理的分组对应的地址存储在当前地址寄存器433处。实际上布置有分组的RAM的地址信息、分组的长度信息、用于分组的处理的信息被包括在描述符456中。
[0008]剩余分组的数目的寄存器435具有表示在DMA通道处没有被处理的分组(剩余分组)的数目的功能。重启处理部分436具有从主CPU和副CPU接收用于停止和启动DMA通道的指令的功能。当从该CPU中的任一个CPU接收到用于停止DMA通道的指令时，重启处理部分436停止属于该DMA通道的分组数据的传送处理并且执行用于清除DMA通道的描述符信息的处理。此外，当从该CPU中任一个CPU接收到用于启动DMA通道的指令时，重启处理部分436将基地址寄存器432的值注册至当前地址寄存器433，执行用于清除剩余分组的数目的寄存器453的处理，并且启动DMA操作。控制部分437控制寄存器432至寄存器435中的每个寄存器处存储的信息。
[0009]发送通道441包括基地址寄存器442、当前地址寄存器443、结束地址寄存器444、剩余分组的数目的寄存器445、重启处理部分446和控制部分447。注意，这些部件等的功能中的每个功能均与由接收通道431所保持的基地址寄存器432、当前地址寄存器433、结束地址寄存器434、剩余分组的数目的寄存器435、重启处理部分436和控制部分437各自的功能类似。
[0010]在使用分组接收作为示例时描述DMA控制器430的操作流程。DMA控制器430在初始化中将描述符456的第一地址注册至基地址寄存器432。DMA控制器430在将注册至基地址寄存器432的地址设置为描述符456的第一当前存储位置时获取描述符信息。DMA控制器430基于所获取的信息使RAM 455中接收到的分组数据开放，并且当一个分组被进行接收处理时在描述符上反映长度信息和处理状态。接下来，DMA控制器430使由当前地址寄存器433保持的地址的值递增并且获取下一条描述符信息。DMA控制器430在下一个分组被接收时基于所获取的描述符信息使RAM 455中的所接收到的分组数据开放。随后，针对所接收到的分组的数目类似地重复该处理。
[0011]在图14A所示的信息处理系统中，当将模式从正常操作状态(正常模式)(其中通过使用主CPU 418和RAM 419作为正常系统来执行处理)切换至备用状态(备用模式)(其中通过使用副CPU 420和RAM 421作为备用系统来执行处理)时，以及当模式从该备用状态切换至该正常状态时，再次设置关于与DMA控制器430的描述符有关的新的地址信息。图15是示出了包括图14A中所示的信息处理系统的模式切换的操作示例的流程图。注意，副CPU 420恒定地在正常模式时和备用模式时被激活以执行模式切换的管理。主CPU 418在正常模式时被激活并且在备用模式时停止。
[0012]当操作开始时，激活副CPU 420(S801)。在使用主CPU 418的处理时，即，在正常模式(在S802中为真)时，激活主CPU 418(S803)。另一方面，在不是使用主CPU 418的处理时，即，在备用模式(在S802中为假)时，将至主CPU 418和RAM 419的电力切断。随后，重置DMA控制器430 (S805)。此后，初始化DMA控制器430，并且将RAM上的描述符的第一地址注册至基地址寄存器432、寄存器442(S806)之后，激活DMA控制器430(S807)。
[0013]此后，执行使用DMA控制器430的分组传送处理(S808)。此时，当接收到从正常模式切换至备用模式或者从备用模式至正常模式的模式切换的指令(在S809中为真)时，停止DMA控制器430的DMA操作(S810)，并且该处理返回至步骤S802。然后，根据要被切换的模式再次执行上述处理。
[0014](例如，专利文献I)提出了具有用于执行DMA传送的多个通道的DMA传送单元，该多个通道被提供为对应于多个输入/输出单元，并且该多个通道根据通道优先级顺序交换该多个通道中的每个通道。(例如，专利文献2)提出了根据描绘出与来自每个I/O的DMA请求信号对应的优先级级别的寄存器来从多个DMA通道中选择一个DMA通道的DMA控制方法。(例如，专利文献3)提出了如下技术:在该技术中，直到使用在使用中的DMA通道的数据传送达到预先设置的边界条件为止，连续使用DMA通道，并且当发生该边界条件时，该DMA通道改变为下一个DMA通道。(例如，专利文献4)提出了如下技术:在该技术中，当状态从由副CPU执行处理的状态返回至由主CPU执行处理的状态时，副CPU将存储在SRAM处的数据移动至DRAM。
[0015][专利文献I]日本公开特许公报N0.02-96261
[0016][专利文献2]日本公开特许公报N0.62-50946
[0017][专利文献3]日本公开特许公报N0.10-40211
[0018][专利文献4]日本公开特许公报N0.2010-74256
[0019]在图14A所示的信息处理系统中，如图15所示，在从正常模式至备用模式的转换时和从备用模式至正常模式的转换时发生DMA控制器的如下处理:例如，停止(S810)、重置(S805)和初始化(S806)。因此，在这些处理期间，换句话说，在执行图15中所示的步骤S810和随后的步骤S802至步骤S806的时段期间，当从网络接收新的分组时，存在该分组被丢弃从而招致分组丢失的问题。
【发明内容】
[0020]本实施方式的一个方面的目的是提供一种能够在不招致由分组丢失造成的通信质量恶化的情况下执行模式切换的DMA控制器。
[0021]DMA控制器的方面包括:两个通道，该两个通道分别包括接收通道和发送通道，并且这两个通道根据描述符、通过DMA来执行数据传送；模式设置寄存器；以及通道切换部分，该通道切换部分根据该模式设置寄存器处设置的信息在这两个通道之间选择一个通道，该通道切换部分检测要被传送的分组的边界，并且该通道切换部分在所检测到的分组的边界处执行至所选择的通道的切换。
【附图说明】
[0022]图1是示出了根据第一实施方式的包括DMA控制器的信息处理系统的配置示例的图。
[0023]图2A是示出了根据本实施方式的数据格式的示例的图。
[0024]图2B是用于说明根据本实施方式的接收分组数据的分析处理的图。
[0025]图3是示出了根据本实施方式的通道切换部分的操作示例的流程图。
[0026]图4是示出了根据本实施方式的分组传送处理的流程图。
[0027]图5是示出了根据本实施方式的信息处理系统的操作示例的流程图。
[0028]图6是示出了根据第一实施方式的CPU切换处理的流程图。
[0029]图7是示出了根据第二实施方式的包括DMA控制器的信息处理系统的配置示例的图。
[0030]图8是用于说明根据本实施方式的发送分组数据的生成处理的图。
[0031]图9是示出了根据第二实施方式的CPU切换处理的流程图。
[0032]图10是示出了根据第三实施方式的包括DMA控制器的信息处理系统的配置示例的图。
[0033]图11是示出了根据第三实施方式的CPU切换处理的流程图。
[0034]图12是示出了根据第四实施方式的包括DMA控制器的信息处理系统的配置示例的图。
[0035]图13是示出了根据第四实施方式的CPU切换处理的流程图。
[0036]图14A是示出了包括主CPU和副CPU的信息处理系统的示例的图。
[0037]图14B是示出了 DMA控制器的内部配置的图。
[0038]图15是示出了图14A中所示的信息处理系统的操作示例的流程图。
【具体实施方式】
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