，提供了环回机制，并且从而，当在从备用模式至正常模式的切换时剩余在副CPU侧接收到的分组数据时，可以将分组数据从用于副CPU的RAM 50传送至用于主CPU的RAM 30而无需执行CPU间通信。此外，在主CPU侧，可以如同接收到来自网络的数据一样来执行对通过环回接收到的分组数据的处理。
[0093](第四实施方式)
[0094]接下来，描述第四实施方式。
[0095]在DMA控制器10中，当将要被使用的DMA通道从副CPU通道1lB切换至主CPU通道1lA时，不知道在从网络传送分组数据时的定时，并且因此，存在仅在切换DMA通道之前将分组输入至副CPU侧的情况。在这种情况下，需要将分组数据从副CPU侧传送至主CPU侦牝并且如果将在接收到要被传送的分组之后接收到的分组在要被传送的分组之前输入至主CPU侧，则在主CPU侧会发生分组顺序颠倒并且这会造成通信质量恶化。
[0096]因此，在第四实施方式的DMA控制器10中，如图12所示，提供了缓冲器控制部分108，并且在信号切换部分104中提供了指令处理部分144，并且进行控制使得即使在通过环回传送分组数据期间在分组数据保存缓冲器106中存在接收的数据也不执行阅读。图12是示出了根据第四实施方式的包括DMA控制器的信息处理系统的配置示例的图。在图12中，针对具有与图1、图7和图10所示的部件的功能相同的功能的部件使用相同的附图标记和符号，并且不进行赘述。
[0097]指令处理部分144接收来自副CPU的通过环回传送分组数据的启动和停止的指令，并且向环回处理部分143通知通过环回进行传送的启动和停止。缓冲器控制部分108根据来自指令处理部分144的通知来对控制分组数据保存缓冲器106的阅读。当从指令处理部分144接收到停止该阅读的指令时，缓冲器控制部分108抑制对分组数据保存缓冲器106处接收到的分组数据的阅读。当从指令处理部分144接收到重启阅读的指令时，缓冲器控制部分108在接收到该指令的定时重启对分组数据保存缓冲器106的阅读。
[0098]根据第四实施方式的信息处理系统的操作与第一实施方式中的操作的不同在于(PU切换处理。然而其他的操作与图5所示的第一实施方式中的操作相同。图13是示出了根据第四实施方式的CPU切换处理的流程图。注意，在图13中，在CPU切换处理中示出了在从备用模式至正常模式的转换时的处理。在从正常模式至备用模式的转换时的处理与第二实施方式中的处理相同，并且执行图9所示的处理。
[0099]在根据第四实施方式的CPU切换处理中，在使用主CPU 20的处理即正常模式时激活直到在此之前被停止的主CPU 20，(S701)。此后，步骤S702至步骤S707中的处理与根据图6所示的第一实施方式的步骤S403至步骤S408中的处理相同，并且因此不进行描述。
[0100]当从通道切换部分104接收到模式切换完成的通知时，副CPU 40指示通道切换部分104的指令处理部分144关掉缓冲器控制部分108(S708)。接收到来自副CPU 40的指令的指令处理部分144向缓冲器控制部分108指示停止对分组数据保存缓冲器160的阅读(S709)。从而抑制对分组数据保存缓冲器160处接收到的分组数据的阅读。
[0101]随后，通道切换部分104通过通道自动分配基于来自副CPU 40的设置信息由环回处理部分143来选择环回(S710)，并且执行对剩余的接收分组数据的传送(S711)。从而，经由副CPU通道1lB的发送通道121B、通道切换部分104的环回处理部分143和主CPU通道1lA的接收通道111A，将分组数据从用于副CPU的RAM50传送至用于主CPU的RAM30。
[0102]当从用于副CPU的RAM 50向用于主CPU的RAM 30传送剩余的接收分组数据被完成时，副CPU 40指示指令处理部分144开启缓冲器控制部分108 (S712)。接收到来自副CPU40的指令的指令处理部分144向缓冲器控制部分108指示重启对分组数据保存缓冲器106的阅读(S713)。从而重启对分组数据保存缓冲器106的阅读，并且将分组数据保存缓冲器106处保持的数据按顺序输入至主CPU通道101A。
[0103]根据第四实施方式,与第一实施方式相同，可以执行模式切换，而无需在执行模式切换时执行信息的重置同时停止DMA操作(即，无需中断DMA操作)。此外，可以防止在DMA通道的切换时会发生的接收分组数据的顺序颠倒。因此，能够在不招致由分组丢失和分组的顺序颠倒造成的通信质量恶化的情况下实现模式切换，并且可以使得能够通过降低信息处理系统处的功耗实现节能。
[0104]在上述描述中，在通过环回传送分组数据期间停止对分组数据保存缓冲器106的阅读，然而可以在不停止对分组数据保存缓冲器106的阅读的情况下将在通过环回传送分组数据期间从网络接收到的分组数据传送至副CPU通道1lB的接收通道111B。对分组数据保存缓冲器106的阅读可以被控制成仅在完成剩余的接收分组数据的传送并且停止通过环回进行的传送之前停止。
[0105]附带地，应当在所有方面将上述实施方式考虑为说明性的并且非限制的。S卩，在不脱离本发明的精神或本质特性的情况下可以以其他特定形式来实施本发明。
[0106]所公开的DMA控制器能够在不中断DMA操作的情况下执行通道的切换，并且可以在不招致由分组丢失造成的通信质量恶化的情况下进行模式切换。
【主权项】
1.一种直接存储器存取控制器，包括: 第一通道，所述第一通道包括第一接收通道和第一发送通道，并且所述第一通道根据从第一存储器获取的描述符、通过直接存储器存取来执行数据传送； 第二通道，所述第二通道包括第二接收通道和第二发送通道，并且所述第二通道根据从第二存储器获取的描述符、通过直接存储器存取来执行数据传送； 模式设置寄存器；以及 通道切换部分，所述通道切换部分根据在所述模式设置寄存器处设置的信息在所述第一通道与所述第二通道之间选择一个通道，所述通道切换部分检测要被传送的分组的边界，并且所述通道切换部分在所检测到的分组的边界处执行至所选择的通道的切换。
2.根据权利要求1所述的直接存储器存取控制器， 其中，所述通道切换部分包括环回处理部分，所述环回处理部分在从所述第二通道至所述第一通道的切换被执行时将从所述第二发送通道发送的数据传送至所述第一接收通道。
3.根据权利要求2所述的直接存储器存取控制器，还包括: 存储所接收到的数据的缓冲器， 其中，所述通道切换部分在由所述环回处理部分执行数据的传送时抑制从所述缓冲器读数据，并且所述通道切换部分在所述环回处理部分传送所述数据之后从所述缓冲器读所述数据并且将所述数据传送至所述第一通道。
4.根据权利要求1所述的直接存储器存取控制器， 其中，在从所述第一通道至所述第二通道的切换被执行时，在通过所述通道切换部分检测到的分组的边界处执行所述第一发送通道的重置处理。
5.根据权利要求1所述的直接存储器存取控制器， 其中，在所述模式设置寄存器处设置表示是第一模式还是第二模式的信息，所述第二模式为与所述第一模式相比功耗较低的操作模式，以及 所述通道切换部分在所述模式设置寄存器处所设置的信息表示所述第一模式时选择所述第一通道，并且所述通道切换部分在所述模式设置寄存器处所设置的信息表示所述第二模式时选择所述第二通道。
6.根据权利要求1所述的直接存储器存取控制器， 其中，所述通道切换部分基于所述要被传送的分组的报头信息来检测所述分组的边界。
7.一种直接存储器存取控制器的控制方法，所述直接存储器存取控制器包括:第一通道，所述第一通道包括第一接收通道和第一发送通道，并且所述第一通道根据从第一存储器获取的描述符、通过直接存储器存取来执行数据传送；第二通道，所述第二通道包括第二接收通道和第二发送通道，并且所述第二通道根据从第二存储器获取的描述符、通过直接存储器存取来执行数据传送；以及模式设置寄存器，所述控制方法包括: 通过所述直接存储器存取控制器的通道切换部分、根据在所述模式设置寄存器处设置的信息来在所述第一通道与所述第二通道之间选择一个通道；以及 通过所述通道切换部分来检测要被传送的分组的边界并且在所检测到的分组的边界处执行至所选择的通道的切换。
8.—种信息处理系统,包括: 第一 CPU和第一存储器； 第二 CPU和第二存储器，所述第二 CPU和所述第二存储器分别与所述第一 CPU和所述第一存储器不同；以及 直接存储器存取控制器， 其中，所述直接存储器存取控制器包括: 第一通道，所述第一通道包括第一接收通道和第一发送通道，并且所述第一通道根据从所述第一存储器获取的描述符、通过直接存储器存取来执行数据传送； 第二通道，所述第二通道包括第二接收通道和第二发送通道，并且所述第二通道根据从所述第二存储器获取的描述符、通过直接存储器存取来执行数据传送； 模式设置寄存器，在所述模式设置寄存器中设置表示是否停止所述第一 CPU和所述第一存储器的信息；以及 通道切换部分，所述通道切换部分根据在所述模式设置寄存器处所设置的信息在所述第一通道与所述第二通道之间选择一个通道，所述通道切换部分检测要被传送的分组的边界，并且所述通道切换部分在所检测到的分组的边界处执行至所选择的通道的切换。
9.根据权利要求8所述的信息处理系统， 其中，当根据在所述模式设置寄存器处设置的信息来执行从所述第一通道至所述第二通道的切换时，在切换至所述第二通道之后切断至所述第一 CPU和所述第一存储器的电力。
【专利摘要】本发明提供一种直接存储器存取控制器、其控制方法以及信息处理系统。提供两个通道：主CPU通道和副CPU通道，该主CPU通道和副CPU通道各自均包括接收通道和发送通道并且各自均根据描述符、通过DMA来执行数据传送。通道切换部分根据模式设置寄存器处设置的信息选择主CPU通道或副CPU通道，并且该通道切换部分在要被传送的分组的边界处执行通道的切换，从而能够在不中断DMA操作的情况下实现通道的切换。
【IPC分类】G06F13-28
【公开号】CN104572526
【申请号】CN201410478629
【发明人】奥田崇, 冈本谕
【申请人】富士通半导体股份有限公司
【公开日】2015年4月29日
【申请日】2014年9月18日
【公告号】US20150120983