处理器系统及其存储器控制方法
【技术领域】
[0001]本发明属于计算机技术，更具体地，涉及嵌入存储器控制方法及其处理器系统。
【背景技术】
[0002]在处理器系统中，程序存储器用于保存应用程序代码(指令)，还可以用于保存程序执行时用到的数据(例如操作数、查找表信息)。对于大型的片上系统(SoC)，程序存储器可以采用外部的同步动态随机存储器(SDRAM)，然后，通过高速缓冲(Cache)，以匹配高速的处理器(CPU)与外部存储器之间的访问速度的差异。在小型的片上芯片(SoC)中，由于成本限制未采用外部存储器。
[0003]在小型的SoC系统中，采用嵌入式存储器(例如，eFlash、0TP、MTP)，然后，通过指令预取来匹配高速的处理器(CPU)与嵌入式存储器之间的访问速度的差异，在硬件上只需要增加一组缓冲寄存器。
[0004]然而，尽管嵌入式存储器和缓冲寄存器相结合的方法可以降低芯片成本，然而，该方法仅适用于处理器的工作频率与嵌入式存储器频率相差不超过几倍的情况。如果处理器的频率太高，处理器可能不能及时地从嵌入式存储器获取相应的指令和/操作数。结果，处理器经常处于等待状态，导致系统效率降低。
【发明内容】
[0005]本发明的目的在于提供根据系统时钟频率选择存储器的访问路径的处理器系统及其存储器控制方法。
[0006]根据本发明的一方面，提供一种处理器系统，包括:第一选择器，包括第一至第三端口 ；分别与第一选择器的第一至第三端口连接嵌入式存储器、处理器和高速缓冲存储器，所述嵌入式存储器用于存储应用程序代码，其中，所述第一选择器提供控制信号的路由功能，使得第一端口与第二端口之间的第一信号路径、或者第一端口与第三端口之间的第二信号路径连通。
[0007]优选地，所述第一选择器还包括第一选择端口，所述第一选择器根据第一选择端口提供的第一选择信号，选择第一信号路径和第二信号路径之一连通。
[0008]优选地，所述处理器提供所述第一选择信号，当处理器的频率小于第一阈值时，所述第一选择信号使得第一信号路径连通，当处理器的频率大于等于第一阈值时，所述第一选择信号使得第二信号路径连通。
[0009]优选地，在第一信号路径连通时，所述嵌入式存储器工作于低功耗模式，其中，处理器直接从嵌入式存储器读取数据，在第二信号路径连通时，所述嵌入式存储器工作于高效访问模式，其中，在高速缓冲存储器与嵌入式存储器之间进行数据缓存。
[0010]优选地，所述处理器获取的数据为指令和/或操作数。
[0011]优选地，所述处理器系统还包括:第二选择器，包括第四至第六端口 ；程序存储器，用于存储应用程序代码；以及接口控制器，所述接口控制器将所述程序存储器与所述第二选择器的第五端口相连接，其中，所述嵌入式存储器和所述第一选择器分别连接至所述第二选择器的第四端口和第六端口，所述第二选择器提供控制信号的路由功能，使得第四端口与第六端口之间的第三信号路径、或者第五端口与第六端口之间的第四信号路径连通。
[0012]优选地，所述程序存储器为SPI FLASH存储器，并且所述接口控制器为SPI接口控制器。
[0013]优选地，所述第二选择器还包括第二选择端口，所述第二选择器根据第二选择端口提供的第二选择信号，选择第三信号路径和第四信号路径之一连通。
[0014]优选地，所述处理器提供所述第二选择信号由，当嵌入式存储器的空间大于第二阈值时，所述第二选择信号使得第三信号路径连通；当嵌入式存储器的空间小于第二阈值时，所述第二选择信号使得第四信号路径连通。
[0015]优选地，当第三信号路径连通时，所述处理器系统处于正常工作模式，其中在处理器与嵌入式存储器之间自动进行数据缓存，当第四信号路径连通时，所述处理器系统处于程序扩展模式，其中在处理器与程序存储器之间自动进行数据缓存。
[0016]优选地，所述处理器系统还包括:连接在处理器与接口控制器之间的控制寄存器，所述控制寄存器提供附加的寄存器控制模式，其中，处理器对程序存储器进行读、写和擦除操作中的至少一种操作。
[0017]优选地，接口控制器可编程复用。
[0018]优选地，所述处理器系统还包括:连接在处理器和嵌入式存储器之间的嵌入式存储器控制寄存器；所述嵌入式存储器控制寄存器提供附加的寄存器控制模式，其中，处理器对嵌入式存储器进行读、写和擦除操作中的至少一种操作。
[0019]根据本发明的另一方面，提供一种用于处理器系统的存储器控制方法，包括:将处理器的频率与第一阈值进行比较；当处理器的频率小于第一阈值时，嵌入式存储器工作于低功耗模式；以及当处理器的频率大于等于第一阈值时，嵌入式存储器工作于高速访问模式，其中，在高速访问模式中，处理器经由高速缓冲存储器从嵌入式存储器获取指令和/或操作数；在低功耗模式中，处理器直接从嵌入式存储器获取指令和/或操作数。
[0020]优选地，通过第一选择器提供控制信号的路由功能，使得嵌入式存储器工作于低功耗模式和高速访问模式之一。
[0021]优选地，第一选择器包括分别与嵌入式存储器、处理器和高速缓冲存储器相连的第一至第三端口，并且第一选择器根据第一选择信号，使得在第一端口与第二端口之间的第一信号路径、第一端口与第三端口之间的第二信号路径连通。
[0022]优选地，在第一信号路径连通时，所述嵌入式存储器工作于低功耗模式，在第二信号路径连通时，所述嵌入式存储器工作于高效访问模式。
[0023]优选地，所述方法还包括:将应用程序与嵌入式存储器的容量进行比较；当应用程序小于嵌入式存储器的容量时，处理器系统工作于正常工作模式；以及当应用程序大于等于嵌入式存储器的容量时，处理器系统工作于程序扩展模式，其中，在正常工作模式中，处理器从嵌入式存储器获取指令和/或操作数；在程序扩展模式中，处理器从程序存储器获取指令和/或操作数。
[0024]优选地，通过第二选择器提供控制信号的路由功能，使得处理器系统工作于正常工作模式和程序扩展模式之一。
[0025]优选地，所述第二选择器包括分别与嵌入式存储器、第一选择器、接口控制器相连的第四至第六端口，并且第二选择器根据第二选择信号，使得第四端口与第六端口之间的第三信号路径、或者第五端口与第六端口之间的第四信号路径连通。
[0026]优选地，在第三信号路径连通时，所述处理器系统处于正常工作模式，在第四信号路径连通时，所述处理器系统处于程序扩展模式。
[0027]优选地，所述方法还包括，采用控制寄存器对程序存储器的接口控制器进行编程复用，其中，处理器对程序存储器进行读、写和擦除操作中的至少一种操作。
[0028]优选地，通过对程序存储器的写操作来升级应用程序。
[0029]优选地，所述方法还包括，采用嵌入式存储器控制寄存器对嵌入式存储器进行编程复用，其中，处理器对嵌入式存储器进行读、写和擦除操作中的至少一种操作。
[0030]优选地，通过对嵌入式存储器的写操作来升级应用程序。
[0031]根据本发明的实施例的处理器系统，在处理器与嵌入式存储器之间引入高速缓冲存储器以及选择器。所述处理器系统通过第一信号路径和第二信号路径的选择，在低功耗模式和高效访问模式之间切换。所述处理器系统例如根据系统时钟频率选择嵌入式存储器的访问路径。例如，在处理器频率较高时，处理器从高速缓冲存储器获取指令和/或操作数，在处理器频率较低时，处理器从嵌入式存储器直接获取指令和/或操作数。因而，该处理器系统可以兼顾处理器的运行效率和功耗，并且降低芯片成本。
【附图说明】
[0032]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0033]图1示出根据本发明的第一实施例的处理器系统的示意性框图；
[0034]图2示出根据本发明的第二实施例的处理器系统的示意性框图；
[0035]图3示出根据本发明的第三实施例的处理器系统的示意性框图；