专利名称：内存芯片或模块的组装结构的制作方法
技术领域：
本实用新型关于半导体内存组件、内存芯片、内存模块和部分损坏内存组件的结构。
由于半导体组件芯片培植过程中的优良率限制，一块半导体内存芯片通常包含部分损坏的内存组件。随着半导体组件密度的增高，更难达到很高的生产优良率。
在组件芯片培植过程中，有一些维修程序可用于替换内存储存格矩阵中的某些行或某些列。然而，如此维修程序的能力有其限制。有些内存组件在芯片培植过程之后的颗粒上仍然有部分损坏。在颗粒以上的层次来维修内存组件，从可行性、效率和功能看，是一项复杂的问题。
本实用新型的目的是提出一种内存芯片或模块的组装结构，以有效地使用部分损坏的内存组件来组成可用的内存芯片或模块，使之符合指定的规格。
本实用新型的又一目的是提供一种内存芯片或模块的组装结构，该结构可使部分损坏的内存组件中的未损坏内存数据位被运用到最大限度。
本实用新型的另一目的是提供一种内存芯片或模块的组装结构，该结构可简化内存芯片或模块的生主产及制造过程。
本实用新型的再一目的是提供一种内存芯片或模块的组装结构，该结构可减少或去除芯片或模块的起始过程。
本实用新型的目的是这样实现的包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装也至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该内存存取控制单元依照内存地址区域，在恰当的时段周期，引动第一群内存次组装或第二群内存次组装。
该组装结构为一半导体内存芯片，而该次组装结构为一半导体内存颗粒。
该组装结构为一半导体内存模块，而该次组装结构为一半导体内存芯片。
更包括一组固定或可变的设置，该设置为一组金属连接、接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动何个内存次组装群。
本实用新型的目的也可以是这样实现的包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该内存存取控制单元依照内存地址区域，在某个恰当的时段周期，会制止第一内存群中的一至多个次组装，并引动第二内存群中的一至多个次组装。
该组装结构为一半导体内存芯片，而该次组装为一半导体内存颗粒。
该组装结构为一半导体内存模块，而该次组装为一半导体内存芯片。
包括一组固定或可变的设置，该设置为一组金属连接、接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动或制止个别的内存次组装。
本实用新型的目的又可以是这样实现的包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；(g)一个内存地址变换单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装也至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该地址变换单元重新界定内存地址给第一群内存次组装或第二群内存次组装中的至少一个内存次组装。其中该内存存取控制单元依照内存地址区域，在恰当的时段周期，引动第一群内存次组装或第二群内存次组装。
更包括一组固定或可变的设置，该设置为一组金属连接。接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动何个内存次组装群。
本实用新型的目的还可以是这样实现的包括有(a)一至多个组装数据线。(b)一至多个组装地址线；(C)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；(g)一个内存地址变换单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该地址变换单元重新界定内存地址给第一群内存次组装或第二群内存次组装中的至少一个内存次组装。其中该内存存取控制单元依照内存地址区域，在某个恰当的时段周期，会制止第一内存群中的一至多个次组装，并引动第二内存群中的一至多个次组装。
包括一组固定或可变的设置，该设置为一组金属连接、接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动或制止个别的内存次组装。
本实用新型的目的更可以是这样实现的包括(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线(d)至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)一个内存地址变换单元；其中内存次组装内至少包含一个部分损坏的次组装；其中该地址变换单元重新界定内存地址给至少一个内存次组装。
该组装结构为一半导体内存芯片，而该次组装为一半导体内存颗粒。
该组装结构为一半导体内存模块，而该次组装为一半导体内存芯片。
本实用新型的目的可以是这样实现的包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)一个内存地址变换单元；其中内存次组装内至少包含一个部分损坏的次组装；其中该地址变换单元重新界定不同的内存地址给至少两个内存次组装该组装为一半导体内存芯片，而该次组装为一半导体内存颗粒。
该组装为一半导体内存模块，而该次组装为一半导体内存芯片。
下面结合实施例和
本实用新型的特性及功能图1是一般内存芯片的结构图。
图2是一般内存模块的结构图。
图3是本实用新型所举例说明的内存芯片结构图。
图4是本实用新型所举例说明的内存存取控制器结构图。
图5是本实用新型所举例说明的另一种内存存取控制器结图。
图6是本实用新型所举例说明的内存模块结构图。
图7是本实用新型所举例说明的另一种内存模块结构图。
图8是本实用新型所举例说明的内存存取控制器结构图，以配合图7。
图9是本实用新型所举例说明的一种不同的内存模块结构图。
图10是本实用新型所举例说明的内存存取控制器结构图，以配合图9。
图11是本实用新型所举例说明的另一种不同的内存模块结构图。
本实用新型将就所附图标，举例说明叙述如下图1为一般内存芯片的结构图。内存组件101包含组件数据口102，内存地址单元103，内存控制单元104，和内存储存格矩阵105。组件数据口102连接到芯片数据总线106。内存地址单元103连接到芯片地址总线107。内存控制单元103连接到芯片控制总线108。
图2为一般内存模块的结构图。内存模块数据口201连接到内存芯片202的对应芯片数据口。该一组合构成一个内存单元203。该内存模块合计包含八个这样的内存单元。该内存模块安装在一个印刷电路板204上，该电路上有一连接器205和其它系统组件相连接。
图3为本实用新型所举例说明的内存芯片结构图。在内存组件301中，内存储存格矩阵被划分为八个内存区域。内存组件301包含损坏的内存储存格于内存区域303、304和305中。内存组件302包含损坏的内存储存格在内存区域306、307、308、309和310中，与内存组件301正好相反。内存控制单元311控制内存组件301和302的数据输出和输入。
图4为本实用新型所举例说明的内存存取控制器结构图，以供图3内存芯片之用。在此实施例中，内存的地址空间被划分为八个区域。收到控制信号时，译码器逻辑方块401将三条地址线402译码为八条地址区域线。每一条区域线和一条引动线作一个逻辑与门(AND)运算，该引动线来自一个地址区域引动设置403。这些区域控制线一起经过一个逻辑或门(OR)运算，以形成一个引动线404送到第一组的内存单元。该信号经过一个逻辑非门(NOT)运算就成为第二组内存单元的引动信号。
图5为本实用新型所举例说明的另一种内存存取控制器结构图，以供图3内存芯片之用。在实施例中，内存的地址空间被划分为八个区域。并且在此实施例中，我们将引动第一组内存单元的一至四个区域，此数目为全数八个的一半。收到控制信号时，四个比较逻辑方块501比较三条地址线和四个三位的内存区域设置而产生四条区域控制线。这些区域控制线一起经过一个逻辑或门(OR)运算，以形成一个引动线504送到第一组的内存单元。此信号经过一个逻辑非门(NOT)运算就成为第二组内存单元的引动信号。
图6为本实用新型所举例说明的内存模块结构图。第一组的内存芯片群包含四个内存单元601。第二组的内存芯片群包含另外四个内存单元602。内存存取控制器603控制此二组内存群的引动，该内存存取控制器603的结构如图4和图5所叙述。
图7为本实用新型所举例说明的另一种内存模块结构图。第一组的内存芯片群包含四个内存单元701。第二组的内存芯片群包含一个内存单无7 02。内存存取控制器703控制此二组内存群的引动。
图8为本实用新型所例例说明的内存存取控制器结构图，以供图7内存模块之用。在此实施例中，内存的地址空间被划分为四个区域。收到控制信号时，译码器逻辑方块801将二条地址线802泽码为四条地址区域线。这些区域线为区域制止线，每一条各自制止第一组内存单元群中的特定内存单元。第二组内存芯片群中内存单元的数据口803是用于取代被制止的内存单元的特定数据分段，该取代运作是经由数据选择器804完成的。
举例而言，假设一共有32个数据位D0到D31。第0个内存单元支持数据位D0到D7。第1个内存单元支持数据位D8到D15。第2个内存单元支持数据位D16到D23。第3个内存单元支持数据位D24到D31。如果两条地址线的值是01，经译码的控制线805将制止第1个内存单元，该单元支持数据位D8到D15。第二组内存群中内存单元的八位数据口803，将经由数据选择器806，被用来支持数据位D8到D15。
图9为本实用新型所举例说明的一种不同的内存模块结构图。第一组的内存芯片群包含四个内存单元901。第二组的内存芯片群包含一个内存单元902。内存存取控制器903控制该二组内存群的功能赋予。除此之外，内存存取控制器903并提供一个地址变换装置，以重新界定内存单元内的地址空间，以将内部各内存区域移动到恰当的区域位置。
图10为本实用新型所举例说明的内存存取控制器结构图，以供图9内存模块之用。在此实施例中，内存的地址空间被划分为四个区域。收到控制信号时，译码器逻辑方块将二条地址线，类似于图8。数据线的控制方法也类似。除此之外，有一个地址变换装置，可以重新界定内存单元内的地址空间。
图11为本实用新型所举例说明的另一种不同的内存模块结构图。它只包含一组内存芯片群1102。内存存取控制器1102提供一个地址变换装置，以重新界定每个内存单元内的地址空间，以将内部各内存区域移动到恰当的区域位置。如此一来，整个内存模块就能够以一种退而求其次的降阶方式运作。在此实施例中，经过地址重新变换界定之后，八个内存区域中的七个区域仍能够正常地运作。
权利要求1.一种内存芯片或模块的组装结构，其特征在于其包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装也至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该内存存取控制单元依照内存地址区域，在恰当的时段周期，引动第一群内存次组装或第二群内存次组装。
2.如权利要求1所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存芯片，而该次组装结构为一半导体内存颗粒。
3.如权利要求1所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存模块，而该次组装结构为一半导体内存芯片。
4.如权利要求1所述的内存芯片或模块的组装结构，其特征在于更包括一组固定或可变的设置，该设置为一组金属连接、接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动何个内存次组装群。
5.一种内存芯片或模块的组装结构，其特征在于其包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该内存存取控制单元依照内存地址区域，在某个恰当的时段周期，会制止第一内存群中的一至多个次组装，并引动第二内存群中的一至多个次组装。
6.如权利要求5所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存芯片，而该次组装为一半导体内存颗粒。
7.如权利要求5所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存模块，而该次组装为一半导体内存芯片。
8.如权利要求5所述的内存芯片或模块的组装结构，其特征在于包括一组固定或可变的设置，该设置为一组金属连接、接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动或制止个别的内存次组装。
9.一种内存芯片或模块的组装结构，其特征在于其包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；(g)一个内存地址变换单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装也至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该地址变换单元重新界定内存地址给第一群内存次组装或第二群内存次组装中的至少一个内存次组装。其中该内存存取控制单元依照内存地址区域，在恰当的时段周期，引动第一群内存次组装或第二群内存次组装。
10.如权利要求9所述的内存芯片或模块的组装结构，其特征在于更包括一组固定或可变的设置，该设置为一组金属连接。接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动何个内存次组装群。
11.一种内存芯片或模块的组装结构，其特征在于其包括有(a)一至多个组装数据线。(b)一至多个组装地址线；(C)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；(g)一个内存地址变换单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该地址变换单元重新界定内存地址给第一群内存次组装或第二群内存次组装中的至少一个内存次组装。其中该内存存取控制单元依照内存地址区域，在某个恰当的时段周期，会制止第一内存群中的一至多个次组装，并引动第二内存群中的一至多个次组装。
12.如权利要求11所述的内存芯片或模块的组装结构，其特征在于包括一组固定或可变的设置，该设置为一组金属连接、接线器、电阻器、或逻辑位，可供该内存存取控制单元来决定要选择引动或制止个别的内存次组装。
13.一种内存芯片或模块的组装结构，其特征在于其包括(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线(d)至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)一个内存地址变换单元；其中内存次组装内至少包含一个部分损坏的次组装；其中该地址变换单元重新界定内存地址给至少一个内存次组装。
14.如权利要求13所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存芯片，而该次组装为一半导体内存颗粒。
15.如权利要求13所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存模块，而该次组装为一半导体内存芯片。
16.一种内存芯片或模块的组装结构，其特征在于其包括有(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)一个内存地址变换单元；其中内存次组装内至少包含一个部分损坏的次组装；其中该地址变换单元重新界定不同的内存地址给至少两个内存次组装包括(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)一个内存地址变换单元；其中内存次组装内至少包含一个部分损坏的次组装；其中该地址变换单元重新界定不同的内存地址给至少两个内存次组装
17.如权利要求16所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存芯片，而该次组装为一半导体内存颗粒。
18.如权利要求16所述的内存芯片或模块的组装结构，其特征在于该组装结构为一半导体内存模块，而该次组装为一半导体内存芯片。
专利摘要一种内存芯片或模块的组装结构,包括有:一至多个组装数据线、组装地址线、组装控制线;第一群和第二群的两组各至少一个内存次组装,每个次组装都含有一至多个次组装数据线、次组装地址线和次组装控制线;一个内存存取控制单元;其中第一群和第二群的内存次组装都至少包含一个部分损坏的次组装;第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域;其中该内存存取控制单元依照内存地址区域,在恰当的时段周期,引动第一群内存次组装或第二群内存次组装。
文档编号G11C29/00GK2445549SQ00250720
公开日2001年8月29日 申请日期2000年8月24日 优先权日1999年11月29日
发明者陈汉平 申请人:陈汉平