多口存储单元结构的制作方法

专利名称：多口存储单元结构的制作方法
技术领域：
本发明涉及高性能半导体存储器装置，尤其是涉及带有沿不同设计方向连接的一级位线的嵌入式存储器装置。
已有技术说明通常DRAM(动态随机存取存储器)被认为是一种高密度、低成本，但是性能较低的存储器装置。目前市场上的DRAM与其它类型的半导体存储器装置(例如，静态随机存储器(SRAM))比较起来总是显得性能较低。DRAM的密度正在迅速改善，每一代器件的集成度都比上一代成倍地增加。依靠超细微工艺技术和改善存储器单元结构，虽然可以使DRAM达到较高的集成度，但是，DRAM在性能方面的改善速度却相当慢，从而使存储器装置与逻辑装置之间在性能方面产生了差距。目前人们提出了很多新方法来减小这一性能差距，同步DRAM(SDRAM)、扩充数据输出(EDO)DRAM、多列DRAM(MDRAM)以及RAMBUS系统等便是用来改善DRAM性能的最常见的几种方法。由Mashiko等人提出的美国专利U.S.4833653和由Takemae等人提出的美国专利U.S.No.4758993公开了一种有选择地被激活子阵列的方法，用来提高DRAM的性能。另一种提高DRAM性能的方法则是，将一个SRAM超高速缓冲存储器置入DRAM内部(称为“混合式存储器”)。由Fortino等人提出的美国专利U.S.No.5421000、由Fujishima等人提出的美国专利U.S.No.5226147和由Hayano等人提出的美国专利U.S.5305280都公开了混合式存储器的具体实施例。上述方法的主要问题是它们为提高DRAM的性能付出了相当高的代价，而存储器性能的改善程度却仍不足以弥补这一差距。另一个问题是所有上述技术都需要与目前计算机系统不兼容的特殊系统设计，因此很难将其用在目前的计算机系统上。
在KUO等人的美国专利U.S.No.6,061,268公开了一个双口6晶体管(6T)静态随机存取存储器(SRAM)的单元结构，它使用一种在绝缘体(SOI)CMOS动态临界技术即具有可同时读/写的单位线。在另一KUO等人的美国专利U.S.No.6,118,689中公开了一个具有单位线，可同时读/写的单位线的SRAM单元。在这SRAM单元里，NMOS器件的源极和写字线相连。

图1A示出KUO等人所公开的SRAM，它具有同时读/写的双口。KOU等人的结构颇受限制，因为一个位线只能用来读，而另一位线只能用来写，为要能增加双口读和写的弹性，必须另加上两组位线如图1B所示。图1B中示出的双口结构占了大的面积，更复杂而不理想。甚至一个最基本的单口读/写操作都得需要图1C示出的两条位线和一个字线。当储存阵列增大时，这些增加的位线占用了大的面积而成了有效利用面积的设计上的一个限制。
DRAM的另一个缺点是，其存储器必须更新数据，也就是说，用户需要经常读取存储器单元的内容，并将新数据写入存储器单元，因为这一数据需求，所以支持DRAM的系统要比支持SRAM的系统复杂得多。存储器数据更新还会浪费电能。Tillinghast等人提出的美国专利U.S.5276843公开了一种减少存储器数据更新频率的方法，Hayano等人提出的美国专利U.S.5305280以及Patel等人提出的美国专利U.S.5365487公开了一种具有自动进行存储器数据更新能力的DRAM。这些发明虽然在一定程度上减少了存储器数据更新所消耗的电能，但是比起本发明所能节省的电能来就差得远了。而且这些专利仍旧无法解决存储器数据更新与正常操作之间的资源冲突问题。
最近，IDT(Integrated Device Technology)公司宣称它们通过把DRAM分割成多个子阵列的方法，已经使DRAM的性能达到接近SRAM的程度了。这种新器件与现有的存储器不兼容，它需要特殊系统支持以处理存储器的读取操作与存储器数据更新操作之间的冲突。它占的面积要比DRAM大30％，而性能却比同样尺寸的SRAM还要差。
DRAM设计的另一个重要问题是，其外围电路的间隔排列过密。虽然近年来存储器单元的尺寸在迅速减小，但外围电路却并无实质的改善或改变。例如读出放大器、译码器以及预充电电路等外围电路的尺寸取决于存储器单元的间隔的大小，当存储器单元随着新一代技术日渐缩小时，就更加难以在存储器单元之间的小小间隔中“挤进”一些外围电路了。将存储器阵列分割为多个小的子阵列以改善性能时，这个问题会更加突出。每个子阵列都需要自己的外围电路，这些外围电路所占的面积就会显著增加。因此在可预见的将来，DRAM的集成度很可能要由外围电路来决定了。Yamauchi等人提出的美国专利U.S.4920517公开了一种利用将读出放大器放置在存储器两端，使存储器的分布间隔增加一倍的新方法。该方法需要多使用一些读出放大器。虽然可供利用的存储器分布间隔比传常规DRAM的存储器的分布间隔要宽一些，但是使用Yamauchi技术后，存储器分布间隔仍然是非常小的。
所有上述发明与研发提供了部分解决存储器设计问题的方案，但是同时也带来了新的问题。因此人们强烈要求搞出有一种可以改善存储器性能但不会明显影响其它特性(例如不增大占用面积和用户友好型的系统支持等)的解决方案。
利用普通技术制造动态随机存取存储器(DRAM)的人们遇到的另一个难题是，通常他们总是把DRAM当成是一种高密度、低成本和低性能的存储器装置来看待，这一看法的局限性使他们觉得无法方便地将其集成为一种嵌入式存储器。这是因为出现超细微制造技术和存储器单元结构得以改善之后，才有可能实现DRAM的高集成度。目前典型的DRAM制造技术为四层聚硅、双层金属(4P2M)制造技术。这种存储器制造技术比较强调在制造存储器单元上超细微的结构，而认为逻辑电路上的性能不怎么重要。一种用于制造高速逻辑器件的优化技术的优先考虑的重点与此完全不同，它强调晶体管的性能以及多层金属片的特性。目前典型的逻辑器件制造技术的一个实例是三层金属片、单聚硅(1P3M)技术。
顾名思义，所谓嵌入式存储器就是一种将若干高性能逻辑电路集成在同一芯片上的为放置于相同芯片上的高密度存储器器件。制造高密度嵌入式存储器的难题是怎样将两种互相矛盾的制造技术结合起来。目前的嵌入技术需要四层聚硅和三层金属。这种技术需要超过20个遮蔽工序。利用目前如此复杂的工艺技术，想要达到理想的成品率和一定的可靠性非常困难的。而且，由于逻辑电路与存储器器件对工艺的要求相互矛盾，使得目前的嵌入式制造技术难以生产出高性能的存储器器件来。目前的嵌入式制造技术没有一个被证明是成功的。集成电路(IC)工业极需成功地开发出嵌入式存储器装置。
本专利申请案的申请人已经利用一种新技术改变了IC存储器的结构，使得存储器器件不再与逻辑电路相互冲突，从而成功制造出嵌入式存储器装置。这种结构改变的实例在等待审查的美国专利U.S.08/653,620申请案中已经有所披露。以前的专利申请案解决了存储器内分布间隔太密，无法安排读出放大器位置的问题，并且通过隐藏式数据更新的方法解决了存储器自我数据更新的需求。该专利申请案还进一步披露了其它问题的解决方案。单晶体管译码器电路循着译码器方面解决了分布间隔过密的问题。典型的逻辑电路制造技术或现有逻辑电路制造技术的小修改可用来制造存储器单元。利用这些新的发明，就可制造出高性能、高密度的嵌入式存储器装置。
如上所讨论的，当存储单元设置了多口以便读/写数据时，一般的存储阵列更进一步被位线和增多的晶体管所占用大的面积所限制。在以上讨论的已有专利中显示出排间的对立的考虑，若不多增加位线和字线，是很难解决的。因此，存储阵列的读和写的弹性都受到限制以至于无法增加改进数据的送取性。这个困难随著传统式组态要求在一个读或写的操作中沿著一个字线的存储单元都要被激活而更加严重。除了不必要的耗能外，更驱动这些操作所需的能量也常常限制了可以采用的多口读和写的选择性，这点将在本发明中特别加以说明。
本发明的目的因此，本发明的主要目的在于在不增大存储器尺寸的情况下，提高半导体存储器装置的性能。本发明的另一个目的在于通过提高器件性能和简化系统支持，使DRAM的用户友好性更强。本发明的另一个目的在于提供一种改进型的半导体存储器装置，其外围电路具有适应未来存储器单元高度集成化的要求。本发明的另一个的目的是降低高性能半导体存储器的功耗。
本发明的另一个重要目的在于，在不使用复杂的技术的前提下，在同一芯片上制造出带有高性能逻辑电路的高密度存储器装置来。本发明的另一个主要目的在于使嵌入式DRAM具有和高速逻辑电路相同的性能。本发明的另一个主要目的在于提高嵌入式存储器的产量及其可靠性。
按照本发明提供的技术制造的半导体存储器装置即可达到上述目的与其它一些目的。该存储器装置包含一种沿着多个分布方向连接位线的新颖结构、一种新的译码器电路设计以及一种新的时序控制电路，其优点是不用等待存储器数据更新完毕就可以结束一个读取循环。
依照下文所述的本发明，可获得下列以及其它一些有益效果(1)其多维位线结构可大大降低读出放大器所承受的位线寄生负载，因此，可极大地提高存储器性能。我们的试验结果示出，本发明的存储器的操作速度比同容量的SRAM快得多。(2)多维位线结构还允许我们用一个读出放大器来支持多对位线。因此，对于读出放大器以及其它外围电路而言就不存在分布间隔太密的问题了。解决了分布间隔太密的问题之后，我们就可以不必付出增大分布面积带来的高昂代价提高存储器的性能了。(3)新颖的译码器设计大大减小了存储器译码器的尺寸，从而使得设计师无需因译码器所占面积多而付出高昂的代价，就可以将存储器阵列分割成若干子阵列。(4)新颖的输入/输出(IO)电路设计允许我们将存储器数据更新过程延迟到存储器下一次操作时进行。该技术允许我们将存储器的正常操作中的数据更新循环“隐藏”起来。使得存储器装置对用户的友好程度与现有的SRAM装置一样好。事实上，本发明的存储器可以做得与现有SRAM装置完全兼容。(5)这种新型DRAM消耗远低于已有DRA所消耗的电能，即可达到上述性能改善。(6)解决了存储器沿译码器方向分布间隔太密的问题。因此，我们可以将一个存储器阵列分割成若干个较小的模块，且不牺牲其有效面积。该结构变化允许我们用容量较小的电容器来充当每个DRAM存储器单元，这就大大地简化了制造工艺。(7)在目前的逻辑IC制造技术中只需简单地增加几道工序，就可以制造出高密度DRAM存储器单元。所得到的产品支持在同一芯片上的存储器装置以及逻辑电路的高性能操作。(8)制造工艺的简化大大改善了产品可靠性并且降低了生产成本。
虽然本发明的一些新的技术特征是在本发明的几个从属权利要求中限定的，但是通过结合附图阅读本发明的目的、特征以及下文的详细描述，本发明的结构和内容均不难理解。
附图简要说明图1为存储器装置原先制造工艺的示意方框图；图2为多组半导体存储器装置的简单示意方框图；图3a为带有二维位线的存储器装置的示意方框图；图3b为带有三维位线的存储器装置的示意方框图；图4a为已有存储器组的元件分布图及其功耗图；图4b为本发明第一实施例的存储器装置的元件分布图及其功耗图5为本发明所使用的读出放大器的示意图；图6为本发明输入/出(IO)电路的示意图；图7a示出的是在读取周期中临界信号的波形图；图7b示出的是在数据更新过程中临界信号的波形图；图7c示出的是在写入周期中临界信号的波形图；图8为本发明用来支持快速读取数据的IO电路的示意图；图9示出的是本发明存储器装置的临界信号之间的时序关系图；图10示出的是已有CMOS译码器的一个实例；图11(a)为本发明增强型单晶体管式译码器的示意图；图11(b)是图11(a)所示译码器的控制信号以及输出信号的示意图；图12(a)为本发明耗尽型单晶体管式译码器的示意图；图12(b)是图12(a)所示译码器的控制信号以及输出信号的示意图；图13为利用有源晶体管充当存储存元件的存储器单元的示意图；图14(a-g)为表示在标准的逻辑电路制造工艺中增加一个遮蔽工序来制造DRAM存储器单元的工艺步骤的截面图；图15(a-c)为表示在标准的逻辑电路制造工艺中增加一个遮蔽工序来制造DRAM存储器单元的工艺步骤的俯视图；图16(a-d)为表示在标准的逻辑电路制造工艺中增加一个遮蔽工序来制造DRAM存储器单元的自对准沟道型电容器另一个工艺步骤的截面图；图17示出的是由图17(a)-(d)所示的工序制造的存储器单元的俯视图；图18(a)示出的是对电极电压的极性无限制的电容器的截面图18(b)示出的是利用晶体管来分隔附近的沟道型电容器的存储器单元的截面图；图19示出的是本发明实际存储器单元的俯视图；图20(a)示出的是在大型DRAM存储器单元的存储器数据更新时间的典型分配图；以及图20(b)为配备有错误修正码(ECC)保护电路的DRAM的示意图。图21是本发明中为执行数据送取的双口组态电路图；图22(A-E)是为产生中度电压值域时而读或写的操作中字线电压的变化，CVdd和CVss电压的波形；图23(A-B)是控制字线电压和一个CVdd电压的电路图以便设置图22(B-C)示出的电压的控制；图24是一个五晶体管(5-T)存储单元组态的电路图以便只用单位线和单字线单口实施读写操作。
本发明的详细说明在叙述本发明之前，首先介绍一下现有的半导体存储器装置，这样有助于对本发明的理解。
图1以电子电路和拓朴图两种方式示出了已有DRAM的存储器单元阵列的结构。存储器单元阵列100包含有若干对互相平行的位线BL1、BL1#、BL2、BL2#、BL3、BL3#、...、BLn、BLn#(n为整数)，和若干个互相平行并且与位线垂直交叉的字线WL1、WL2...WLm(m为整数)。在这些交叉点上，分别配置有存储器单元MC1、MC2、...、MCn。在图1所示的存储器单元阵列100中用一个个圆圈来表示存储器单元。每个存储器单元包含一个场效应开关晶体管110和存储器单元电容器112。位线BL与晶体管110的漏极相连接。晶体管110的门电极与字线WL相连接。读出放大器SA1、SA2、...SAn位于于存储器单元阵列的一端，且每对位线与一个读出放大器相连接。例如，位线BL1和BL1#连接至读出放大器SA1，位线BL2和BL2#连接至读出放大器SA2、....位线BLn和BLn#连接至读出放大器SAn。这些读出放大器的输出都连接到数据输出开关120上。该输出开关120含有一个由译码器124控制的多路转换器122。该输出开关120能够从多个读出放大器中的一个选择输出并且将输出数据放置于数据总线D和D#上。
例如，从存储器单元MC1读取信息时，将执行下列操作。首先，字线译码器126选择字线WL2，并且存储器单元MC1内的晶体管110被导通。从而使存储器单元MC1的电容器112中内的信号电荷被读到位线BL1#上，以便在位线对BL1和BL1#之间产生微小的电位差。读出放大器SA1会将该电位差放大。输出开关120选择SA1的输出，并在通过多路转换器122将数据传送到数据总线D、D#上。上述读取操作结束之后，储存在存储器单元电容器112内的电荷便被中和。因此，必须将SA1读出的原始数据写回到存储器单元MC1内。这一过程被称为存储器的数据更新。目前所使用的读出放大器在其判断出存储器单元的状态后总要对该存储器单元进行数据更新。切记在选定的WL2时，沿着字线MC2、MC3、...MCn的其它各存储器单元均被导通。因此，即使我们只需要将数据储存在MC1，也必须将其它各读出放大器SA2、SA3、...SAn都开启以读取和更新储存在其它各与WL2相连接的存储器单元内的数据。
这种结构的DRAM具有下列缺点(1)为了从沿着一个字线的一些存储器单元读取数据，我们必须读取与更新沿该字线上的所有存储器单元内的数据。大部分能量都消耗在数据更新上而不是读取数据上了。因为大量装置需要被激活，这种能量的浪费又会减慢存储器的操作速度。(2)当存储器阵列的规模增加时，位线的寄生电容(Cb)也会随之增大。存储器单元的容量Cm与位线寄生电容Cb间的比值决定了位线对电位差的幅度。若(Cm/Cb)比值太小，存储器的读取操作便不可靠。因此，(Cm/Cb)比值通常是决定存储器阵列规模的一个限制因素。因此已经开发出来的诸如沟道工艺技术、四层多元工艺技术等特殊制造工艺技术，用来提高存储器单元的容量Cm，然而，提高Cm/Cb比值仍是存储器设计中的主要问题。(3)为了支持存储器的数据更新，每对位线都需要有一个读出放大器。随着存储器单元集成度的提高，供读出放大器的使用的分布间隔就会越来越少。因此，在很小的分布间隔内就难以制造出性能稳定、操作良好的读出放大器来。在集成电路设计中，这一问题通常被称为“分布间隔太密”。由于很难将多个有源器件挤入一个狭窄的空间，分布间隔太密总是导致硅片面积的过度浪费。类似的问题也会发生在译码器和预充电电路的制造中。
为了减少上述问题的影响，已有的大型存储器总是被分割成若干个子阵列，如图2内所示的存储器组200。每一个存储器子阵列组200都有自己的译码器210和输出开关212。每个存储器组内的每对位线都需要有一个读出放大器214。输出开关212会选择每个存储器组的输出，并且将数据送至数据总线220上，以便使高级别的放大器与译码器能够将数据送至输出插脚上。
这种多组制造技术部分地解决了上述问题。因为每各存储器组都能够独立操作，所以我们可以通过将未被使用的存储器组保持在低电压状态的方法来降低功耗。由于有源区域的减小，存储器的远行速度也得到了提高。通过限制每个存储器组的规模就可以将(Cm/Cb)比值保持在适当范围内。多组式存储器允许我们接通一套子读出放大器以节省能源，但是，由于仍需要对所有已被激活存储器单元的数据进行更新，所以每对位线仍需要有一个读出放大器。这种多组制造技术提供了部分解决方案，但同时也产生了新的问题。由于每个存储器组都需要有全套的外围电路，这就使得外围电路所占用的面积就大大增加。尺寸较小的存储器组浪费在外围电路上的面积比例较大。权衡提高(Cm/Cb)的比值带来的益处与外围电路分布间隔过密带来的害处是多组式存储器设计中需要解决的主要问题。Yamauchi等人通过将读出放大器安排在存储器阵列两侧的方法，使读出放大器的分布间隔增加了一倍，但是分布间隔仍显太小。人们还提出许多其它解决方法，但是所有这些解决方法全都只是部分地解决问题，同时还会产生一些新的问题。
本发明恰好能够解决上述问题。图3a以电子电路和拓朴图两种方式示出了本发明实施例的存储器结构。本发明的基本器件模块存储器单元300，每个存储器单元都包含若干个译码器302、放大器AMP1、AMP2、...、AMPi和多个存储器模块310。这些存储器模块成对排列；存储器模块1#与存储器模块1对称、存储器模块2#与存储器模块2对称、...存储器模块i#与存储器模块i对称。每个存储器模块都包含有若干字线开关312、位线开关314和一个小型存储器阵列316。字线开关312和位线开关314的状态由模块选择信号来控制。例如，模块选择信号BLKSEL1控制着存储器模块1和存储器模块1#内的字线开关和位线开关的状态。存储器阵列包含的存储器单元与图1所示的存储器储器单元相似。在图3a中是用圆圈来表示这些存储器单元的。每个存储器单元都与存储器模块内的一个短字线和一个短位线相连接。例如，在存储器模块1内，存储器单元MC12的门电极与模块字线WL12和模块位线BL12相连接。每个模块字线都通过字线开关312与一个单位字线相连接。例如，WL12通过一个由模块选择信号BLKSEL1控制的字线开关312与UWL1相连接；WL22通过一个由模块选择信号BLKSEL2控制的字线开关与UWL2相连接；....WLij通过一个由模块选择BLKSELi(i和j是整数)控制的字线开关与UWLj相连接。在本例中，存储器单位有两层位线-即单位层位线UBL1、UBL1#、UBL2、UBL2#...UBLn、UBLn#和模块层位线BL11、BL11#、BL12、BL12#、...等。模块层位线是由第一层金属(金属1)构成的，其排列方向与字线相互垂直。单位层位线是由第二层金属(金属2)构成的，其排列方向与字线相互平行。各模块层位线都通过模块内的一个位线开关314与一个单位位线相连接。例如，BL12通过一个由模块选择信号BLKSEL1控制的字线开关与UBL2相连接；BL22通过一个由模块选择信号BLKSEL2控制的字线开关与UBL2相连接....BLii通过一个由模块选择信号BLKSELi控制的字线开关与UBLj相连接。每对单位位线都与一个放大器相连接。例如，UBL1和UBL1#与AMP1相连接；UBL2和UBL2#与AMP2相连接....UBLi和UBLi#与AMPi相连接。这些单位层位线和模块层位线构成了一个二维位线网络，从而使我们利用一个放大器就可以支持多个模块内的位线对。
这种二维位线连接方式的优点是只需耗费少许电能即可读取存储器的内容，例如，从模块1的WL12上的存储器单元读取信息时，将执行下列操作。首先，模块选择信号BLKSEL1被激活，此时其它各模块选择信号仍未激活状态。在存储器模块1和存储器模块1#内的所有字线开关312和位线开关314处于导通状态，其它各存储器模块中的字线开关则仍保持未激活。单位译码器302将单位字线UWL2被激活，而其它字线则保持未被激活状态。因此，只有WL12被激活，而其它各模块字线仍保持未被激活状态。存储器单元MC12内的晶体管110处于导通状态。因此，存储器单元MC12电容器内的信号电荷通过模块位线开关314被模块位线BL12和单位位线UBL2读出。与此同时，BL12#通过存储器模块1#内的模块位线开关与UBL2#相连接。但是，由于WL12#仍保持未被激活状态，所以并无信号电荷读出到UBL2#上。由于存储器模块对中的位线的位置呈镜像对称状态，所以其寄生电容也相等。存储器单元MC12内的信号电荷在UBL2和UBL2#之间产生一个微小的电位差。该电位差信号被读出放大器AMP2探测并放大；然后被传送至高级数据总线(图中未示出)，并且被用于对存储器单元MC12进行数据更新。同样，存储器单元MC11的内容被读出放大器AMP1读出并更新；存储器单元MCi1的内容被读出放大器AMPi读出并更新。
从模块1#内WL12#上的存储器单元读取数据时，除了单位译码器302要被激活UWL2#而不是被激活UWL2以外，其它操作与从模块1内WL12上的存储器单元读取数据时完全一样。若想从模块i内WLij上的各存储器单元读取数据，单位译码器302应被激活UWLj，而且模块选择信号BLKSELi应同时被激活。存储器单元MCi1的内容被读出放大器AMP1读出并被数据更新；读取存储器单元MCi2的内容被读出放大器AMP2读取并被数据更新；...；存储器单元MCii的内容被读出放大器AMPi读出并被数据更新。
每一个被激活存储器单元都需要被激活一个读出放大器，这是肯定的，否则储存在存储器单元内的数据就会丢失。本发明与已有技术的不同之处在于，被激活的读出放大器不再需要被安排在连接被激活的存储器单元的位线的近旁，而且被激活存储器单元的数目比现有的DRAM中被激活的存储器的数目少得多。多维位线结构允许我们将被激活的读出放大器安排在远离被激活存储器单元的位置，而且不会给位线带来额外寄生负载。读出放大器和外围电路的分布间隔与存储器单元的尺寸无关。因此，有可能设计出高性能的外围电路，并且不会明显增大占用面积。
可以看出，本发明所述的多维位线结构是“先”于第一层读出放大器探测被激活的存储器单元内储存的电荷的。而现有的多列组DRAM的多维数据总线则是“后”于第一层读出放大器探测到被激活存储器单元内储存的电荷的。现有的多组存储器中，每一对位线需要一个第一层读出放大器，因此无法解决分布间隔过密的问题。
虽然文中用文字和附图的形式给出了本发明的若干具体实施例，但是应当认识到在实际生产工艺中还会有所更改和修正。例如，上述具体实施例假设位线对中的两个位线分别位于位置相对的两个存储器模块上。很明显，对于精通该工艺技术的人来说，本发明也可支持图1所示的典型的位线对结构，即位线对中的两个位线彼此相邻。还有一点是很显然的，上述二维位线结构可以很容易地扩展成三维或多维位线结构。为了简化起见，图3a示出了一种二维位线结构，不过位线结构的层数并不受限于上例。位线结构的最佳层数是由制造工艺以及设计规格决定的。
还有一点是很显然的，省掉了位线开关；单位位线不需要位线开关就可直接连接到模块位线上。位线开关虽然有助于减少每个读出放大器感应的位线寄生电容，但由于字线开关已经将各存储器模块内的存储器单元与其它存储器模块内的存储器单元隔离开了，因此在功能上无需再配置位线开关了。虽然当在上例中每对存储器模块内配置了一个读出放大器，但在本发明中并无此限制。我们可在每个存储器模块内配置一个以上的读出放大器，或者在许多存储器模块组成的区域内只配置一个读出放大器。由于多维位线的结构特点，本发明可完全去除存储器阵列和外围电路之间的分布排列的限制。
图3b示出了本发明的具有3层位线连接的存储器阵列。为了简化起见，图中只示出了两对位线。第一层位线由第一层金属(M1)制成的，第二层位线由第二层金属(M2)制成的，第三层则由第三层金属(M3)制成的。每个存储器模块350包含多个并排排列的M1位线对(BBLi，BBLi#)、(BBLj，BBLj#)。该存储器阵列包含多个存储器列360。M1位线通过M2位线CBLi、CBLi#、CBLj、CBLj#沿着同一个存储器字列360连接至其它存储器模块内相对应的M1位线上。每个存储器列内的位线通过位线开关362使用金属3位线M3Li、M3Li#、M3Lj、M3Lj#连接至其它存储器列内的位线。一个存储器列360内的每条位线，只需要一个位线开关362和一个M3位线。存储器阵列一端配置了一组读出放大器SA1、...、Sai、...Saj。每一对上述三维位线网络都与一个读出放大器相连接。例如，(BBLi、CBLi、M3Li)、(BBLi#、CBLi#、M3Li#)等与Sai相连接，(BBLi、CBLi、M3Li)，(BBLi#、CBLi#、M3Li#)与Saj相连接。由于每个存储器模块350均带有自己的字线开关(图3b中未示出)，所以任何时间网络内都不会有超过一个存储器模块被激活。因此，使用少量读出放大器就可以支持大量存储器单元，而且不违反每个被激活的存储器单元必须有一个被激活的读出放大器来探测其储存电荷的要求。
虽然图3b中的位线结构是我们实际产品所使用的位线结构，但是为了简化起见，我们还是用图3a所示的简化二维位线结构当作下文的实例来讨论。
已有技术与本发明之间关于器件分布面积和功耗的差异在图4(a，b)中以简化方框图的形式示出。图4a示出的是常规DRAM存储器阵列400中的一个存储器组(含有N对位线、M各字线和8个输出端(N和M为整数))的简化符号图。在图4a中，读出放大器用长矩形402来表示。因为一个读出放大器支持一个位线对，读出放大器的分布间隔就是位线对的分布间隔，以便使它们必须位于一个长窄矩形区域内。读出放大器的输出可由输出译码器404和多路转换器406选择成8个输出端。输出译码器404的分布间隔也非常窄。字线译码器410内每个器件的分布间隔就是一个存储器单元Cx的间隔。存储器操作时，横跨整个存储器组一个字线412被激活。被激活的存储器晶体管的数量为N。所有N个读出放大器都被激活，该存储器组内的所有N个位线对都随读出放大器的操作而充电或放电。整个存储器组中的被激活区域在图4a中表示为阴影区域。
图4b为本发明DRAM存储器阵列中一列存储器的简化符号图。为了比较起来简单一些，我们假设图4b中的存储器阵列包含与图4a存储器阵列相同数量的存储器单元和相同数量的数据输出端。该存储器组被分成4个单位450，每个单位包含8对存储器模块452。每对存储器模块都有一个放大器454。每个单位含有一个单位字线译码器456。图3a示出了存储器单位的详细结构。单位选择译码器460可沿着字线方向产生若干个单位选择信号XBLKSEL。模块选择译码器462可产生若干个列级模块选择信号YBLKSEL。当横跨模块的XBLKSEL和YBLKSEL均被激活时，存储器模块452便被激活。放大器454区域内的与门(AND)电路便会产生一个本地模块选择信号。每个放大器的输出端都安排在列级位线KBL、KBL#上，以便使输入/输出(IO)设备470位于存储器边缘。为了简化起见，图4b中只示出了一对列级位线。下文中将进一步讨论其它外围电路的细节。图4b中示出的读出放大器454的分布间隔要比图4a所示的宽8倍。外围电路不再需要紧密的间隔分布，以便我们可以将其设计得速度又快、占用面积又小。存储器进行操作时，在被选定的单位450内只有一个存储器模块452和8个读出放大器454被激活。图4b中的阴影区域示出的就是被激活区域。该被激活区域显然比图4a所示的常规存储器组的被激活区域小得多。因此，本发明的存储器的功耗要比已有技术的存储器的功耗小得多。
图4a所示的现有存储器的位线寄生电容Cbp的计算公式为Cbp＝(M/2)*Cd+M*Cm1 (1)式中Cd是一个位线接点的分布电容，Cm1是每个单位存储器单元位线中金属1的电容，M是沿一个位线上存储器单元的数量。假设两个存储器单元共用一个接点，接点的总数便为M/2。
图4a所示的现有存储器的位线寄生电容Cbp的计算公式为Cb＝(M/16)*Cd+(M/8)*Cm1+(8*Cd+N*Cm2) (2)式中Cm2是沿着单位位线方向上每个存储器间隔的金属2位线的电容。头两项(M/16)*Cd+(M/8)*Cm1是本地位线的电容，该位线的长度为图4a中位线长度的1/8。最后两项(8*Cd+N*Cm2)是单位位线的寄生电容，该单位位线含有8个位线开关接点和N个金属2位线接点。接点电容Cd比金属位线的电容大很多。金属2位线电容Cm2通常比金属1位线的电容Cm1小很多。因此，公式(1，2)中表示的本发明一个读出放大器所产生的位线寄生电容Cb明显小于Cbp。位线电容小意味着存储器操作速度快、功耗低、可靠性强。制造出存储器单元不需要使用复杂技术。为了减少总占用面积，还可以通过增大每个存储器模块的尺寸使每个读出放大器连接更多存储器单元。
图4a和图4b所示的两个存储器阵列的存储器单元所占用的总面积是完全相同的。因此，两个存储器阵列占用面积的不同完全由外围电路的分布造成的。图4b中所示的存储器的输出译码器和读出放大器的可用分布间隔是图4a所示的存储器的可用分布间隔的8倍。精通该工艺技术的的人很容易看出，本发明的存储器由于其在平行于字线的方向的分布间隔较宽，所以其沿垂直于字线方向上的尺寸比现有存储器的尺寸要小。本发明仍需要一个相同分布间隔的译码器460。此外，本发明的每个存储器模块452都需要有一组字线开关462。由于负载的降低我们可以采用较低阶的译码器，从而使额外由字线开关462占用的面积不会明显增大。
本发明使用的读出放大器与已有技术的典型的读出放大器基本一样。图5示出了图3a所示的放大器的示意图。当读出放大器启动信号SAEN被激活时，晶体管MP11、MP12、MN11和MN12便构成一个小小的信号感知电路，该电路可探测出单位位线对UBL和UBL#上的微小电位差。当列级字线KWL被激活时，传送闸晶体管MN14就会传送单位位线UBL与列级位线KBL间之信号。当列级字线KWL被激活时，传送门电极晶体管MN13就会在单位位线UBL#和列级位线KBL#之间传送信号。读出放大器未被激活时，MN17被用来补偿UBL和UBL#上的电压。上述读出放大器的工作原理在存储器设计界是尽人皆知的，这里就不再进一步详细介绍了。
图6为图4b所示的输入输出(IO)设备470的方框图。列级位线对KBL和KBL#通过列级位线开关651与列级读出放大器650相连接。该读出放大器650与图5所示的读出放大器完全一样；其启动信号为KSAEN。当启动信号MREAD被激活时，KBL开关651便被导通，并且能够在MREAD未被激活时，使位线与读出放大器相隔离。存储器设计界都知道，该位线开关651的作用是提高读出放大器的操作速度。读出放大器的输出端SOUT与错误修正码(ECC)电路652相连接。该ECC电路是业界所熟知的，所以我们不做进一步讨论。 ECC电路的输出端EOUT连接至输出驱动器665的输入端。当输出驱动器665被信号READOUT启动时，它便将数据驱动至外接缓冲器上。执行写入操作时，我们将缓冲器内地数据存入储存寄存器662内。储存寄存器的输出端UDATA存储器与一个存储器写入驱动器664相连接。存储器写入驱动器664受UPDATE信号控制，在存储器执行数据更新操作时驱动KBL和KBL#上的数据。
图7(a-c)示出的是前文所述的存储器的临界信号的波形图。
图7a示出了存储器在进行从存储器单元读取数据的操作(称为“读取周期”)时临界信号的时序图。首先，在时间T1，模块选择信号BLKSEL被激活。当XBLKSEL和YBLKSEL均处于被激活状态时，信号BLKSEL便被激活。不管何时只要BLKSEL被激活，所选定的存储器模块的预充电电路便会被关断，而且所选定的存储器单位的所有读出放大器的预充电电路也都会关断。由于有关BLKSEL信号的信息是多余的，所以图中没有示出预充电信号和列级模块选择信号XBLKSEL、YBLKSEL的波形。信号BLKSEL被激活之后，在时间T2模块字线WL被激活。一旦模块字线WL被激活，便会在模块位线对BL、BL#以及单位位线对UBL、UBL#上开始产生微小电位差。在这些单位位线对上产生足够大的电位差之后，SAVCC变为VCC，SAVSS变为VSS，从而使所选定的存储器单位的读出放大器被激活。一旦单位读出放大器在时间T3被激活，就开始增大位线电位。然后，在时间T4列级字线KWL被激活；KWL一旦被激活，就会在时间T4与T5之间将UBL和UBL#上的电位差传送给列位线对KBL和KBL#。由于列位线与单位位线之间的电荷共享效应，UBL和UBL#的电压会首先降至PCGV；单位读出放大器最终会克服电荷共享效应，并且放大其电位差。在时间T5，列字线KWL处于关断状态，并且将KSAVCC升至VCC，KSAVSS升至VSS，使列级读出放大器750被激活。列级读出放大器750会将KBL和KBL#上的电位差放大为全功率供电电压。与此同时，单位级读出放大器也会将UBL和UBL#升至全功率供电电压。因为我们依赖单位级读出放大器来对所选定的存储器单元进行数据更新，所以在时间T6关断字线之前，我们需要提供一个时间裕度以确保这些存储器单元内的信号电荷得以充分回复。字线被关断之后，读出放大器会在时间T7被关断，然后在时间T8模块选择信号BLKSEL被关。一旦信号BLKSEL被关断，存储器便被设定成预充电状态，这时所有位线电压都回复到PCGV。因为各级位线的负载都很小，所以本发明的存储器的预充电时间比现有存储器短得多。在时间T9，所有信号均已完全回复到预充电状态了，并且存储器已经准备好进行下一次操作。
图7b示出的是用来对存储器单元进行数据更新的存储器操作(称为“数据更新周期”)的临界信号的时序图。除了不需要将数据带入列级以外，数据更新周期与读取周期非常相似。整个数据更新周期中，所有列级信号KWL、KSAVCC、KSAVSS、KBL和KBL#仍保持未被激活状态。在时间T11，模块选择信号BLKSEL处于激活状态，然后在时间T12，字线WL被激活。在模块等级与单位等级位线BL、BL#、UBL和UBL#上开始产生电位差。在时间T13，读出放大器被激活。该读出放大器快速放大并驱动位线达到全功率供电电压。当选定的存储器单元内的电荷完全回复时，就可在时间T14关断字线WL，然后在T15关断模块选择信号BLKSEL。在时间T16，所有信号都回复到预充电状态，并且存储器已经准备好进行下一次操作。将图7b与图7a比较，很容易看出，由于不再需要被激活KBL与KBL#，所以数据更新周期所需的时间比读取周期的时间短。
图7c示出的是在存储器执行将新数据写入存储器单元的操作时(称为“写入周期”)临界信号的时序图。在时间T21，模块选择信号BLKSEL和列级字线KWL被激活。与此同时，新的数据被写入列级位线KBL和KBL#。然后，又被传送到较低级的位线UBL、UBL#、BL和BL#。存储器写入驱动器764具有较强的驱动能力，以便可以快速将位线驱动至所需要的值。在时间T22上，会被激活单位级读出放大器以协助写入操作。一旦存储器单元内的电荷完全数据更新，在时间T23上就会关断字线WL和KWL。然后在T24，模块选择信号BLKSEL被关断。在时间T25，存储器已经完全回复成预充电状态，准备好进行下一次记忆操作了。将图7c与图7a比较，由于存储器写入驱动器764的强有力驱动能力，所以执行写入周期所需的时间要比执行读取周期所需得时间短的多。
如图7a所示，读取操作要比写入或数据更新操作慢的原因是，因为直到单位级读出放大器完全回复选定的存储器单元内信号电荷，读取操作才能完成。从外部用户的角度来看，因为从列级电路将数据传送到外接缓冲器的过程是同时执行的，所以数据更新存储器所需的额外时间并不会影响存储器读取操作的总性能。因此，外部用户是基本感觉不出数据更新时间的。唯一可让外部用户感觉到此额外数据更新时间的效果，是当预定的数据更新周期正好与读取周期的请求发生在同一时间的情况。存储器不能同时执行不同地址上的数据更新周期与读取周期，所以其中的一个请求必须等待。因此外部控制逻辑就必须处理这种资源冲突的情况。对于具有ECC支持的存储器而言，数据写入操作总是以存储器读取操作开始的，所以上述问题也同样存在于存储器写入操作。为了与SRAM完全兼容，我们必须让外部用户完全察觉不出内部存储器数据更新周期。只要改变图8所示的IO电路，并且改变图9所示的时序图控制就可以达到这一点。
图8内的IO电路除了有两个额外的多路转换器845、860以外，几乎与图6内的IO电路一模一样。ECC电路的输出端EOUT连接至旁路多路转换器854的输入端。在读取周期时，若读取存储器位置与储存寄存器662内储存的数据的位置相符，旁路多路转换器854选择储存缓存器662的输出端。否则，旁路多路转换器854选择ECC电路的输出端，并将存储器输出信号传送给输出驱动器665。在执行一个写入操作时，储存多路转换器860选择外接缓冲器的输入，而在执行读取操作时，则选择存储器读出的数据。该结构允许我们在正常存储器操作的同时“隐藏”起数据更新周期，这也会提高正常读取操作的速度。使用图8所示的电路后，先前存储器操作的最新数据就会储存在储存缓存器662内。若要执行新的存储器操作时，我们在从存储器阵列读取数据之前一定会检查数据是否储存在储存缓存器内。若所要的数据已经储存在储存缓存器内，就不用执行存储器操作，只要直接从储存缓存器内读取数据就行了。当从存储器阵列中读出新的数据组时，存储器操作结束将目前位于储存缓冲区内的数据写回到存储器阵列之前一定会执行数据更新周期。因为我们总是要将每个存储器读取结果写入储存缓存器，所以就不需要立即数据更新选定的的存储器单元。有了这种配置，我们就可在单位级读出放大器将已被激活存储器单元数据更新之前终止读取操作。因此，单位级电路可在存储器将读取数据传送至外接缓冲器的同时进行数据更新周期。此结构消除了数据更新周期与正常存储器操作之间的冲突，其操作原理将利用图9内的波形图做进一步说明。
图9示出了当存储器操作与数据更新操作时间重叠(到不同的地址或相同的存储器模块)以及当同时需要从储存缓冲区更新数据时的糟糕情况。在这种糟糕情况下，为了避免加深系统支持的复杂性，数据更新周期以及存储器更新周期都必须“隐藏”在存储器读取操作内。换句话说，我们必须在不使外部用户可察觉的时间下，同时执行这两个操作周期。
在图9所示的时间Tr1，为了执行读取操作，模块选择信号BLKSEL被激活。在时间Tr2，字线WL被激活，然后，在时间Tr3，单位读出放大器被激活。在时间Tr4，单位字线KWL被激活，然后，在时间Tr5，单位读出放大器被激活。直到时间Tr5，存储器操作与波形与图8a所示的读取周期完全一致。在时间Tr5，两者操作开始有所不同，我们可以在Tr5同时将模块选信号BLKSEL、字线WL、KWL以及单位级读出放大器关断，无需等待存储器数据被充分放大。储器模块在时间存Tf1快速回复为预充电状态，准备好进行下一次操作。在此期间，单位级读出放大器并没有足够的时间将较低级位线BL、BL#、UBL和UBL#内的信号完全放大。那些已被激活的存储器单元将不再储存原始数据，这将是最完美的状态，因为通过下列操作，可将正确数据存入储存缓存器622内。在时间Tf1，列级读出放大器会感应出数据，正确的数据将存入储存缓存器622内并且在下一个存储器操作时更新到这些选定的的存储器内。因此，即使存储器单元内的储存电荷在此时被中和，数据也不会丢失。与此同时，当我们等待列级电路将新读取的数据传送至外部电路时，单位级以及模块级存储器电路就可用来进行数据更新操作。这种隐藏式的数据更新周期可发生于任何存储器地址上。当数据更新周期发生在我们刚读取的同一模块时就会发生不良时序情况，图9示出了不良情况的时序图。在时间Tf1，BLKSEL被激活以进行数据更新周期。从时间Tf1至时间Tf5，将执行波形与图8b内波形一样的数据更新周期。在时间Tw1，存储器单位已经准备好进行新的操作，并且列级读取操作也已经完成。在此时，IO单位720正在执行ECC修正，并且将数据传送至缓冲器。与此同时，列级数据资源都处于可用状态，所以我们可利用此机会执行写入周期，将储存缓存器762内的旧数据更新回存储器阵列内。图9内从时间Tw1到Tw5的波形与图7c内的波形完全一样，在存储器操作结束时，会将从存储器中读取的最新数据存入储存缓存器662，将以前的数据被更新后存入存储器阵列，这样就履行了数据更新请求，并且完成了外部存储器操作请求。
我们仍需要纪录储存在每个已被激活存储器单元内的数据，这是肯定的，否则数据将会丢失。上述存储器存取过程与典型的DRAM存储器存取间过程的差别在于，数据暂时储存在储存缓存器内，以使我们无需立即数据更新已被激活的存储器单元。此结构利用可被使用的带宽将数据更新操作延迟到下一个存储器操作过程，以便隐藏数据更新周期，改善系统性能。
上述结构与混合式存储器不同，因为(1)本发明简化了DRAM读取周期的时序控制，而混合式存储器的SRAM没有简化DRAM的操作；(2)本发明的系统控制以及器件性能与存储器操作均相同，与是否命中储存缓存器内的数据无关，而当存储器操作失去高速缓存存储器阵列控制时，高速缓存存储器的性能和控制会有显著的差别；(3)当SRAM用较大的暂存存储器而有较高的快取命中率时，混合式存储器会有较佳的性能，而本发明的性能的好坏与命中率无关；(4)储存缓存器并不会显著的增加空间的使用，而混合式存储器的芯片上SRAM则会占用特定的分布面积。因此，上文中所述的存储器的结构与操作原理与混合式存储器完全不同。
从文可知，依照本发明可获得下列优点(1)完全解决了分布间隔过密的问题，因为许多位线对都共享相同的读出放大器，每个外围电路可用的分布间隔是存储器间隔的许多倍。因此，就可做出对于电对称以及高分布效率具有高度敏感性的读出放大器与外围电路。(2)读出放大器所承担的位线负载大大地减小，从而可显著提高性能。(3)可将大量的存储器单元附加到每个读出放大器，以减少器件的总占用面积。(4)译码器的创新设计显著降低了译码器的尺寸，但不会影响其驱动能力，每个字线上的负载也会显著降低。这种译码器设计还降低了占用面积并且提高了器件的性能。(5)存储器存取过程的改变可以使我们将数据更新操作延迟到下一次存储器操作，因此外部用户就无法察觉内部数据更新操作。(6)每个存储器操作中，需要被激活的装置只是那些必须被激活的装置。这有点浪费电源。但本发明比已有技术的存储器要省电得多。
本发明的存储器装置已经正式投产，使用0.6微米技术可制造出内含一百万个存储器单元的存储器阵列，我们可实现4ns的存取时间，这比现有同样储存容量的存储器装置快10倍。
图10示出了一个已有技术译码器的典型实例，每一个译码器分支包含一个控制译码器O3-0输出的AND门电极1101。两组相互排斥的输入选择信号(G0，G0NN)和(G1，G1NN)连接至这些AND的输入端，如图10内所示。这样一来，在任何时间都不会被激活一个以上的译码器输出端O3-0。
图11(a)为单晶体管译码器的示意图，该译码器的每个译码器分支只使用一个n沟道型晶体管M3至M0。每个晶体管M3至M0的源极都连接至存储器组的一个字线WL3至WL0。一组相互排斥的漏极选择信号DSEL1、DSEL0都连接至这些晶体管M3至M0的漏极，而一组相互排斥的门电极选择信号GSEL1和GSEL0则连接至这些晶体管M3至M0的门电极，如图11(a)内所示。在此配置中，只有在DSEL1和GSEL1被激活时WL3才会被激活、只有在DSEL1和GSEL0被激活时WL2才会被激活、只有在DSEL0和GSEL1被激活时WL1才会被激活以及只有在DSEL0和GSEL0被激活时WL0才会被激活。
因此，图11(a)内的电路满足存储器字线译码器所需的功能。典型的CMOSAND门电极包含3个p沟道晶体管以及3个n沟道晶体管。图12(a)内的译码器对于每个译码器的输出只使用一个晶体管，显而易见，图11(a)内的译码器要远小于图10内的译码器。不过图11(a)内的单晶体译码器需要下列实例所示的特殊时序控制。
图11(b)示出的是，用于被激活字线WL0之一的输入信号的时序图。在时间T0之前并无译码活动，所有门电极选择信号GSEL1、GSEL0都必须处于电源供电电压Vcc状态，并且所有漏极选择信号DSEL1、DSEL0都必须处于接地电压Vss状态，否则就会有字线意外被噪声信号或漏电信号激活。若要激活一个字线WL0，我们必须在时间T0关断所有门电极选择信号GSEL1、GSEL0，然后在T1激活一个门电极选择信号GSEL0以及一个漏极选择信号DSEL0。为了关断译码器，在所有门电极选择信号GSEL1和GSEL0再次于T3被激活之前必须在T2首先关断DSEL0。上述控制过程是必须的，以防意外激活未选定的的字线。我们只要激活一个字线，因为牵涉到所有输入，所以上述时序控制顺序相当复杂。上述译码器是4个输出译码器的简化实例，一个真正的存储器译码器必须控制数千条字线。这种复杂控制过程耗用的电源对于一个真实的存储器译码器来说是相当可观的。图11(a)内译码器的另一个问题也在图11(b)内示出了。由于n沟道晶体管M0的体效应，已被激活字线WL0的电压会比电源供电电压Vcc还低上Vbd，如图11(b)所示。此电压降是DRAM译码器的一个大问题，因为这样会减少储存在DRAM存储器单元内的信号电荷。
图12(a)为本发明译码器的示意图。图11(a)和图12(a)所示的译码器的唯一差异是，图12(a)所示的译码器用耗尽型晶体管D3至D0取代了增强型晶体管M3至M0。这些耗尽型晶体管D3至D0的临界电压控制在大约低于电源供电电压Vss-0.2伏特(或大约是典型的增强型晶体管临界电压的1/3)范围内。
图12(b)示出的是输入信号的时序图，该信号的作用是选择图12(a)所示的内耗尽型单晶体的一个字线WL0。在时间T0之前，所有门电极选择信号GSEL1、GSEL0以及所有漏极选择信号DSEL1、DSEL0都处于接地电压Vss的状态。与图11(a)内的增强型单晶体译码器不同的是，当译码器处于等待状态时，会将所有控制信号GSEL1、GSEL0设定成Vss。因为耗尽型晶体管D3至D0在其门电极电压为Vss时会部分被激活，所以噪声信号或小的漏电信号并不会激活字线WL3-WL0。若要激活一个字线WL0，我们不再需要关断所有门电极选择信号，只需如图12(b)所示，激活一个门电极选择信号GSEL0以及一个漏极选择信号DSEL0即可。若要关断译码器，我们只要如图12(b)所示关断GSEL0和DSEL0即可。此控制过程比起图11(b)所示的控制过程要简单的多。并且因为已被激活晶体管M0的临界电压低于零，所以在选定的的字线上也不会有译因体效应导致的压降。图12(a)内的耗尽型单晶体管译码器在面积方面与图11(a)内的增强型单晶体管译码器一样小，但是其耗电量较小。唯一的问题是当关断门电极选择信号和激活漏极选择信号时，会有一些字线部分地被激活，如图12(b)所示的WL1。当存储器单元内的电压Vpt低于选择门电极的临界电压时，此字线部分被激活就不是功能方面的问题，但是有可能由于次临界漏电电流而导致电位电荷保留的问题。此问题的一个解决方案就是在时间T0将一负电压导入所有已被关断的门电极选择信号上，如图12(c)所示。这个加在漏极选择信号上的少量负电压确保耗尽型门电极晶体管D1维持在不导电状态，这样字线WL1就不会部分被激活。
通过单晶体管译码器的具体实施例的图示和文字介绍，业内人士便可了解到还可以进行其它修正与改变，例如可用p沟道晶体管或耗尽型p沟道晶体管取代上面实例的n沟道晶体管。
从前述可了解到，本发明的单晶体管译码器所占用的面积远小于已有技术的CMOS译码器所占用的面积。因此可以将大型存储器阵列分成各模块含有自己译码器区的若干小模块，而且不会显著增加总面积。当存储器阵列区分成若干小模块时，我们就不再需要已有技术的DRAM单元所需要的大容量的电容器了。因此，就可以使用标准逻辑技术来制造DRAM存储器单元了。
图13示出了一个用逻辑技术制造的DRAM存储器单元的实例。该存储器单元1400包含一个选择晶体管1402以及一个储存晶体管1404。储存晶体管1404的门电极被偏置为满电源供电电压Vcc，以便使其相当于一个电容器。储存晶体管1404的漏极连接至选择晶体管1402的源极，选择晶体管1402的门电极连接至字线WL，并且选择晶体管的漏极连接至位线BL。使用此存储器单元1400和本发明以及在先专利申请案内揭示的存储器结构，就可成功地生产出商业存储器产品。逻辑存储器单元1400的主要优点是，可使用标准逻辑技术制造此存储器。所获得的存储器产品可达到空前未有的高性能。因为制造一个存储器单元时使用两个晶体管取代一个晶体管和一个电容器，所以逻辑存储器单元1400的面积要大于已有技术的DRAM单元的面积。因此，就可能使用与逻辑技术类似的制造技术来制造单晶体管存储器单元。
因此，依照图3a至4b以及图12(a)至13，将揭示出一种半导体存储器装置300，其可用多个单元数据更新读出放大器(SA)来进行操作。存储器装置300包含多个沿着第一位线方向，以平行方式沿着第一方向(例如水平方向)排列的第一方向第一级位线(例如位i模块n的位线BLni)的存储器单元阵列。该存储器单元阵列进一步包含多个与第一方向第一级位线相交叉的字线WL。该存储器单元阵列进一步包含多个存储器单元，这些存储器单元各自都耦合于沿着第一位线方向的第一方向第一级位线(例如位i模块n的位线BLni)之一与存放数据的字线之一之间。该存储器装置进一步包含多个沿着多个不同方向(例如沿着垂直方向，其中至少有一个方向与第一方向不同)的不同方向第一级位线，如UBLi、BBLi、CBLi等多模块或单位位线i(请参阅图3b)，其中i＝1，2，3，…I，其中每个第一方向第一级位线都通过不同方向第一级位线或直接连接至单元数据更新读出放大器(SA)之一。在一个具体最佳实施例中，用来排列不同方向第一级位线(例如UBLi、BBLi、CBLi等的多模块位线i(请参阅图3b))(其中i＝1，2，3，…I)的不同方向之一，如竖直方向垂直于第一方向(例如用于排列第一方向第一级位线的水平方向)。在图4b所示的最佳实施例中，存储器装置300还包含连接于第一级位线之间并且排列于不同方向的位线开关。半导体存储器装置还包含一个用来产生激活信号来激活字线WL之一的译码器302，该译码器302还包含多个漏极选择线(例如DSEL0以及DSEL1等)，每个都具有可接收多个相互排斥的漏极选择信号之一。该译码器302还包含多个门电极选择线(例如GSEL0、GSEL1等)，每个都具有可接收多个相互排斥的门电极选择信号之一。该译码器302还包含多个晶体管，例如D0、D1或M0、M1等，每个晶体管都包含一对连接至多个漏极输入线(例如DSEL0、DSEL1等等)之一的漏极，以便接收因此形成的相互排斥的漏极选择信号之一。每个晶体管还包含一对连接至多个门电极输入线(例如GSEL0、GSEL1等)之一的门电极，用来接收因此形成的相互排斥的门电极选择信号之一。每个晶体管还包含一个源极，该源极连接至一输出信号线，用来提供激活信号给字线WL之一，该字线取决于相互排斥的漏极选择信号DSEL0、DSEL1等，以及取决于相互排斥的门电极选择信号GSEL0、GSEL1等。在最佳实施例中，每个晶体管都是增强型晶体管，而在其它最佳实施例中，每个晶体管都是耗尽型晶体管。
更进一步，依照图3a至4b以及图12(a)至13，也揭示出一种设定半导体存储器装置的方法，可以用多个单元数据更新读出放大器(SA)来进行操作。该方法包含如下操作步骤(a)沿着第一方向以平行的方式配置多个第一方向第一级位线；(b)配置多个与第一方向第一级位线交叉的字线；(c)耦合每个第一方向第一级位线与其中用于存放数据的字线之一间的存储器单元；(d)沿着多个不同方向(其中至少有一个方向与第一方向不同)配置多个不同方向第一级位线；(e)将每个第一方向第一级位线通过不同方向第一级位线或直接连接至一个单元数据更新读出放大器；(f)将每个字线WL连接到译码器302，用来接收因此形成的被激活信号来激活字线WL之一；(g)以多个晶体管形成译码器，其中每个晶体管包含一漏极、一门电极以及一源极；(h)将漏极选择线连接至每个晶体管的漏极，并且将门电极选择线连接至每个晶体管的门电极；(i)用每个漏极选择线来接收多个相互排斥的漏极选择信号之一，以及应用每个门电极选择线来接收多个相互排斥的门电极选择信号之一；以及(j)用多个晶体管中的各个晶体管的源极产生输出信号，该源极取决于相互排斥的漏极选择信号以及相互排斥的门电极选择信号，以提供被激活信号给每一条字线。
依照图13，本发明进一步揭示了一种耦合至字线与位线的动态随机存取存储器(DRAM)单元。该DRAM存储器单元包含一个选择晶体管1402，该晶体管包含一个连接至位线BL的漏极以及一个连接至字线WL的门电极。该存储器单元还包含一个储存晶体管1404，该晶体管包含一个连接至选择晶体管1402源极的漏极以及一个连接至电源供电电压Vcc的门电极，这里该储存晶体管1404被当成储一个存二进制数位的电容器来使用。总而言之，本发明进一步揭示出一种耦合至字线与位线的存储器单元。该存储器单元包含一个储存晶体管，该晶体管通过用来选择性激活存储器单元的选择装置连接至字线与位线。并且储存晶体管还包含一个门电极，该门电极被偏置为电源供电电压，被当成一个电容器来储存二进制数位。
图14(a-f)和图15(a-c)示出的是使用类似于标准逻辑制造技术来制造高密度存储器的步骤。第一个步骤是确定激活区域1502并且生成绝缘场氧化物1504来隔离这些激活区域，如图14(a)内截面图以及图15(a)内俯视图所示。此步骤与任何标准IC制造技术一样。下一个步骤是利用屏蔽罩1506来确定图14(b)所示的沟道电容器的位置。采用选择性等离子蚀刻工艺，在场氧化物1504与沟道屏蔽罩1506确定的开口上蚀刻出沟道1510来，如图14(a)内截面图以及图15(a)内俯视图所示。因为沟道1510的三个边缘都由场氧化物确定，所以这是一个自我对准的过程，沟道屏蔽罩1506只需确定一个沟道边缘即可。在上述操作步骤之后，所有下列操作步骤就都是典型的标准逻辑技术的制造工艺步骤了。首先，在激活区域1502表面上形成薄绝缘层1511，包括图14(d)所示的沟道1510的表面。下一个步骤是沉积聚硅1512以填满沟道1510并且覆盖整个硅片，如图14(e)所示。然后，进行聚硅蚀刻处理，用聚屏蔽罩1520来确定晶体管门电极1522以及沟道电容器的电极1524的位置，如图14(f)内所示。图15(c)示出了存储器单元结构的俯视图，而图15(g)则示出了其截面图。沟道电容器1510填满聚硅，所有沟道电容器1510都有一个电极1602通过聚硅连接到电源供电电压Vcc，沟道电容器的其它电极则连接至选择晶体管1604的源极。聚硅字线1606确定选择晶体管的门电极，并且选择晶体管的漏极会通过扩散接点1608连接至金属位线。
由上文可知，依照本发明可获得下列优点(1)除了遮蔽步骤以及一个等离子蚀刻步骤以外，所有用于制造DRAM单元的步骤都是现有的标准逻辑工艺步骤。与现有的嵌入式存储器制造技术比起来，本发明对其制造技术之简化程度超过30％。(2)确定沟道电容器的尺寸的方法为自我对准法，场氧化物确定了沟道电容器的三个边缘，只有一个由屏蔽罩确定。这种自我对准法允许我们将存储器单元面积减至最小程度。
现在已经研究出另一种利用逻辑技术来制造自我对准沟道电容器的工艺技术。第一个步骤是按照图16(a)截面图所示的的标准逻辑技术来制造CMOS晶体管。现在，已经完全可以制造出MOS晶体管。聚硅门电极1702由氧化物覆盖保护着，然后，沉积沟道屏蔽罩1706。此沟道屏蔽罩1706用来保护我们不需要挖掘沟道电容器的区域，因为此区域的四个边缘都已经确定好了，所以在此并不需要确定沟道电容器的尺寸。这里将以与先前工艺步骤相同的方式用场氧化物1710确定三个边缘，其第四个边缘则由晶体管门电极上的氧化物1704确定，这样就完成了自我对准程序。因此，下列选择性等离子蚀刻步骤可利用沟道电容器的最佳面积，如图16(b)内所示。在整个表面由第二层聚硅1714覆盖之前，在沟道1712的表面上形成薄绝缘层，如图16(c)内所示。由图16(a)所使用相同屏蔽罩确定的光阻1716确定了第二层聚硅1716的尺寸(图16(a)内所使用光阻的极性与图16(c)内使用的相反)。然后，蚀刻第二层聚硅以形成这些沟道电容器1722的电极1720。图17示出了由上述步骤制造的DRAM俯视图。第一层聚硅确定出字线1802，第二层聚硅则用来填满沟道电容器1722，并且将所有沟道电容器的一个电极1720连接至Vcc。
上述工艺步骤比图14(a-g)所示的更为复杂，沟道电容器的四边开口的特点，使其具有完全自我对准的优点。因此，硅片区域的利用可完全得到优化。通过用图示和文字描述的本发明的具体实施例，业内人士都知道可以有其它修正与改变。例如，可在其它工艺步骤而不是在门电极氧化物的形成步骤中形成沟道电容器内的绝缘层。工艺步骤的确切顺序也可改变，以便简化工艺。
图(14)所示的存储器单元的沟道电容器(1510)之顶端电极(1602)必须连接至一电压，该电压至少应高于底部电极电压的临界电压(Vt)，以便让绝缘层(1511)底部的区域导通。类似地，图(16)所示的存储器单元的沟道电容器之顶端电极(1702)必须连接至一电压，该电压至少应高于底部电极电压的临界电压Vt。典型情况下，这些顶端电极(1602，1702)都连接至电源供电电压Vcc。若在沟道电容器(1802)附近沉积扩散层(1805)就可解除此限制，如图18(a)内截面图所示。该扩散层(1805)、字线晶体管(1606)的漏极以及顶端电极(1602)都掺杂相同的掺杂剂。因此，沟道电容器(1801)的底部电极总是处于导通状态，这样就去除了对电极电压的限制。图18(b)内的截面图示出了装置结构的另一种变化，在此结构中，晶体管(1811)取代场氧化物来隔离两相邻的沟道电容器(1821，1823)。此隔离晶体管(1811)的门电极(1813)连接至接地电压Vss，以分离相邻的沟道电容器(1821，1823)。因此晶体管(1811，1815)确定沟道电容器(1821，1823)而非场氧化物区域的两边缘，这有助于减小存储器单元的尺寸。
在上述实例中，为了简化起见，将存储器单元的形状绘制成90度角。实际上，存储器单元通常会如同图19所示的俯视存储器单元结构一样绘制成多角度形状。沟道电容器(1901)将放置在与接点(1903)成45度角的地方，字线(1907)与扩散区域(1905)也放置成45度角。因为沟道电容器(1901)的面积由场氧化物与晶体管边缘确定，因此其形状并不一定是图19内所示出了实例的矩形形状。
本发明的存储器单元的字线晶体管(1402)具有与外围电路和逻辑电路相同的特性，并且是在同一时间内制造的。已有技术的DRAM的字线晶体管通常不同于逻辑晶体管。为了容纳字线增压电路导入的较高的字线电压，已有技术的字线晶体管的门电极氧化物的厚度(Tox)要比逻辑晶体管的厚度大。为了减少漏电电流，已有技术的字线晶体管的临界电压(Vt)比较高。表1列出典型的0.35um DRAM技术的晶体管特性，在本实例内除了为增加字线晶体管的Vt而加入遮蔽步骤以外，字线晶体管与逻辑晶体管的制造步骤完全相同。字线晶体管具有较高的Vt(表1内的实例是1.1伏特)，这样可缩短最小沟道的长度(Lmin)，在本实例中是0.35um，而没有漏电的问题。逻辑晶体管具有较低的Vt(本实例是0.7伏特)，但它的Lmin比较大。另一方面，典型的DRAM制造工艺生产的逻辑晶体管等效于0.5um工艺生产的逻辑晶体管，而不是等效于0.35um工艺生产的逻辑晶体管。换言之，DRAM工艺生产的逻辑晶体管的性能低于典型的逻辑技术生产的逻辑晶体管。
一种在同一芯片上制造高性能逻辑晶体管和低漏电DRAM晶体管的方法是，使用复杂的工艺步骤来制造不同种类的晶体管。表2示出了制造这种复杂嵌入式存储器的工艺的一个实例中的晶体管特性。该工艺含有高Vt及厚氧化物的字线、备厚氧化物及长沟道的高电压晶体管和低Vt及薄氧化物的逻辑晶体管。这种工艺技术非常复杂，制造成本非常高。表1已有技术的DRAM的字线晶体管与逻辑晶体管的晶体管特性。
表2.已有技术的嵌入式DRAM的字线晶体管与逻辑晶体管的之晶体管特性。
因此，在本发明中揭示出一种在基材上支持的DRAM(动态随机存取存储器)单元阵列。DRAM单元阵列包含多个存储器单元，每个单元都有一个选择晶体管，其中每个选择晶体管带有一个选择晶体管门电极。DRAM单元阵列还包含一个含有逻辑晶体管的外围逻辑电路，其中每个逻辑晶体管带有一个逻辑晶体管门电极。大体上选择晶体管门电极与逻辑电路门电极具有相同的厚度，以及每个具有选择晶体管临界电压的存储器单元的选择晶体管与每个具有逻辑晶体管临界电压的外围逻辑电路的逻辑晶体管也具有相同厚度，其中选择晶体管临界电压大体上与逻辑晶体管临界电压相同。在最佳实施例中，每个存储器单元还含有沟道晶体管。在另一个最佳实施例中，DRAM单元阵列还包含由沉积在基材上的场氧化物层边缘所确定及隔离的激活区域，其中每个沟道电容器都沉积在激活区域中并且用场氧化物层边缘进行自我对准。在另一个最佳实施例中，DRAM单元阵列还包含由沉积在基材上的场氧化物层边缘所确定的激活区域。每个沟道电容器都沉积在激活区域中，并且用场氧化物层边缘以及选择晶体管门电极的边缘进行自我对准。在另一个最佳实施例中，DRAM单元阵列还包含连接至存储器单元的错误码检查(ECC)与修正装置，用来检查和修正临界错误探测修正时间内的所有存储器的读取错误。
综上所述，本发明揭示了一种制造具有选择晶体管与外围逻辑电路的DRAM(动态随机存取存储器)单元阵列的方法，其中的电路具有基材上支持的逻辑晶体管。该方法包含步骤(a)采用同时形成选择晶体管的选择晶体管门电极和各个外围逻辑电路的逻辑电路门电极的门电极制作步骤，其中选择晶体管门电极和逻辑电路门电极大体上具有相同的厚度；(b)采用在形成选择晶体管与逻辑晶体管大体相同的嵌入步骤，其中选择晶体管与逻辑晶体管具有大体相同的临界电压。在最佳实施例中，该方法还包含一个步骤(c)使用一个电容性晶体管沟道屏蔽罩的步骤就是在一个用场氧化物隔离开的区域内使用一个电容性晶体管沟道屏蔽罩的步骤。电容性晶体管沟道屏蔽罩与场氧化物一起在由场氧化物确定边缘的激活区域内进行自对准式的刻蚀沟道。在另一个最佳实施例中，用电容性晶体管沟道屏蔽罩与场氧化物的步骤就是在用场氧化物将激活区域隔离成封闭区域内用电容晶体管沟道屏蔽罩的步骤。这里用电容性晶体管沟道屏蔽罩来确定沟道电容器的一个边缘，而沟道电容器的其它边缘仍旧使用场氧化物自我对准，其中剩余边缘的蚀刻边缘仍是由场氧化物在激活区域内确定出来的。在另一个最佳实施例中，用电容想晶体管沟道屏蔽罩与场氧化物的步骤就是在用场氧化物以及激活区域内的门电极将激活区域隔离成封闭区域内用电容晶体管沟道屏蔽罩的步骤。在另一个最佳实施例中，该方法还包含步骤(d)在蚀刻沟道电容器并且紧接着用复晶硅层覆盖激活区域来填满电容器之后，去除电容晶体管沟道屏蔽罩；以及(e)再次在上述步骤相反极性的地方使用电容晶体管沟道屏蔽罩，以蚀刻复晶层来确定一个沟道电容器用的接点开口。
依照上面的附图和文字说明，本发明还揭示了一种在基材上制造DRAM(动态随机存取存储器)单元阵列的方法。该方法包含步骤(a)在具有由绝缘保护层覆盖的聚硅门电极之基材上形成逻辑晶体管，其中绝缘保护层沉积于场氧化物层旁边，其中确定出开口区域；以及(b)通过蚀刻开口区域(该区域具有由绝缘保护层与场氧化物层确定出来的沟道边缘)来形成存储器单元的沟道电容器。在另一个最佳实施例中，在具有聚硅门电极的基材上形成逻辑晶体管之步骤包含形成字线(WL)选择晶体管的步骤，其中每个晶体管都带有用WL选择门电极氧化物层垫底的WL晶体管门电极，该氧化物层的厚度大体上与垫在逻辑晶体管聚硅门电极下的门电极氧化物层相等。在另一个最佳实施例中，该方法还包含一个步骤(c)将错误码检查(ECC)与修正装置连接至存储器单元，用于检查与修正临界错误探测与修正时间内的所有存储器读取错误。在另一个最佳实施例中，该方法还包含一个步骤(d)在具有与逻辑晶体管漏极相同导电种类的沟道周围形成扩散层。在另一个最佳实施例中，该方法还包含步骤(e)，在具有由绝缘保护层覆盖的聚硅门电极之基材上形成逻辑晶体管；(f)将多个逻辑晶体管的门电极连接到接地电压，以便确定出多个用来隔离两个相邻逻辑晶体管的绝缘晶体管，其中绝缘晶体管与相邻逻辑晶体管的绝缘保护层确定出两者之间的开口区域；以及(g)通过蚀刻开口区域(该区域具有由绝缘晶体管与相邻逻辑晶体管的绝缘保护层确定出来的沟道边缘)来形成存储器单元的沟道电容器。
本发明的嵌入式技术使用高性能晶体管来支持逻辑电路以及存储器电路，该电路性能相当高，并且制造程序简单。不过，由字线晶体管导致的漏电电流要高于已有技术的字线晶体管的漏电电流。因为薄型的门电极无法承受高电压操作，所以我们无法使用字线增压方式来增加储存电荷。因此必须提供创新的设计来改善漏电电流与储存电荷损失之容忍度，美国专利U.S.5,748,547号揭示了一种可以改善DRAM阵列噪声信号比而不会增加装置面积的方法。使用该方法后，存储器装置就可在不使用增压的字线电压下操作。该专利还揭示了一种耗电量较低并且不会让外部用户察觉的自我数据更新的方法，使用这种自我数据更新方法可增加内部数据更新频率，这样我们就可容纳较高的存储器漏电电流，而不用改变到现有的存储器规格。另一项重要的方法是使用错误修正码(ECC)防护，以改善对于不理想存储器特性的容忍度。
图20(a)示出了在大型DRAM存储器储器单元所需的典型数据更新时间的分配情况。就已有技术的存储器装置而言，在存储器装置内数百万个存储器单元之间，最坏数位的数据更新时间Tmin决定了整个存储器装置的数据更新时间。最坏数位的数据更新时间(Tmin)通常含有比平均数据更新时间(Tav)还短的轮流时间，这是因为最坏数位总是由存储器单元内的缺陷结构所引起。图20(b)示出了带有ECC保护电路的存储器装置的简化方块图。在存储器写入操作期间，输入的数据将由ECC奇偶树(2005)处理以计算ECC奇偶数据。输入数据将存入正常数据存储器阵列-(2001)，而ECC奇偶数据则存入奇偶数据阵列(2003)。在读取操作期间，会从存储器阵列(2001，2003)读取储存的数据以及ECC奇偶数据，并且送至ECC奇偶树(2005)。在有数据毁损的情况下，ECC修正逻辑(2007)会找出问题并且修正错误，以便使输入的数据是正确的。ECC的修正机制对于业界人士来说，是非常熟知的，但是因为它需要更大的面积，所以并未使用在低成本的DRAM上。本发明使用ECC防护将其当成改善存储器单元漏电电流容忍度的方法，当存储器装置配备有ECC电路，就能修正大多数的单元错误。结果，存储器装置的数据更新时间就不再取决于存储器内的最坏数位，取而代之的是，该装置会一直运作到产生超过ECC机制所能修正的错误量为止。因此数据更新时间(Tecc)大于图20(a)所示的Tmin。
除了以上所描述的最佳实施例之外，图21还示出了一种更加改良的存储单元的电路图，它在高电压Vdd和地极电压之间，又加上了两个中等的位线电压Vo和V1。这些电压将在下面解说。Vo和V1以函数表示分别是Vo(Vdd，VWL，CVdd，CVss)和V1(Vdd，VWL，CVdd，CVss)。在一个最佳的实施例中，读/写的操作可以依以下的条件来实施(1)当位线电压VBL小于第一电压Vo，即VBL＜Vo时，在存储单元上写一个零位(bit-zero)。
(2)当位线电压VBL在Vo和V1之间时，即V1＞VBL＞Vo，存储单元不变。
(3)当位线电压VBL比第二电压V1大时，即VBL＞V1时，在存储单元上写一位一(bit-one)。
在存储器读的操作中，位线必须在字线开启之前被启动到Vo和V1之间的电压，否则存储的数据可能被毁坏，一般业者称为“读扰”问题。在字线被激活之后，存储单元会依据所存储的数据把位线拉到或高或低的电压，以便使读出装置，如一个读出放大器，可以侦测到数据。在存储器写的操作中，存储单元可以在字线被激活后把位线躯到Vo之下而能把位零(bit-zero)写入。目前SRAM方面的技艺还不允许位线电压高于V1，要把一个数据-(datum one)写入存储单元的方法是把BL#躯到Vo下，因此目前的SRAM的技术必需用两条位线(BL和BL#)来支持一个单口写的操作。在本发明的多口SRAM中，在写的操作时，位线电压可以被拉到比V1高的电压，因之只要一条位线就可以支持读和写的操作。
在读和写的操作中要提供位线中等的电压Vo和V1可装置好几种电路。特别是电路的装置可能包括以下的电路组态(1)增大字线的电压VWL，(2)降低存储器核心配电电压CVdd，(3)增大储存器核心地极电压CVss，(4)降低位线充电前电压，以及(5)把第(1)项到第(4)项的各电压合并。图22(A-E)示出在字线上电压的改组和供给储存器的高、低压。在图22A中，CVss是在读的操作中的低电压，CVssr，而在字的周期里是在高电压CVssw上以提供一个中间电压V1。在图22B中，在读的周期里，提供给字线的电压VWL是在低电压VWLr上，而在读的周期里，却是设定在一个较高的VwLh电压上。在图22C中，在读操作中，CVdd是在一个较高的CVddr上，而在写的周期里，却是在一个较低的CVddw上。图22D示出了如何把图22(B、C)的读和写的操作的方法合并的情形。
图23A示出了如何设置图22B的方法的电路设置图。字线WL连接在一个译码器上，当字线被激活时，它保持了字线或在地极电压上或在字线电压VWL上。字线电压又连接在VWL控制电路上，它接收信号来激活启动读或写的信号以开始读或写的操作。当启动读的操作时，VWL控制电路提供一个较低的写线电压VWLr，而当启动写的操作时，则提供一个较高的字线电压VWLr。在一个字的操作中提供一个较高的电压可能会造成位线电压VBL比临界电压V1高，因之数位数据“1”就可以被写入存储单元。在一个读的操作中提供一个较低的字线电压可保证位线充电前电压永远在Vo和V1之间，因知在已知技艺组态中所面临的读扰问题就能完全解决了。
使用一个传统式的6T存储单元和一双字线和位线就能达到双口读和写的操作。读/写操作可以通过双口中之任何一个独立地运作，因此，切实地提供了双口组态。更进一步说，这种简化的双口组态和传统式的图1B示出的组态相比，可以简省面积，降低生产成本。
图23B示出的是另一个电路图，来设置一个CVdd电压控制以便在写的操作中提供一个较低的CVdd。此存储单元的CVdd终端和一个控制电路连接，此控制电路包含了有使用共同连于CVdd终端的漏极的两个晶体管。当第一个晶体管的闸极接收到一个使读的信号，而第二个晶体管的闸极接收到一个使写的信号时就构成了一个读或写的操作。第一个晶体管的源极连到一个较高的CVDDr电压，第二个晶体管的源极连到一个较低的CVDDw电压，在读的周期时提供了一个较高的CVdd＝CVDDr电压，而在写的周期时提供了一个较低的CVDD＝CVDDw电压，产生了两个中间电压Vo和V1而达到一个双口读和写的操作，这操作比较传统式组态所需的位线和晶体管要少。当和图1A示出的传统式双口组态比较，本发明的组态和方法能节省至少50％的面积。
应用以上描述的不同的值域的电压并提供中间电压Vo和V1来实施读和写的操作可以达到更近一步的简化。可以用一个具有一个单位线和字线的五晶体管(5T)存储单元来组成一个单读/写口存储阵列。图24所示出的就是这么一个组态。比起传统式的单口存储单元，本发明的组态可以节省至少20％的面积，因为本发明的单口读/写操作所需要的晶体管和位线较少。
一个存储阵列包含了多个存储单元，每一单元都和至少一个字线和一个位线相连，此阵列更包含了一个存储单元电压器装置以提供每一个存储单元一个中间电压值域，比配电电压要低而比地极电压要高。这个中间电压是用来依位线电压比中间电压值域或高或低来促成读或写的操作。
总的来说，本发明公开了一个半导体存储阵列，其中包含了多数个存储单元，每一单元又包含了和每一单元相连的一个位线和一个字线。存储单元又包含了一个存储单元读/写电压控制装置来控制位线使至少有三个位线电压值域在配电电压和地极电压之间。这些电压值域是用来让存储阵列通过位线和字线来执行读/写操作。在一个最佳实施实例中，每一个存储单元包含了用六个晶体管构成的6TSRAM单元。在另一最佳实施实例中，每一存储单元包含了五个晶体管构成的5TSRAM，每一晶体管都有连接在单一字线和位线的通路(PASS)晶体管的功能。
虽然本发明以现有的另一个最佳实施例来做说明，但是可以了解到不能将这里揭示的当成是一种限制，在阅读上文后，业界人士就知道可以有许多改变与修正。因此，可将本申请案的权利要求解释成涵盖在本发明原始精神与领域下的所有改变与修正。
权利要求
1.一种将2M个单数位存储器单元组织为2N个模块的方法，其中M是N乘I乘J的乘积，而N、I和J是正整数，该方法包含步骤(a)将该2M个单数位存储器单元分成N对，每对包含两个对称模块，其中每个模块包含{J(j)xI}个单数位存储器单元，并且其中j＝1、2、3、…、N，并且正整数I代表一个储存数据的位长；(b)将每个模块内的单数位存储器单元安排到J(j)xI二维阵列中，并且将每个I单存储器单元连接到第一位线方向内的第一级位线，以及每个J(j)单存储器位上第一阶字线，其中每个第一阶字线与第一级位线会在该单数位存储器单元之一上交叉；(c)将每个模块内的每个第一级位线连接至对应的多模块第一级位线，即多模块位线i其中i＝1、2、3、…I，其中多模块第一级位线被安排在与第一位线方向不同的第二位线方向上，并且每个都连接到对应的第一阶读出放大器i，其中i＝1、2、3、…I；以及(d)用一个模块选择信号来激活一个该模块内(即模块n，其中n为1到N的正整数)的一个J(j)第一阶字线，并且运用I个读出放大器来探测来自每个该模块n以及该模块n的相对应的对称模块的第一阶I位线的存储器单元信号，以及读取由此形成的数据，从而使N模块共享该I个读出放大器。(e)连接一个存储单元电压装置以提供每一个存储单元一个比配电电压低，比地极电压高的中间电压值域；以及(f)依照每一个第一极位线电压值比中间电压值域电压较高或较低而促成一个读操作和写操作。
2.一种包含组织为2N个模块的2M个单数位存储器单元的存储器阵列单位，其中M是N乘I乘J的乘积，而N、I和J是正整数，该存储器阵列单位用N个第一级读出放大器操作，该单位包含N对双对称模块，其中每个模块包含{J(j)xI}个单数位存储器单元，并且其中i＝1、2、3、…、N，并且正整数I代表一个储存数据的位长；每个模块包含一个J(J)xI二维阵列，并且其中每个I单存储器单元沿着第一位线方向连接到第一级位线，以及用第一级字线连接的每个J(j)单存储器位，其中每个第一级字线与该第一级位线会在该单数位存储器单元之一上交叉；每个模块内的每个第一级位线连接至对应的多模块第一级位线，即多模块位线i，其中i＝1、2、3、…I，多模块第一级位线配置再与该第一位线方向不同的第二位线方向上，并且每个都连接到对应的第一级读出放大器i，其中i＝1、2、3、…I；以及一个用来激活一个模块内(即模块n，其中n为从1到N的正整数)的一个J(j)第一级字线的模块选择信号装置，并且其中I读出放大器会激活以探测来自每个模块n以及模块n的相对应对称模块的第一级I位线的存储器单元信号，以及读取由此形成的数据，通过该N模块会共享I读出放大器。一个连接于每一个存储单元的存储单元电压装置来对每一个存储单元提供一个比配电电压低而比地极电压高的中间电压值域，以致可依一个位线电压比每一个第一极位线的中间电压值域或较高或较低而促成一个读操作和一个写操作。
3.一种提供与多个第一级读出放大器一起操作的半导体存储器装置，包含一个存储器单元阵列，具有平行于第一方向的多个第一方向第一级位线；该存储器单元阵列还包含多个与该第一方向第一级位线交叉的字线；该存储器单元阵列还包含多个存储器单元，其中每个存储器单元耦合于一个第一方向第一级位线与一个用于储存数据的字线之间；以及多个平行于不同于第一方向的方向[至少一个该不同方向]的多个不同方向第一级位线，其中每个不同方向第一级位线连接在多个第一方向第一级位线与一个该第一阶读出放大器之间。一个连接于每一个存储单元的存储单元电压装置来对每一个存储单元提供一个比配电电压低而比地极电压高的中间电压值域，以致可依一个位线电压比每一个第一极位线的中间电压值域或较高或较低而促成一个读操作和一个写操作。
4.如权利要求3所述的半导体存储器装置，还包含一个用来激活多个存储器单元的存储器单元选择装置，用于通过第一方向第一级位线将信号传送至该第一阶读出放大器，并且不同方向第一级位线可探测储存在这些存储器单元内的数据。
5.如权利要求3所述的半导体存储器装置，其中所述的用来安排所述的不同方向第一级位线的一个所述的不同方向与所述的用来安排所述的第一方向第一级位线的第一方向垂直。
6.如权利要求3所述的半导体存储器装置，其中所述的用来安排不同方向第一级位线的不同方向为用来安排多个第二方向第一级位线的第二方向，并且所述的第二方向不同于用来安排第一方向第一级位线的第一方向。
7.如权利要求3所述的半导体存储器装置，还包含连接在所述的第一方向第一级位线与不同方向第一级位线之间，用来切换并且激活该位线的位线开关。
8.一种用来使半导体存储器装置与多个第一级读出放大器协同操作的方法，包含以平行于第一方向的方式安排多个第一方向第一级位线；安排多个与第一方向第一级位线交叉的字线；将一个存储器单元耦合在每个第一方向第一级位线与一个用于储存数据的字线之间；安排多个不同方向的第一级位线，每个都以平行于多个不同方向的方式配置，其中至少一个不同方向不同于该第一方向；以及在多个第一方向第一级位线与一个第一阶读出放大器之间连接每个不同方向第一级位线。连接一个存储单元电压装置以便提供每一个存储单元一个比配电电压低而依据每一个第一极位线的一个位线电压比中间电压值域较高或较低而促成一个读操作或写操作。
9.如权利要求8所述的配置半导体存储器装置的方法，还包含用一个用于激活多个存储器单元的存储器选择装置，通过第一方向第一级位线将信号传送至该第一阶读出放大器，并且不同方向第一级位线可探测储存在这些存储器单元内的数据。
10.如权利要求8所述的配置半导体存储器装置的方法，其中设定一个用来安排不同方向第一级位线的不同方向，使其与用来安排第一方向第一级位线的第一方向相互垂直。
11.如权利要求8所述的配置半导体存储器装置的方法，其中将用来于安排不同方向第一级位线的不同方向设定为用来安排多个第二方向第一级位线的第二方向，并且该第二方向与用安排第一方向第一级位线的第一方向不同。
12.如权利要求3所述的设定该半导体存储器装置的方法，还包含相互连接在第一方向第一级位线与不同方向第一阶位之间用来有选择地转换和激活该位线的位线开关。
13.一个半导体存储阵列包含了多个存储单元，每一单元更包含一个第一和第二位线以及一个第一和第二字线和每一个存储单元相连结；一个存储单元读/写电压控制装置来控制每一个第一和第二位线电压使该位线可以比一个第一电压Vo和第二电压V1较高或较低或在一个中间电压值域之内，电压间的关系是Vdd＞V1＞Vo＞Vgnd，其中Vdd为存储阵列的配电电压；Vgnd为地极电压；以及一个第一读/写口和一个第二读/写口用来分别激活第一和第二字线以及用来分别控制第一和第二位线而得到一个比第一和第二电压较高，较低或在中间电压值域之内的位线电压，因之能独立执行一个读/写操作。
14.如权利要求13所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个字线电压控制装置用来在写操作时提供一个较高的字线电压；在读操作时提供一个较低的字线电压。
15.如权利要求13所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个存储核心配电电压(CVdd)控制装置用来在一个读操作时提供一个较高的CVdd电压，在一个写操作时提供一个较低的CVdd电压。
16.如权利要求13所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含了一个存储核心地极电压(CVss)控制装置用来在一个读操作时提供一个较低的CVss电压，在一个写操作时提供一个较高的CVss电压。
17.如权利要求13所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个字线电压控制装置用来在写操作时提供一个较高的字线电压；在读操作时提供一个较低的字线电压；以及储存单元读/写电压控制装置还包含一个存储核心配电电压(CVdd)控制装置用来在一个读操作时提供一个较高的CVdd电压，在一个写操作时提供一个较低的CVdd电压。
18.如权利要求13所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个字线电压控制装置用来在写操作时提供一个较高的字线电压；在读操作时提供一个较低的字线电压；以及储存单元读/写电压控制装置还包含了一个存储核心地极电压(CVss)控制装置用来在一个读操作时提供一个较低的CVss电压，在一个写操作时提供一个较高的CVss电压。和每一个存储单元相连接的一个位线和一个字线；一个存储单元读/写电压控制装置来控制位线使该位线的电压可以比一个第一电压Vo和第二电压V1较高或较低或在一个中间电压值域之内，电压间的关系是Vdd＞V1＞Vo＞Vgnd，其中Vdd为存储阵列的配电电压，Vgnd为地极电压；以及一个读/写口用来激活写线以及控制位线而得一个比第一和第二电压较高，较低或在中间电压值域之内的位线电压，因之能执行一个读/写操作。
19.如权利要求19所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个字线电压控制装置用来在写操作时提供一个较高的字线电压；在读操作时提供一个较低的字线电压。
20.如权利要求19所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个存储核心配电电压(CVdd)控制装置用来在一个读操作时提供一个较高的CVdd电压，在一个写操作时提供一个较低的CVdd电压。
21.如权利要求19所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含了一个存储核心地极电压(CVss)控制装置用来在一个读操作时提供一个较低的CVss电压，在一个写操作时提供一个较高的CVss电压。
22.如权利要求19所述的半导体存储阵列，其中储存单元读/写电压控制装置还包含一个字线电压控制装置用来在写操作时提供一个较高的字线电压；在读操作时提供一个较低的字线电压；以及储存单元读/写电压控制装置还包含一个存储核心配电电压(CVdd)控制装置用来在一个读操作时提供一个较高的CVdd电压，在一个写操作时提供一个较低的CVdd电压。储存单元读/写电压控制装置还包括一个字线电压控制装置用来在写操作时提供一个较高的字线电压；在读操作时提供一个较低的字线电压；以及储存单元读/写电压控制装置还包含了一个存储核心地极电压(CVss)控制装置用来在一个读操作时提供一个较低的CVss电压，在一个写操作时提供一个较高的CVss电压。
23.一个半导体存储阵列包含多个存储单元，其中每个存储单元更包含和每一个存储单元相连接的一个位线和一个字线；以及一个存储单元读/写电压控制装置来控制位线使该位线有至少三个位线电压，电压值在所提供的存储阵列的一个配电电压和一个地极电压之间来通过位线和字线来执行读/写操作。
24.如权利要求25所述的半导体存储阵列，其中每一个存储单元包含了六个晶体管构成了一个6T静态随机存取存储(SRAM)单元。
25.如权利要求25所述的半导体存储阵列，其中每一个储存单元包含了五个晶体管构成了一个5T静态随机存取存储(SRAM)单元，每一该五晶体管都有连接到每一个单个字线和每一单个位线的通路晶体管的功能。
26.一种用来从具有多个存储单元的半导体存储阵列存取数据的方法，包含将一个位线和一个字线连接到每一个存储单元；以及提供一个存储单元读/写电压控制装置来控制位线使该位线有至少三个位线电压，电压值在所提供的存储阵列的一个配电电压和一个地极电压之间来通过位线和字线来执行读/写操作。
27.如权利要求28所述的方法，还包含一个步骤把每一个存储单元设定为五晶体管静态随机存取存储(SRAM)单元，每一该晶体管都有连接到每一个字线和每一个位线的通路晶体管的功能。
28.如权利要求28所述的方法，还包含一个步骤把一个存储单元设定为六晶体管静态随机存取存储(SRAM)单元，每两个该晶体管都有连接到一个第一和第二字线以及一个第一和第二位线的通路晶体管的功能，以执行通过该第一和第二位线以及该第一和第二字线成为一个双口数据存取存储阵列的该数据存取。
全文摘要
本发明包含一个具有多个存储单元的半导体存储阵列,每一个存储单元更包含了一个第一和第二位线以及一个第一和一个第二字线和每一个存储单元相连。存储阵列更包含了一个存储单元读/写电压控制电路来控制每一个第一和第二位线,使一个位线的电压比一个第一电压Vo和一个第二电压Vl较高、较低或在中间电压值域之内,电压关系为:Vdd>Vl>Vo>Vgnd,其中Vdd是一个存储单元的配电电压,而Vgnd是存储单元的地极电压。存储陈列更包含了一个第一读/写口和第二读/写口来通过激活第一和第二字线以及控制第一和第二位线的电压使之比第一和第二电压较高,较低或在中间电压值域之内而能独立地执行读/写操作。在一最佳实施例中,存储单元读/写电压控制电路更包含一个字线电压控制电路来在写操作时提供一个较高的字线电压,而在读操作时提供一个较低的字线电压。在另一最佳实施例中,存储单元读/写电压控制电路更包含了一个存储核心配电电压(CVdd)控制电路来在读操作时提供一个较高的CVdd电压,而在写操作时提供一个较低的CVdd电压。在另一最佳实施例中,存储单元读/写电压控制电路更包含了一个存储核心地极电压(CVss)控制电路来在读操作时提供一个较低的CVss,而在写操作时提供一个较高的CVss电压。
文档编号G11C11/4091GK1383153SQ02100770
公开日2002年12月4日 申请日期2002年1月25日 优先权日2001年1月26日
发明者萧正杰 申请人:萧正杰