专利名称：由量子点组成的单电子存储器件及其制造方法
技术领域：
本发明涉及存储器件及其制造方法，更具体言之，涉及由栅电极和单电子储存单元之间的量子点组成的单电子存储器件及其制造方法。
然而，需要解决的最主要的问题是在继续缩小MOSFET尺寸时MOSFET的尺寸落入纳米(nm)范围所面对的物理极限。即在小型化MOSFET中参加器件动作的电子数目变得与热起伏电子数目类似，于是在室温下无法期望合适的运行。
为了克服这一问题，就要求开发新的可以替代互补MOSFET(CMOSFET)的器件技术。单电子晶体管(SET)是近来研究出来的一种待选新器件。
库伦阻塞成为单电子器件的物理原理并意味着隧道效应在特定条件下受到阻止，在此条件下由结电容的充电能和静电能组成的整个系统的自由能在电子隧穿具有微小尺寸的隧道结时增加或减小。
SET是一种用来控制流过量子点之间的两个隧道结的电流的开关器件，方法是通过与量子点电容耦合的栅极电位控制库伦阻塞条件。
其间，通过隧道结与沟道耦合的量子点用作单电子存储器件的储存电极，并且此单电子存储器件是一种用于识别由于作为信息“0”或“1”而储存于量子点上的电荷引起的沟道电流变化的存储器件。
与MOSFET不同，在单电子器件中器件越小，由热起伏引起的效应也越小。器件的性能由组成器件的元件之间的电容决定，而不是由器件的结构决定，因此单电子器件有利于缩小器件的尺寸。
通常的单电子存储器件包含一个用于在单量子点12上储存电子的器件，如
图1所示，以及一个具有混合结构的器件，其中一个具有高分布密度的纳米晶体阵列20用作储存电极，而一个MOSFET用作传感器件，如图2所示。图1和图2中的标号10代表衬底，标记S和D代表源极和漏极，而标记G和G1代表栅极叠层。在图1中，栅极叠层G的组成包括一个由在衬底10上在源极S和漏极D之间形成的隧道氧化层12，一个单量子点14，以及覆盖单量子点14的控制氧化层16和栅电极18。在图2中，栅极叠层G1与图1中的相同，但包含一个纳米晶体阵列20，而不是单量子点14。
图1中示出的单电子存储器件的单量子点14是利用纳米光刻技术形成的，而图2所示的单电子存储器件的纳米晶体阵列是利用自装配生长法(self-assembled growth method)形成的。
在单电子存储器件中，隧道氧化层12的厚度是决定器件的可靠性的主要因素，如信息保留时间，以及写/擦速度，而控制氧化层16的厚度和量子点的分布密度是决定阈值电压变化大小的主要因素。
然而，在通常的单电子存储器件中，量子点或纳米晶体阵列是在隧道氧化层12上形成的，因此在形成量子点或纳米晶体阵列时在隧道氧化层12上可能出现缺陷，结果会引起器件性能改变并导致在隧道氧化层12上形成量子点时的诸多限制。
比如，为了实现室温下单电子隧穿，在量子点是由硅形成的场合，量子点的尺寸最好是小于10nm。由于在隧道氧化层中可能引起缺陷，很难形成具有预定尺寸的量子点，并且很难制作出可在室温下工作的单电子存储器件。另外，信息的保留时间达不到实用标准。
发明内容
为解决上述问题，本发明的第一个目标是提供一种可在实用上足够长的时间内保留信息并可在形成量子点或具有同样效应的元件时防止器件性能变化的单电子存储器件。
本发明的第二个目标是提供一种单电子存储器件的制作方法。
因此，为达到第一个目标，根据本发明的一个方面，提供一种单电子存储器件。此器件包含一个在其上在源极和漏极之间形成一个纳米尺度沟道区的衬底，以及包含沟道区上的量子点的栅极叠层图形。栅极叠层图形包含在沟道区上形成的一个下层，在下层上形成的单电子储存介质，用来储存隧穿通过下层的单个电子，一个包含在单电子储存介质上形成的量子点的上层，以及在上层上形成的要与量子点接触的栅电极。
量子点包括在上层内，不与单电子储存介质接触或处于与单电子储存介质接触的状态。
上层由第一及第二上层形成，并且量子点包含在第二上层中。
单电子储存介质的形成材料由下述一组材料中选择，在与下层的界面处或在本体中具有量化陷阱位点的纳米尺寸的氮化硅(Si3N4)，硅(Si)，锗硅(SiGe)及砷化镓(GaAs)。
为达到第一个目标，根据本发明的另一个方面，提供一种单电子存储器件。此器件包含一个在源极和漏极之间形成一个纳米尺度沟道区的衬底，以及包含沟道区上的量子点的栅极叠层图形。栅极叠层图形包含一个下层，一个上层和一个栅电极，它们是顺序在沟道区上形成的，在上层中包含垂直分开的第一和第二量子点，并且第一量子点与下层接触，而第二量子点与栅电极的底表面接触。
为达到第一个目标，根据本发明的另一个方面，提供一种单电子存储器件。此器件包含一个在源极和漏极之间形成一个纳米尺度沟道区的衬底，以及包含沟道区上的量子点的栅极叠层图形。栅极叠层图形包含在沟道区上形成的一个下层，在下层上形成的单电子储存装置，用来储存隧穿通过下层的单个电子，一个覆盖单电子储存装置的上层，上层的上表面不平，以及在上层上形成的栅电极。
单电子储存装置的形成材料由下述一组材料中选择，氮化硅(Si3N4)，硅(Si)，锗硅(SiGe)及砷化镓(GaAs)。
为达到第二个目标，根据本发明的一个方面，提供一种制作单电子存储器件的方法，此单电子存储器件的构成包括一个在MOSFET的纳米尺度沟道区上形成的栅极叠层图形中的单电子储存元件。形成栅极叠层图形的步骤包括步骤(a)顺序在衬底上形成下层和用于储存隧穿通过下层的单电子的单电子储存介质，步骤(b)在单电子储存介质上形成一个包含量子点的上层，步骤(c)在要与量子点接触的上层上形成一个栅电极层，以及步骤(d)以相反顺序图形化下层，单电子储存介质，上层，以及栅极电极层。
步骤(b)包含的步骤有在单电子储存介质上形成第一上层，在第一上层上形成量子点，以及形成第二上层以覆盖第一上层上的量子点。
为达到第二个目标，根据本发明的另一个方面，提供一种制作单电子存储器件的方法，此单电子存储器件的构成包括一个在MOSFET的纳米尺度沟道区上形成的栅极叠层图形中的单电子储存元件。形成栅极叠层图形的步骤包括步骤(a)在衬底上形成下层，步骤(b)在下层上顺序形成一个用来储存隧穿通过下层的单个电子的单电子储存装置，以及覆盖单电子储存装置的上层，其中的上层的上表面不平，步骤(c)在上层上形成一个栅电极层，以及步骤(d)以相反顺序图形化下层，单电子储存装置，上层，以及栅极电极层。
单电子储存装置是量子点或单电子储存介质。
根据本发明的单电子存储器件的构成包括一个作为包含在栅极电极的底表面上的量子点之间的纳米尺度储存介质的氮化硅层，以及一个在纳米尺度沟道区上形成的隧穿层。结果，氮化硅层甚至可在纳米尺度局部充电，并且其保留信息的时间可长于普通的利用量子点作为数据储存电极的单电子存储器件。还有，量子点不包含在作为隧穿层的下层，而是包含在上层中，从而可保持器件的特性并容许量子点以不同的方法形成。
本发明的上述目标及优点通过参见附图对优选实施形态的详细描述可以更加明显。附图中图1和图2为通常的单电子存储器件的剖视图；图3至图6分别为根据本发明的第一至第四实施形态的由栅电极和单电子储存元件之间的量子点构成的单电子存储器件的剖视图；图7至图10为分步骤示出制作图3的单电子存储器件的方法的剖视图；图11和图12为分步骤示出制作图4的单电子存储器件的方法的剖视图；图13和图14为分步骤示出制作图5的单电子存储器件的方法的剖视图；图15和图16为分步骤示出制作图6的单电子存储器件的方法的剖视图。
首先对根据本发明的单电子存储器件的实施形态予以描述。实施形态1参见图3，标号40代表衬底，于其上形成一个MOSFET，衬底可为P型或N型半导体衬底，比如按着MOSFET的类型，可以是硅衬底。标号42和44代表第一和第二导电性杂质区，即源区和漏区。标号45表示场氧化层，即LOCOS(局部氧化硅)型氧化层。第一和第二导电性杂质区42和44互相由一数十毫微米(nm)的距离S分开。结果，在第一和第二导电性杂质区42和44中间在衬底40的上部形成的沟道区C的尺寸是纳米级的。在沟道区C上形成一个栅极叠层图形P。栅极叠层图形P的构成包括顺序形成的下层46，单电子储存介质48，上层50，以及栅电极52。下层46是用于隧穿单电子的隧穿层。下层46的构成材料最好是二氧化硅(SiO2)，三氧化二铝(Al2O3)，氧化钽(TaO2)及氧化钛(TiO2)，其中以二氧化硅(SiO2)为最佳，层厚为数毫微米(比如小于5nm)。单电子储存介质48最好是由在与下层46的界面处或在本体中具有量化陷阱位点的纳米尺寸的氮化硅(Si3N4)形成。不过，单电子储存介质48可由硅(Si)或其他半导体和金属材料形成。最好是上层50是由与下层46相同的材料构成，比如二氧化硅(SiO2)，但也可以由与下层46不同的材料构成。在上层50中包含量子点50a。特别是量子点50a不与单电子储存介质48接触，而与栅电极52的底表面接触。即栅电极52是形成于由量子点50a的上表面和上层50组成的表面上。上层50中的量子点50a使相应于单电子储存介质48的区域充电，即，使单电子储存介质48局部充电。这样，量子点50a的尺寸就最好是足够的小以实现室温下的单电子隧穿。比如，在量子点50a是形成于硅(Si)上时，量子点50a的尺寸最好是小于10nm。栅电极52形成于半导体，如硅(Si)，或金属上。
同时，虽然图中未示出，在栅极叠层图形P侧方还可形成栅隔层(gatespacer)，并且在此场合第一和第二导电性杂质区42和44是LDD(低掺杂漏)型，包含的杂质区的杂质是通过利用栅隔层作为掩模以深注入方式注入的。
下面描述单电子存储器件的动作情况。当在栅电极52上施加电压时，单电子储存介质48由藉助使纳米尺度沟道区C耦合到与栅电极52的底表面接触的量子点50a来隧穿通过下层46的单电子充电，结果形成新的库伦阻塞。就是说，在单电子储存介质48由单电子充电之后，即使施加到栅电极52上的电压增加规定值，也不会再发生电子隧穿。就是说，尽管在单电子储存介质48由单电子充电之后施加到栅电极52上的电压增加到规定电压，进一步的单电子隧穿受到阻塞，结果形成单电子充电现象。利用这一现象就可阻塞或不阻塞在源区和漏区之间流过的电流，从而实现单电子存储器件的动作。
特别是，隧穿通过下层46的单电子是通过对源区施加一个电压Vd和对栅电极52施加一个电压Vg而储存于单电子储存介质48中从而完成数据的写操作的。
其次，在MOSFET是通过对源区施加一个电压Vd和对栅电极52施加一个电压Vg而维持处于“on(通)”状态的场合，当源区和漏区之间的电流大于参考电流值时就认为是读出数据“1”，而当源区和漏区之间的电流小于参考电流值时就认为是读出数据“0”，从而完成数据读操作。
当源区和漏区及衬底保持地电位，并且在栅电极52上施加一个擦除电压(＜0)时，储存于单电子储存介质48中的单电子放电，从而完成数据擦操作。
上面所描述的根据实施形态1的单电子存储器件的动作也适用于根据下面的实施形态2至4的单电子存储器件的动作。实施形态2根据实施形态2的单电子存储器件是利用量子点的单电子存储装置。
详细情况参见图4。图4中形成于衬底40的沟道区上的栅极叠层图形P1的构成包括顺序形成的下层46，上层54，及栅电极52。在上层54中包含多个垂直分开的第一和第二量子点54a和54b。第一量子点54a形成于下层46之上，而第二量子点54b形成于第一量子点54a上方，中间隔着规定的间隔并与栅电极52的底表面相接触。第一量子点54a的作用与实施形态1的单电子储存介质(图3的48)相同。实施形态3如图5所示，根据实施形态3的单电子存储器件的结构与根据实施形态1的单电子存储器件的结构几乎一样。不过包含在栅电极52和单电子储存介质48之间的量子点50a不仅与栅电极52的底表面接触，而且也与单电子储存介质48接触。在此场合，由于栅电极52局部与纳米尺度的单电子储存介质48接触，单电子储存介质48的局部充电率可能增加。实施形态4
根据实施形态4的单电子存储器件的构成是在栅极叠层图形的结构中包括一个具有与量子点效果相同的上层，而不包括栅电极的底表面上的量子点。
详细情况参见图6。图6中栅极叠层图形P2的构成包括顺序形成的下层46，单电子储存介质48，上层56，及栅电极58。上层56的表面不平。结果形成于上层56上的栅电极58上的底表面也不平。栅电极58底表面上的填充上层56表面上的凹陷部的向下突出部58a比其他部分更接近单电子储存介质48，从而单电子储存介质48可由突出部58a局部充电。结果在栅电极58的底表面上的突出部58a与栅电极58的底表面是平滑平面时接触表面的量子点一样。
下面对制作根据本发明的单电子存储器件的方法予以描述。实施形态1参见图7，在由P型或N型半导体形成的衬底60上确定一个用于形成半导体器件的有源区A和用于使半导体器件绝缘的场区F。在衬底60上形成一个绝缘层图形62用来覆盖有源区A。使用绝缘层图形62作为掩模在场区F上形成场氧化物层64。场氧化物层64是使场区F氧化而形成的LOCOS氧化物。之后去除绝缘层图形62。
参见图8，在去除绝缘层图形62区域上形成一个牺牲氧化层63，之后，在牺牲氧化层63的整个表面上通过离子注入加进导电杂质66以形成沟道区。然后，去除牺牲氧化层63。
之后，参见图9，在有源区A上形成一个栅绝缘层68。栅绝缘层68是供单电子隧穿的隧穿层用作栅极叠层图形的下层。因此，以后将把栅绝缘层68称为下层68。下层68的构成材料可选择二氧化硅(SiO2)，三氧化二铝(Al2O3)，氧化钽(TaO2)及氧化钛(TiO2)，其中以二氧化硅(SiO2)为最佳。之后在下层68上顺序形成单电子储存介质70和第一上层72。单电子储存介质70最好是由在与下层68的界面处或在体块上具有量化陷阱位的纳米尺寸的氮化硅(Si3N4)形成。不过，单电子储存介质70可由半导体材料，如硅(Si)，复合半导体材料，如锗硅(SiGe)及砷化镓(GaAs)，或金属，如铝(Al)形成。最好是第一上层72是由与下层68相同的材料构成，最好是二氧化硅(SiO2)，但也可以由与下层68不同的材料构成。
在第一上层72上顺序形成多个量子点74，第二上层76，以及栅电极层78。量子点74采用选择生长法，或自装配生长法(self-assembled growthmethod)，或纳米尺度光刻法形成的。第二上层76最好是由与第一上层72同样的材料形成。因此，以后将把第一上层72和76称为上层80。栅电极层78的构成材料可选择由掺杂的单一半导体材料，如掺杂硅(Si)层，复合半导体材料，如锗硅(SiGe)及砷化镓(GaAs)，或金属，如铝(Al)形成。掺杂硅(Si)层可由预先以导电杂质掺杂的硅层或纯硅层形成，可考虑在下一个工序中对此纯硅层实施扩散掺杂，此时导电杂质是注入到衬底的整个表面。
同时，为了将电压施加于量子点74，栅电极层78应该与量子点74接触。这样，在第二上层76形成之后在量子点74未暴露于第二上层76的表面的场合，对第二上层76进行抛光，直到量子点74暴露接触栅电极层78为止。抛光可通过化学机械抛光(CMP)法完成，或采用深刻蚀法(etchback method)。
这样，就在衬底60上形成了一个栅极叠层图形82，其中包含下层68，单电子储存介质70和上层80。
之后，在栅电极层78上涂敷一层光敏层(未示出)，之后利用纳米尺度光刻法，比如采用电子束的光刻法，使光敏层产生图形。这样，在栅电极层78上就形成了用于确定纳米尺度沟道区和栅极的光敏层图形83。光敏层最好是由适合纳米尺度光刻法的光刻抗蚀剂形成。
对下层68，单电子储存介质70，包含量子点74的上层80，以及栅电极层78使用光敏层图形83作为刻蚀掩模进行相反顺序刻蚀，直到暴露出衬底60。其后，将光敏层图形83去除。这样，如图10所示，就在衬底60的沟道区上形成栅极叠层图形82a，其构成包括下层68，单电子储存介质70，包含量子点74的上层80，和栅电极78a。
下面参见图10。使用栅极叠层图形82a作为刻蚀掩模通过注入杂质形成预定深度的第一和第二导电杂质区84和86。当衬底60是N型衬底时，使用P型导电杂质，而当衬底60是P型衬底时，使用N型导电杂质。第一导电杂质区84是源区，而第二导电杂质区86是漏区。这样，根据实施形态1的单电子存储器件就完成了。之后，还可以完成在栅极叠层图形82a的侧面形成栅隔层(gate spacer)(图中未示出)的工序及使用栅极叠层图形82a作为掩模将导电杂质是入到衬底的整个表面的工序。导电杂质的注入深度比导电杂质注入到第一和第二导电杂质区84和86的深度更深。这样就形成了一个LDD(低掺杂漏)型的源区和漏区。实施形态2在一种根据实施形态2制作单电子存储器件的方法中，在栅极叠层图形中形成单电子储存介质的步骤不同于实施形态1。
详细情况参见图11。在图11中，形成下层68的步骤与实施形态1相同。其后，在下层68上形成第一量子点90。第一量子点90用作储存隧穿通过下层68的单个电子的单电子储存装置，与在单电子储存介质70中一样。第一量子点90的形成方式与实施形态1中的量子点74的形成方式相同。在下层68上形成一个中间层92用来覆盖第一量子点90。中间层92由二氧化硅(SiO2)形成或可与实施形态1中的下层68或上层80的形成方式相同。还有，中间层92最好是具有足够的厚度以覆盖第一量子点90。第二量子点94在中间层92上形成。第二量子点94的形成方法与用来形成第一量子点90的方法相同。
形成的第一和第二量子点90和94的大小最好是能够使单个电子在室温下隧穿。比如，在第一和第二量子点90和94是在硅(Si)上形成的场合，其大小最好是小于10nm。
在中间层92上形成一个覆盖第二量子点94的上层96。形成上层96的材料与形成中间层92的材料相同。在第二量子点94未暴露的场合，对上层96的整个表面进行抛光，直到第二量子点94暴露，与在实施形态1中描述的相同。
之后，在上层96上形成栅电极层78。这样，在衬底60上形成栅极叠层98，其构成包括下层68，中间层92，包含第二量子点94的上层96，以及栅电极层78。之后，完成以纳米尺度图形化栅极叠层98和在衬底60上形成纳米尺度的栅极叠层图形98a的步骤，如图12所示，其完成方式与在实施形态1中形成栅极叠层图形82a的步骤相同。实施形态3在一种根据实施形态3制作单电子存储器件的方法中，形成的量子点74与单电子储存介质70相接触。
详细情况参见图13。在图13中，形成单电子储存介质70的步骤与实施形态1相同。其后，在单电子储存介质70上形成量子点100。量子点100的形成方式与实施形态1中的量子点74的形成方式相同。上层110在单电子储存介质70上形成时最好是量子点100的上部暴露。这一结果可通过控制在单电子储存介质70上淀积上层110的条件获得，或在为覆盖量子点100的上层110形成之后通过抛光上层110的整个表面而获得。后面的方法更为理想。抛光可通过化学机械抛光(CMP)法完成，或采用深刻蚀法(etch back method)。
之后，在上层110及量子点100上形成栅电极层78。这样，在衬底60上形成栅极叠层112。之后，在衬底60上形成纳米尺度的栅极叠层图形112a的步骤，如图14所示，与在实施形态1中的步骤相同。实施形态4根据实施形态4的制作单电子存储器件的方法具有与下面情况相同的效果，即接触栅极电极层的底表面的下层的表面状态是变化的并形成量子点时，不在栅极电极层和单电子储存介质之间形成接触栅极电极层的底表面的量子点。详细情况参见图15。形成单电子储存介质70的步骤与实施形态1的步骤相同。之后，在单电子储存介质70上形成一个上层114。此时，控制加工条件以便增加上层114的表面粗糙度。结果，如图15所示，上层114的表面是不平的。如在上层114上形成栅电极层78，则栅电极层78将填充上层114的不平部分，并且位于栅电极层78的上层114的凹陷部分中的填充部116可能与具有适于在室温下单电子隧穿的尺寸的量子点相对应。这样就在不形成量子点的条件下显示出与形成量子点相同的效果。
之后，对形成于衬底60上的栅极叠层118进行图形化，从而在衬底60上形成纳米尺度的栅极叠层图形118a，如图16所示。这一步骤与实施形态1相同。
除了本发明的实施形态1至实施形态4之外，可能有这些实施形态的组合或其他的实施形态。
比如，如实施形态2与实施形态4组合，就可能出现一种以实施形态2的第一量子点90代替单电子储存介质70的实施形态。
在上述描述中提到很多细节，但这些都应该解释为优选实施形态的示例，而不是限定本发明的范围。比如，对技术人士而言，很明显栅电极的电阻可通过形成硅化物(silicide)或多晶硅/难熔金属硅化物(polycide)而降低，而单电子储存介质可在多层上形成。此外，在衬底的场区可形成具有另外形式(非LOCOS(局部氧化层))的场氧化层，比如沟槽型氧化层。这样，本发明的范围就不是由实施形态确定，而是由后附的确定。
如上所述，根据本发明的单电子存储器件的构成包括一个作为包含在栅极电极的底表面上的量子点之间的纳米尺度储存介质的氮化硅层，以及一个在纳米尺度沟道区上形成的隧穿层。结果，氮化硅层甚至可在纳米尺度局部充电，并且其保留信息的时间可长于普通的利用量子点作为数据储存电极的单电子存储器件。还有，量子点不包含在作为隧穿层的下层，而是包含在上层中，从而可保持器件的特性完整并容许量子点以不同的方法形成。这样，单电子隧穿可在室温下进行，并且器件的性能可以保持。
权利要求
1.一种单电子存储器件，其构成包括一个在其上在源极和漏极之间形成一个纳米尺度沟道区的衬底；以及包含沟道区上的量子点的栅极叠层图形；并且其中栅极叠层图形的构成包括在沟道区上形成的一个下层；在下层上形成的单电子储存介质，用来储存隧穿通过下层的单个电子；一个包含在单电子储存介质上形成的量子点的上层；以及在上层上形成的要与量子点接触的栅电极。
2.如权利要求1中的单电子存储器件，其中量子点包括在上层内，并且不与单电子储存介质接触。
3.如权利要求1中的单电子存储器件，其中量子点包括在上层内，处于与单电子储存介质接触的状态。
4.如权利要求1中的单电子存储器件，其中上层由第一及第二上层形成，并且量子点包含在第二上层中。
5.如权利要求1至3中任何一项中的单电子存储器件，其中单电子储存介质的形成材料选自下述材料构成的组，在与下层的界面处或在本体中具有量化陷阱位点的纳米尺寸的氮化硅(Si3N4)，硅(Si)，锗硅(SiGe)及砷化镓(GaAs)。
6.一种单电子存储器件，其构成包括一个在其上在源极和漏极之间形成一个纳米尺度沟道区的衬底；以及包含沟道区上的量子点的栅极叠层图形；并且其中栅极叠层图形包含一个下层，一个上层和一个栅电极，它们是顺序在沟道区上形成的，在上层中包含垂直分开的第一和第二量子点，并且第一量子点与下层接触，而第二量子点与栅电极的底表面接触。
7.一种单电子存储器件，其构成包括一个在源极和漏极之间形成一个纳米尺度沟道区的衬底，以及包含沟道区上的量子点的栅极叠层图形，并且其中栅极叠层图形包含在沟道区上形成的一个下层；在下层上形成的单电子储存装置，用来储存隧穿通过下层的单个电子；一个覆盖单电子储存装置的上层，该上层的上表面不平；以及在上层上形成的栅电极。
8.如权利要求7中的单电子存储器件，其中单电子储存装置的形成材料选自下述材料构成的组，氮化硅(Si3N4)，硅(Si)，锗硅(SiGe)及砷化镓(GaAs)。
9.如权利要求7中的单电子存储器件，其中单电子储存装置是形成于下层上的量子点。
10.一种制作单电子存储器件的方法，该器件的构成包括一个在MOSFET的纳米尺度沟道区上形成的栅极叠层图形中的单电子储存元件，其中形成栅极叠层图形的步骤包括(a)顺序在衬底上形成下层和用于储存隧穿通过下层的单电子的单电子储存介质；(b)在单电子储存介质上形成一个包含量子点的上层；(c)在要与量子点接触的上层上形成一个栅电极层；以及(d)以相反顺序图形化下层，单电子储存介质，上层，以及栅极电极层。
11.如权利要求10中的方法，其中步骤(b)包含的步骤有在单电子储存介质上形成第一上层；在第一上层上形成量子点；以及形成第二上层以覆盖第一上层上的量子点。
12.如权利要求10中的方法，其中步骤(c)包含的步骤还有对上层进行抛光，直到量子点暴露为止。
13.如权利要求11中的方法，其中步骤(c)包含的步骤还有对第二上层进行抛光，直到量子点暴露为止。
14.如权利要求10中的方法，其中步骤(b)包含的步骤还有在单电子储存介质上形成量子点；以及形成上层用来覆盖单电子储存介质上的量子点。
15.如权利要求14中的方法，其中步骤(c)包含的步骤还有对上层进行抛光，直到量子点暴露为止。
16.如权利要求10，11和14中的方法，其中单电子储存介质的形成材料选自下述材料构成的组，氮化硅(Si3N4)，硅(Si)，锗硅(SiGe)及砷化镓(GaAs)。
17.一种制作单电子存储器件的方法，该器件的构成包括一个在MOSFET的纳米尺度沟道区上形成的栅极叠层图形中的单电子储存元件，其中形成栅极叠层图形的步骤包括的步骤有(a)在衬底上形成下层；(b)在下层上形成包含垂直分开的第一和第二量子点的上层；(c)在要与第二量子点接触的上层上形成一个栅电极；以及(d)以相反顺序图形化下层，上层，以及栅极电极层。
18.如权利要求17中的方法，其中步骤(b)包含的步骤有在下层上形成第一量子点以储存隧穿通过下层的单个电子；在第一上层上形成形成第二量子点；以及形成第二上层用来覆盖第一上层上的第二量子点。
19.如权利要求18中的方法，其中步骤(c)包含的步骤还有对第二上层进行抛光，直到第二量子点暴露为止。
20.一种制作单电子存储器件的方法，该器件的构成包括一个在MOSFET的纳米尺度沟道区上形成的栅极叠层图形中的单电子储存元件，其中形成栅极叠层图形的步骤包括的步骤有(a)在衬底上形成下层；(b)在下层上顺序形成一个用来储存隧穿通过下层的单个电子的单电子储存装置，以及覆盖单电子储存装置的上层，其中上层的表面不平；(c)在上层上形成一个栅电极层；以及(d)以相反顺序图形化下层，单电子储存装置，上层，以及栅极电极层。
21.如权利要求20中的方法，其中单电子储存装置是单电子储存介质，并且其形成材料选自下述材料构成的组，氮化硅(Si3N4)，硅(Si)，锗硅(SiGe)及砷化镓(GaAs)。
22.如权利要求20中的方法，其中单电子储存装置是量子点。
全文摘要
提供一种由栅电极和单电子储存单元之间的量子点组成的单电子存储器件及其制造方法。此单电子存储器件包含一个在其上在源极和漏极之间形成一个纳米尺度沟道的衬底,以及包含沟道区上的量子点的栅极叠层图形。栅极叠层图形包含在沟道区形成的一个下层,在下层上形成的单电子储存介质,用来储存隧穿通过下层的单个电子,一个包含在单电子储存介质上形成的量子点的上层,以及在上层上形成的要与量子点接触的栅电极。
文档编号G11C16/04GK1385904SQ0210092
公开日2002年12月18日 申请日期2002年1月4日 优先权日2001年5月10日
发明者蔡洙杜, 金炳晚, 金汶庆, 蔡熙顺, 柳元壹 申请人:三星电子株式会社