专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别是涉及一种作为成为人工神经电路网要素的神经元元件、电位发生装置、逻辑变换电路等来发挥作用的半导体装置。
背景技术：
近年的半导体集成电路技术的发展惊人，单是存储器元件以外也开发了各种各样的高功能逻辑集成电路。但是，这些逻辑电路在使用二值信号进行运算这另一方面，从LSI的出现以来，也可以说在逻辑的进化上没有进展。在现在的半导体集成电路中，在这样的二值运算中，对于单纯的输入计算能进行非常高速的运算，但是，象模式识别和图像处理这样对人来说容易的运算，却需要花费大量的时间。
进行了开发作为能高速地进行以往的LSI所不擅长的运算处理，象生物的脑那样工作的计算机即神经电路计算机(Neurone Computer)的研究。该神经电路计算机具有把多个神经元元件连接为神经电路的结构。
以往的神经元元件几乎都是用CMIS设备制造的，此时，不具备通过学习使电路的动作变化的学习智能。例如，在特许第3122756号公报中公开了配置了与MISFET的栅极电容耦合的多个输入部的MIS型神经元元件。这是利用电容耦合，进行把多个输入端子的各信号强度和耦合强度的积与输入部的数配合的运算，但是不具有把运算结果作为学习效果进行保存的功能。
对此，近年来，提出了使用强电介质的残留极化，实现学习功能的第一以往例。例如，在特许第2929909号公报中公开了在配置了与MISFET的栅极电容耦合的多个输入部的MIS型神经元元件中，用强电介质构成输入部的全部电容绝缘膜。并且，在特许第2942088号公报中公开了在配置了与MISFET的栅极电容耦合的多个输入部的MIS型神经元元件中，用强电介质构成作为输出一侧的MISFET的栅绝缘膜。
而且，LSI以非常快的速度发展着，晶体管的微细化和高集成化不断发展。但是，由于晶体管的微细化和芯片面积的巨大化，很难提高成品率。另外，电路规模变成非常大的规模，因为多品种少量生产的系统LSI占据了主流，所以在设计中需要很多人员和时间。因此，很难缩短开发时间。作为解决这样的问题的方法，可重新配置电路引起了注目。所谓可重新配置电路是指在LSI的制造后，能够进行伴随着电路的规格的变更的改写的电路。作为它的一个例子，可以举出FPGA(FieldProgrammable Gate Array)和CPLD(Complex Programmable LogicDevice)等。这些能把基本逻辑电路组合为多段，实现可变更的逻辑电路。总之，在该FPGA/CPLD中，作为程序元件使用了开关元件和多路复用器，通过这些元件，用基本逻辑电路的组合决定了功能。但是，在这些方法中，基本逻辑块的冗长电路所占的面积大，布线变得很长。另一方面，提出了使用强电介质，程序元件为能进行逻辑的变换的元件(川口直一、尹圣民、德光永辅第61次应用物理学会学术演讲会演讲稿集6a-g-1)。
图40是所述公报中记载的第二以往例中的神经元元件的等价电路图。在该例子中，根据脉冲信号，使强电介质电容器产生剩余电荷，利用该剩余电荷，通过控制浮动门的电位，尝试着实现NOR电路和NAND电路的逻辑变换电路。
如图40所示，该神经元元件具有n通道型MIS晶体管(NMISFET510)。在此，NMISFET510的栅极是与其它的端子不相连浮动状态的浮动门506。源极接地，漏极与输出端子509相连。输出端子509通过负载电阻元件508与用于提供电源电压VDD的电源电压提供端子507相连。
并且，具有与浮动门506电容耦合的两个输入端子500、501；在输入端子500、501和浮动门506之间存在的常电介质电容器503、504；接收控制信号的控制端子502；在控制端子502和浮动门506之间存在的强电介质电容器505。
在此，来自输入端子500的输入信号的逻辑是X1，来自输入端子501的输入信号是X2，控制端子502的电荷量为CR，浮动门506的电荷量为F，来自输出端子509的输出信号的逻辑为Y。并且，NMISFET510的阙值电压为0V。当X1、X2为“1”时，在常电介质电容器503、504的各上部电极(输入端子一侧电极)感应的电荷量为Q0。
图41用表表示了对于在控制端子502上外加负的脉冲信号时的输入信号X1、X2的各部的电荷量、输出信号Y的逻辑值。
首先，通过在控制端子502上外加负电压的脉冲信号，使强电介质电容器505的上部电极上产生电荷量-Q0/2的剩余电荷。此时，浮动门506的电荷量F变为如图41所示。此时，如果浮动门506的电荷为正，则在SiO2/Si界面上形成了通道，MOS晶体管导通，所以输出值Y成为图41所示的值。由图41可知，此时的电路动作是NOR电路的动作。
图42用表表示了对于在控制端子502上又外加振幅大的负的脉冲信号时的输入信号X1、X2的各部的电荷量、输出信号Y的逻辑值。
首先，通过在控制端子502上再外加振幅大负电压脉冲信号，使强电介质电容器505的上部电极上产生电荷量-3Q0/2的剩余电荷。此时，浮动门506的电荷量F变为如图42所示。
如果浮动门506的电荷为正，则在SiO2/Si界面上形成了通道，NMISFET5 10导通，所以输出值Y成为图42所示的值。由图42可知，此时的电路动作是NAND电路的动作。这样，通过控制强电介质电容器的剩余电荷，能实现NOR电路和NAND电路的逻辑变换电路即程序元件。
并且，作为第三以往例，就以往的神经电路计算机加以说明。为了说明神经电路计算机，首先简单说明成为其原型的生物体的脑的动作。
图44是简化表示脑的基本单位的结构的块电路图。在同一图中，601a、601b、601c是神经元，602a、602b、602c是神经纤维。603a、603b、603c被称作突触结合，在例如沿着神经纤维602a传来的信号中乘以称作wa的负载，输入到神经元601a中。神经元601a取输入的信号强度的线性和，如果这些合计值超过某一阙值，神经细胞活性化(启动)，向神经纤维602b输出信号。如果合计值在阙值以下，神经元不输出信号。通过并行处理象这样的比较简单的积和运算，实现了脑特有的信息处理。
这样的神经元的动作的研究在以往作为软件方面进行了大量的研究。另另一方面，也有用硬件实现该神经元功能，通过进行最优化，实现高速动作的动向。作为开发这样的神经元元件的例子，列举了在特许第2662559号公报中记载的神经元MOSFET(简称为νMOS)。
图45是简化表示第三以往例中的νMOS的结构的模式图。如同一图所示，νMOS具有成为场效应晶体管(MISFET)的栅极的浮动门FG，并且，具有以浮动门FG为下部电极的多个电容器CG彼此并联的结构。通过这样的结构，νMOS的栅极部成为电容器CG、CO串联的结构，所以在输入端子G1～G4输入的信号(电压)根据串联电容器的电压分配原理，在电容更小的νMOS的栅极部分配了大的电压。输入端子G1～G4中输入的信号的总和越增加，在栅极部分配的电压就越大，νMOS的漏电流变大。
通过该动作，半导体装置的元件动作表现了上述的脑的神经元的动作。
另一方面，当要实现脑的功能时，还需要一个功能。这就是用图44说明的突触的功能，对于一个神经元存在多个，对输入分别实现加载的功能。作为具有这样的加载功能的神经电路计算机的神经元元件的以往例，例如有在特许第3122756号公报中公开的技术。
图46是表示特许公报中记载的以往例的神经元元件的结构的模式图。在同一图中，611、612分别是NMOS和PMOS晶体管。NMOS的通道区域上通过栅氧化膜设置了浮动门613。并且，浮动门613隔着约5～7nm的SiO2膜与电荷注入用电极616相对。布线617是PMOS晶体管611的栅极，同时与NMOS晶体管611的浮动门通过厚度约20nm的SiO2膜电容耦合，担负着NMOS晶体管611的栅极的功能。620是布线。电极621与浮动门通过厚度约20nm的SiO2膜电容耦合。神经元电路217具有多个输入端子218a～218d。
如图46所示以往的神经元元件通过隧道电流从电荷注入用电极616向浮动门613注入电荷，使浮动门613电位发生变化。由此，能使NMOS晶体管611的阙值电压变化。根据该效果，根据从布线619经过布线617输入的信号(电压)，能改变NMOS晶体管611成为导通状态的电压水平。这不过是使输入信号对神经元电路的ON(导通)造成的影响发生变化，实现使负载变化的突触动作。并且，所述特许公报中的实施例的突触电路是由NMOS晶体管611和PMOS晶体管612结合构成，所以输出为VDD和GND(0V)的二值。
为了正确控制用于设置这样的负载系数的隧道电流的电荷量，在该以往例中，不只是注入控制电压的绝对值，使注入控制电压脉冲状变化，通过脉冲宽度和脉冲高度、或脉冲数进行控制。
并且，在所述以往例中，作为使NMOS晶体管的阙值电压变化的部件，除了上述的浮动门型的MOS晶体管以外，也可以使用使用了强电介质膜的非易失性随机存取存储器(强电介质选通晶体管)。
图47是表示所述公报中记载的以往的强电介质选通晶体管结构的剖视图。在同一图中，656是P型Si衬底，657例如是5nm的SiO2膜。658是强电介质膜，例如使用膜厚300nm的PZT(Pb(ZrxTi1-x)O2)。659例如是Ti的电极。660a、660b是N+型的源极和漏极。在同一公报中，通过在栅极659上追加正或负的脉冲，使强电介质膜极化，根据该极化的大小，控制晶体管的阙值电压。
但是，在所述第一以往例中，有以下的课题。
第一，神经元元件对于某输入，当从神经元输出了“1”或“0”时，有必要使从下次开始输出相同的输出变得容易。即有必要学习记忆各神经元的输出状况。但是，在特许第2929909号公报中记载的MIS型神经元元件中，能用各输入部中设置的强电介质膜的残留极化学习记忆各神经元的输入部成为“1”或“0”的状态，但是，该神经元不能学习记忆输出的“1”或“0”的信息。多个输入部为“1”，却无法决定输出是“1”或“0”中的哪一个。
第二，当神经元元件具有学习功能时，有时想要附加清除或减弱学习记忆的功能。特许第2942088号公报中记载的MIS型神经元元件中，输出一侧MISFET的栅绝缘膜由强电介质膜构成，所以使第一课题即神经元的输出状态的学习记忆成为可能。但是，为了清除或减弱该学习记忆，在衬底和栅极之间外加与通常的MISFET的动作不同极性的电压，有必要使强电介质膜的极化变化。因此，有必要使各MIS型神经元元件的衬底部分电气绝缘，包括控制电路变得非常复杂。
并且，在作为所述第二以往例的逻辑变换电路(程序元件)而发挥作用的神经元元件中，强电介质电容器505的强电介质膜上产生的剩余电荷被浮动门506的电位F影响。
在此，如果在强电介质膜上外加的电压(在控制端子一侧为正)为Vferr，Vferr由以下表达式(101)表示Vferr＝CR-F＝-F (101)在此，注意在控制端子502上未外加脉冲信号的区域，进行考察。此时，根据表达式(101)可知，在强电介质膜上外加的电压依存于浮动门506的电位F。因为F根据输入而变动，所以根据表达式(101)，外加在强电介质膜上的电压一定变动。由此，产生了在强电介质膜上感应的剩余电荷发生了变动的问题。下面，参照附图就该问题加以说明。
图43(a)、(b)分别是表示第二以往例中神经元元件的浮动门的电位的时间变化定时图表和表示外加在强电介质膜上的电压的时间变化的定时图表。在此，逻辑值“0”的电压值为0V，逻辑值“1” 电压值为5V。输入端子500、501上分别输入(0，0)、(1，1)、(0，1)、(1，0)后，在控制端子502上外加-10V的脉冲信号，使强电介质电容器505上感应剩余电荷。然后，在输入端子500、501上分别反复输入(0，0)、(1，1)、(0，1)、(1，0)。
此时，从图43(a)可知，外加在强电介质膜上的电压在不外加脉冲信号的区域中也变动。即，如图43(a)的区域Rx所示，对于外加了脉冲信号前的输入(0，1)的浮动门506的电位F与对于(1，0)的电位I彼此不同。这是因为，如上所述，如果在输入端子上外加了输入信号，强电介质电容器的强电介质膜上外加的电压就变动。并且，如图43(a)的区域Ry所示，在控制端子50上外加了脉冲信号后，对于第一次和第二次的相同输入的浮动门的电位F彼此不同。这也是因为如果在输入端子上外加了电压，强电介质电容器的强电介质膜上外加的电压就不一定，导致强电介质电容器的剩余电荷变动。
这样，在作为第二以往例的NOR电路和NAND电路的逻辑变换电路而发挥作用的神经元元件中，强电介质电容器的剩余电荷根据外加在其它输入端子上的电压而变动的结果是无法稳定地保持用强电介质电容器感应的剩余电荷，使逻辑变换功能变得不稳定。
并且，在构成所述第三以往例的神经电路计算机的突触电路的第一手法即图46所示的使用了隧道电流的结构中，如果考虑到隧道电流对于电场强度按指数函数变化，就很难根据脉冲宽度、脉冲高度、脉冲数控制隧道电荷量。
图48是表示电子穿越厚度为10nm的热氧化硅膜时的外加电压和隧道电流的关系。如同一图所示，因为隧道电流具有按指数函数增加的性质，所以可以理解为什么在以往例中极难控制到浮动电极的电荷。结果，很难以多段并且高精度设置负载系数。因为在神经元网络的运算处理中，在负载系数的设置中需要精度，所以使用图46所示的手法，很难设置精细的负载系数，结果，作为神经元元件的动作也会出现学习难以收敛等无法取得适合的动作的问题。并且，能实际用设备使用隧道效应的电场强度是6MV/cm以上，结果，需要非常高的驱动电压。
关于图47所示的以往构成以往的突触电路的第二手法即强电介质选通晶体管，不用涉及具体的布线的连接形态和怎样外加驱动电压等具体的部件，就只是能否得到作为突触的适合动作还是疑问。
发明内容
鉴于以上所述问题的存在，本发明第一目的在于提供一种具有能简便地学习记忆各神经元的输出状况，并且能容易地清除或减弱该学习记忆的机构的神经元元件。
本发明第二目的在于提供一种作为稳定的逻辑变换电路而发挥作用的神经元元件。
本发明第三目的在于提供一种能多阶段地设置负载系数的神经元元件。
本发明的第一半导体装置包括半导体层；设置在所述半导体层上的第一绝缘膜；设置在所述第一绝缘膜上的第一栅极；与所述第一栅极相对设置的接收输入信号的至少一个第二栅极；在所述第一栅极和所述至少一个第二栅极之间存在的至少一个第二绝缘膜；与所述第一栅极相对设置的第三栅极；在所述第一栅极和所述第三栅极之间存在的强电介质膜；与所述半导体层的一部分相连，按照所述至少一个第二电极上输入的输入信号，输出输出信号的输出部；具有按照所述强电介质膜的极化特性，加强或减弱所述输入信号和所述输出信号的相关关系的学习功能。
由此，当强电介质膜的残留极化在减弱半导体装置导通的栅偏压的方向极化时，产生负的学习效果，当强电介质膜的残留极化在加强半导体装置导通的栅偏压的方向极化时，产生正的学习效果。特别是把负的学习功能作为基本的功能。因此，得到了适合于具有多种学习功能的神经元元件的半导体装置。
在所述第三栅极上，通过提供一定的电压，不用进行复杂的控制，就能得到发挥了学习功能的半导体装置。
通过在所述第三栅极上，外加对于所述第一电极的电位为正或负的电压，能任意使半导体装置具有正的学习功能或负的学习功能。
最好在所述第三栅极上外加脉冲状电压，此时，也能在所述第三栅极上，外加对于所述第一栅极为正或负的脉冲电压。
通过还具有进行从所述输出部输出的输出信号的评价的评价部件和按照所述评价部件的评价结果生成提供给所述第三栅极的信号的信号生成电路，能按照输出恰当地控制学习功能的正负和水平。
用于使所述强电介质膜的极化颠倒的抗电压的绝对值最好比为了使电流流过位于所述半导体层内的所述第一栅极下方的区域的阙值电压的绝对值小。
在所述至少一个第二栅极上外加了在位于所述半导体层内的所述第一栅极下方的区域中流过电流的范围中的最大输入电压时，所述第一栅极和第三栅极之间的电压最好不超过所述强电介质膜的抗电压。
具有在位于所述半导体层中所述第一栅极的两侧的区域形成的第一、第二扩散区域；与所述第一、第二扩散区域分别相连，用于提供具有高低差的第一、第二电压的第一、第二电压提供部。所述输出部与所述第一扩散区域相连，所述输出部与所述第一电压提供部之间最好存在起到电阻作用的电阻性构件。
所述半导体装置作为运算电路的神经元元件，特别是作为逻辑运算电路的神经元元件而发挥作用。
另外，半导体装置最好配置在进行认识、判断的人工智能系统中。
所述至少一个第二栅极和所述至少一个第二绝缘膜分别被设置了相同的多个，按照多个输入信号来输出所述输出信号。
本发明的第二半导体装置包括半导体层；设置在所述半导体层上的第一绝缘膜；在所述第一绝缘膜上设置第一栅极；与所述第一栅极相对的第二栅极；具有与所述第一栅极相连的下部电极、与所述第二栅极相连的上部电极以及存在于所述上部电极-下部电极之间的强电介质膜的强电介质电容器；与所述强电介质电容器的上部电极相连的第三栅极；与所述第三栅极相对设置的接收输入信号的至少一个第四栅极；在所述第三栅极和所述第四栅极之间存在的至少一个第二绝缘膜；与所述第三栅极相对设置的提供了所述强电介质膜的极化调整用电压的第五栅极；在所述第三栅极和所述第五栅极之间存在的第三绝缘膜；与所述半导体层的一部分相连，按照所述至少一个第四电极上输入的输入信号，输出输出信号的输出部；具有按照所述强电介质膜的极化特性，加强或减弱所述输入信号和所述输出信号的相关关系的学习功能。
由此，得到了特别适合于以正的学习功能为基本功能的神经元元件的半导体装置。
所述至少一个第四栅极和所述至少一个第二绝缘膜最好分别被设置了相同的多个，按照多个输入信号来输出所述输出信号。
本发明的第三半导体装置包括半导体层；设置在所述半导体层上的第一绝缘膜；设置在所述第一绝缘膜上的第一栅极；与所述第一栅极相对设置的第二栅极；与所述第二栅极相对设置的第三栅极；与所述第三栅极相对设置的接收输入信号的至少一个第四栅极；存在于所述第三栅极和所述第四栅极之间的至少一个第二绝缘膜；与所述第三栅极相对设置的第五栅极；在所述第三栅极和所述第五栅极之间存在的第三绝缘膜；与所述半导体层的一部分相连，按照所述至少一个第四栅极上输入的输入信号，输出输出信号的输出部；具有与所述第一栅极相连的下部电极、与所述第二栅极相连的上部电极以及存在于所述上部电极-下部电极之间的强电介质膜的强电介质电容器；为所述第五栅极提供所述强电介质膜极化控制用电压的电压提供部；所述强电介质电容器的下部电极能与所述第三栅极或所述第五栅极中的任意一方电气连接；所述强电介质电容器的上部电极能与所述第五栅极或所述电压提供部中的任意一方电气连接。
由此，能把以正的学习功能为基本功能的半导体装置和以负的学习功能为基本功能的半导体装置彼此切换。
所述至少一个第五栅极和所述至少一个第二绝缘膜最好分别被设置了相同的多个，按照多个输入信号来输出所述输出信号。
本发明的第四半导体装置包括第一半导体层；具有在所述第一半导体层上形成的第一绝缘膜、在所述第一绝缘膜上形成的第一栅极、在所述第一半导体层内的所述第一栅极的两侧的区域形成的第一、第二P型扩散区域的第一MISFET；第二半导体层；具有在所述第二半导体层上形成的第二绝缘膜、在所述第二绝缘膜上形成的第二栅极、在所述第二半导体层内的所述第二栅极的两侧的区域形成的第一、第二N型扩散区域的第二MISFET；具有与所述第一、第二栅极共同连接的第一电极、与该第一电极相对的第二电极、存在于所述第一电极-第二电极之间的强电介质膜的强电介质电容器；用于为所述第二MISFET的第一N型扩散区域提供第一电压的第一电压提供部；用于为所述第一MISFET的第一P型扩散区域提供比所述第一电压低的第二电压的第一电压提供部；与所述各MISFET的第二P型扩散区域以及N型扩散区域共同连接，用于输出基于输入到所述强电介质电容器的所述第二电极的电压的输出电压的电压输出部；作为电位发生装置发挥作用。
由此，利用强电介质膜残留极化，能把输入到电压输入部的输入电压几乎不变地作为输出电压输出。即得到了作为缓存器而发挥作用的电位发生装置。
通过把所述第二栅极与所述第一MISFET的第一P型扩散区域电连接，第二MISFET能起到电阻的作用。
通过把所述第一栅极与所述第二MISFET的第一N型扩散区域电连接，第一MISFET能起到电阻的作用。
当所述第一P型扩散区域与所述第二半导体层内的除了所述第一、第二N型扩散区域的区域的一部分彼此电连接，所述第一N型扩散区域与所述第一半导体层内的除了所述第一、第二P型扩散区域的区域的一部分彼此电连接时，得到了作为源极跟随器发挥作用的缓存器。
所述第一和第二MISFET最好是是增强型(常关)晶体管。
通过还具有在所述第一和第二栅极中的至少一方的侧面上形成的侧壁，能减少栅·源重叠量，能抑制对于强电介质膜的极化状态的输出一侧的电位变动的影响。
通过还具有与所述强电介质电容器的所述第二电极相连的旁路晶体管，能进一步抑制对强电介质膜的极化的干扰。
还包括第三半导体层；具有在所述第三半导体层上形成的第三绝缘膜、在所述第三绝缘膜上设置的第三栅极、在所述第三半导体层中的所述第三栅极的两侧的区域形成的第一、第二扩散区域的第三MISFET；与所述第三栅极相对设置的接收输入信号的至少一个第四栅极；在所述第三栅极和所述至少一个第四栅极之间存在的至少一个第一绝缘膜；与所述第三栅极相对设置，并且与所述电压输出部电连接的第五栅极；在所述第三栅极和所述第五栅极之间存在的第二绝缘膜；与所述第三半导体层内的第一扩散区域相连，按照所述至少一个第四栅极上输入的输入信号输出输出信号的信号输出部；作为逻辑电路发挥作用。由此，能利用作为所述电位发生装置而发挥作用的部分的输出，进行稳定的逻辑动作的切换。
最好还具有与所述第三半导体层内的所述第一、第二扩散区域相连，用于分别提供具有高低差的第一、第二电压的第一、第二电压提供部；所述信号输出部和所述第一电压提供部之间存在电阻。
所述第三MISFET是NMISFET；还具有与所述第三半导体层内的所述第一、第二扩散区域相连，用于分别提供具有高低差的第一、第二电压的第一、第二电压提供部；在所述信号输出部和所述第一电压提供部之间存在具有与所述第三栅极相连的栅极的PMISFET即第四MISFET，构成了变换器电路。
所述变换器电路的阙值电压最好在由于所述强电介质电容器的强电介质膜在所述第三MISFET的第三栅极以及第四MISFET的栅极上感应的电位的最大值和最小值之间。
所述至少一个第四栅极以及所述至少一个第一绝缘膜分别被设置了相同的多个；所述强电介质电容器的第二电极上外加了具有负振幅的脉冲状电压后，在所述多个第四栅极上输入的输入信号和从所述输出部输出的输出信号的逻辑关系从NOR变为NAND。
通过把多个半导体装置通过开关元件配置为阵列状，能得到组合了逻辑变换电路的集成电路。得到了作为神经元网络而发挥作用的半导体装置。
本发明的第五半导体装置是具有在输入信号中加载，输出输出信号的多个突触部和接收来自所述多个突触部的多个输出信号的神经元部半导体装置，所述突触部包括半导体层；具有在所述半导体层上形成的栅绝缘膜、在所述栅绝缘膜上形成的栅极、在所述半导体层内的所述栅极的两侧的区域形成的第一、第二扩散区域、在该第一-第二扩散区域之间存在的通道区域、与所述MISFET的栅极相连的第一电极、与该第一电极相对的第二电极、在所述第一电极-第二电极之间存在的强电介质膜的强电介质选通晶体管；与所述强电介质电容器的所述第一扩散区域电连接，用于提供输入信号的输入部；与所述强电介质电容器的所述第第二扩散区域电连接，用于在所述输入信号上乘上负载系数后输出的输出部；与所述强电介质电容器的所述第二电极相连，接收负载控制信号的负载信号输入部。
由此，能按照负载控制信号使强电介质膜的极化状态变化，对于输入信号能从输出部输出基于极化状态的电压。
还具有与所述强电介质选通晶体管的所述第二扩散区域电连接的起电阻的作用的电阻性构件；夹着所述电阻性构件与所述第二扩散区域相连的电压提供部。由此，能容易地控制从输出部输出的电压。
通过使所述栅极-半导体层间的电容比所述第一电极-第二电极之间的电容大，能使负载系数的控制变得简单。
所述第一电极-第二电极彼此重叠的面积最好比所述通道区域的面积小。
通过使所述第一电极-第二电极彼此重叠的面积比所述通道区域的面积的1/5小，能多阶段地细微地设置负载系数。
构成所述强电介质膜的材料最好含有由Pb、La、Ba、Sr、Bi、Zr、Ti、Ta、Nb的群构成的元素中的至少两种以上。
当输入所述负载控制信号后的所述强电介质膜的残留极化为PW，所述栅绝缘膜的厚度和介电常数分别为tI、εI，用于使所述强电介质选通晶体管的漏电流值二位变化的对栅极外加的电压的差为ΔVg，真空的介电常数为ε0时，所述通道区域的面积和所述第一电极-第二电极彼此重叠的面积的比用2PW×Ti/(ΔVg×ε0×εI)表示。由此，能提高负载系数的设置精度。
通过在所述负载信号输入部上外加绝对值比所述负载控制信号的最大电压大并且反极性的电压后，输入所述负载控制信号，进行驱动，即使残留极化受各种信号的影响而变动，也能清除它，进行正确的负载系数的设置。
还具有在所述强电介质电容器的所述第二电极和所述负载信号输入部之间存在的选择晶体管。由此，通过分散从电压输出部外加在强电介质膜上的电压，能抑制强电介质膜的极化的变动。
通过把多个半导体装置和选择晶体管配置为阵列状，就能构成以半导体装置为神经元元件的神经元网络，并且能高效地控制各神经元元件的负载系数。
下面简要说明附图。
图1是表示本发明的实施例1的半导体装置的神经元元件的电路结构的模式图。
图2是表示强电介质膜的残留极化的电压依存性(磁滞回线)的图。
图3是只取出实施例1的神经元元件的电容器部分时的等价电路图。
图4是表示在图1所示电路中，设置了两个信号输入部时的动作波形的例子。
图5是表示设置了多个学习记忆部的实施例1的第一变形例中的半导体装置即神经元元件的结构的模式图。
图6是表示设置了实施例1的第二变形例中的半导体装置即神经元元件的结构的模式图。
图7是表示采用了与实施例1不同的方式时的强电介质膜的残留极化的电压依存性(磁滞回线)的图。
图8是表示本发明的实施例3的半导体装置即神经元元件以及控制电路的结构的模式图。
图9是表示本发明的实施例4的半导体装置即神经元元件结构的模式图。
图10(a)～(c)分别是表示本发明的实施例4的变形例中的半导体装置即神经元元件的切换布线前的结构、布线为输出抑制型时的结构、布线为输出强化型时的结构的模式图。
图11(a)、(b)分别是本发明的实施例5中神经元元件的电位发生装置的俯视图和XIb-XIb线上的剖视图。
图12是实施例5中神经元元件的电位发生装置的等价电路图。
图13(a)、(b)分别是表示实施例5中的输入端子的电压的时间变化的定时图表，以及栅极部和输出端子的电压的时间变化的定时图表。
图14(a)、(b)、(c)分别是表示用于调查实施例5的栅极部的电位稳定性的测试电路的结构的电路图，表示输入端子的电位的时间变化的定时图表，以及表示栅极部的电位的时间变化的定时图表。
图15是本发明的实施例6的电位发生装置的等价电路。
图16是本发明的实施例7的电位发生装置的等价电路图。
图17是本发明的实施例8的神经元元件的等价电路图。
图18(a)、(b)分别是表示当使实施例8的两个输入部的各输入端子上输入的输入信号的逻辑值变化时的浮动门的电位的时间变化的定时图表，以及表示在强电介质电容器上外加的电压的时间变化的定时图表。
图19是对于与实施例8的图18(a)相同的逻辑值输入的输出端子的电位的时间变化的定时图表。
图20是本发明的实施例9的神经元元件的等价电路图。
图21是表示本发明的实施例10的半导体集成电路装置的结构的块电路图。
图22(a)、(b)分别是表示本发明的实施例11的MISFET的结构的俯视图和纵剖视图。
图23(a)、(b)、(c)分别是表示配置了实施例11的MISFET的电位发生装置的等价电路图，表示从输入端子输入时的源极跟随器电路的等价电容器的电路图，以及表示输出端子的电位变动时的源极跟随器电路的等价电容器的电路图。
图24是本发明的实施例13的电位发生装置的等价电路图。
图25是本发明的实施例14的神经元元件的等价电路图。
图26是表示实施例14的神经元元件的突触部的一个具体例的电路图。
图27是实施例14的具体例的突触部的俯视图。
图28是图27的XXIII-XXIII线上的剖视图。
图29是图27的XXIX-XXIX线上的剖视图。
图30是表示去除了图25所示的突触部中的固定电阻元件的结构的图。
图31是表示实施例14的MFMIS的强电介质电容器的极化特性的图。
图32是以面积比RS为参数说明实施例14中对MFMIS的外加电压和漏电流的相关关系的图。
图33是表示在实施例14的神经元元件中，提供加负载时使用的负载控制信号的波形的一个例子的图。
图34是表示对于基于实施例14的突触部的负载控制信号的电压的负载系数的变化的图。
图35是表示实施例15中使用的BIT的极化磁滞特性的图。
图36是以面积比RS为参数表示实施例15中的突触的负载控制信号的电压和据此设置的负载系数的相关关系的图。
图37是表示根据表达式(12)求出的最佳RS和强电介质膜的极化值的相关关系的图。
图38是本发明的实施例16的神经元元件的等价电路图。
图39是只去掉实施例15中的强电介质选通晶体管和选择晶体管的电容器成分的等价电路图。
图40是以往的公报中记载的第二以往例的神经元元件的等价电路图。
图41用表表示了对于以往例的控制端子上外加负的脉冲信号时的输入信号的各部的电荷量、输出信号的逻辑值的图。
图42用表表示了对于以往例的控制端子上又外加振幅大的负的脉冲信号时的输入信号的各部的电荷量、输出信号Y的逻辑值的图。
图43(a)、(b)分别是表示以往例中神经元元件的浮动门的电位的时间变化的定时图表和表示外加在强电介质膜上的电压的时间变化的定时图表。
图44是简化表示脑的基本单位的结构的块电路图。
图45是简化表示以往例中NMOS的结构的模式图。
图46是表示特许公报中记载的以往例的神经元元件的结构的模式图。
图47是表示特许公报中记载的以往的强电介质选通晶体管的结构的剖视图。
图48是表示电子穿越厚度为10nm的热氧化硅膜时的外加电压和隧道电流的关系的图。
下面简要说明附图符号。
1—NMISFET；2—源极端子；3—漏极端子；4—浮动门；5—信号输入部；5a—输入端子；5b—输入栅极；5c—常电介质膜；6—栅绝缘膜；7—学习记忆部；7a—电压端子；7b—极化用电极；8—强电介质膜；9—负载电阻元件；10—输出端子；11—PMISFET；12—源极端子；13漏极端子；50—输入端子；51—强电介质电容器；52—栅极部；53—电源电压提供部；54—N型MIS晶体管；55—输出端子；56—P型MIS晶体管；57—接地。
具体实施例方式
(实施例1)图1是表示本发明的实施例1的半导体装置的神经元元件的电路结构的模式图。图3是只取出本实施例的神经元元件的电容器部分时的等价电路图。
本实施例的神经元元件具有设置了源极端子2、漏极端子3、栅绝缘膜6、栅极的n通道MIS晶体管(NMISFET1)。在此，NMISFET1的栅极是未与其它端子相连的浮动状态的浮动门4。源极端子2和NMISFET1的衬底区域都接地，漏极端子3与输出端子10相连。输出端子10通过负载电阻元件与用于提供电源电压VDD的电源电压提供部相连。
并且，设置了与浮动门4电容耦合的n个信号输入部5。信号输入部5由以下部分构成输入端子5a、与输入端子5a相连的输入栅极5b、存在于输入栅极5b和浮动门4之间的常电介质膜5c。总之，输入栅极5b和浮动门4通过常电介质膜5c电容耦合。
输入栅极5b和浮动门4之间的电容由常电介质膜5c的材料、厚度以及面积决定。各输入栅极5b和浮动门4之间的电容可以都相同，也可以为了加权而分别不同。
另外，设置了具有接收极化用电压的电压端子7a、和隔着强电介质膜8与浮动门4相对的极化用电极7b的学习记忆部7。在学习记忆部7的电压端子7a上通常外加了0V的一定电压(接地电压)。
在此，n个信号输入部5的各输入栅极5b和浮动门4之间的电容为C1～Cn。并且，浮动门4和半导体衬底之间的电容为C0，浮动门4和学习记忆部7之间的有效电容为CM，强电介质膜8的残留极化为QM。并且，如果浮动门4的电位为VF，学习记忆部的电位为VM，则以下表达式(1)近似地成立VF＝(C1·V1+C2·V2+...+Cn·Vn+CM·VM+QM)/(C1+C2+...+Cn+CM+C0)(1)图2是表示强电介质膜8的残留极化的电压依存性(磁滞回线)的图。并且，在本实施例中，在强电介质膜4中把在半导体衬底一侧产生正的电荷的极化作为正的极化。由图2可知，当在强电介质膜上外加了抗电压+Vc或-Vc时，极化颠倒。另外，当外加电压回到0时的残留极化为+Pr或-Pr。
接着，通过调整各输入部5的电容C1～Cn、学习记忆部-浮动门之间的效电容CM、浮动门-半导体衬底之间的电容C0，能设计元件，使NMISFET1的阙值电压VTH、强电介质膜8的抗电压Vc几乎相等。如果n个信号输入部5的输入值的合计变为某一值，则浮动门4的电位VF超过NMISFET1的阙值电压VTH，NMISFET1导通，电流流过源极端子2和漏极端子3之间，变为导通状态。此时，源极端子2和漏极端子3之间的电阻比负载电阻元件9小，输出端子10的输出电压几乎为0V。而强电介质膜8的抗电压Vc被设计为几乎等于NMISFET1的阙值电压VTH，所以如果NMISFET1导通，则同时强电介质膜8的极化从+QM变为-QM，只变化了-2QM。
下面，参照图1所示电路和图3所示等价电路图，就以上的作用加以说明。但是，如上所述，栅绝缘膜6表示把浮动门4作为栅极的NMISFET的栅绝缘膜。该NMISFET1的阙值电压VTH被设计为几乎等于电介质膜8的抗电压Vc，如果浮动门4的电压在正向超过了Vc，则NMISFET1导通，此外为断开。
如果在信号输入部外加了各种电压，在浮动门4的电压成为所述表达式(1)所示的VF。如上所述，把浮动门4作为栅极的NMISFET1的阙值电压VTH被设计为几乎等于电介质膜8的抗电压Vc。因此，在信号输入部5上全部从0V状态外加了各种正的电压，如果浮动门4的电压超过阙值电压VTH，NMISFET1导通。与此同时，在强电介质膜8的两端外加了超过抗电压Vc的电压，强电介质膜8的极化开始颠倒。如果信号输入部5的电压再度全部回到0V，则强电介质膜8的极化从+QM变为-QM，只变化了-2QM。并且，QM是在图2所示Pr中乘上强电介质膜的面积。此时，浮动门4的电压与进行以上的电压操作之前比较，只减小了2QM/(C1+C2+…+Cn+CM+C0)。
因此，为了下次NMISFET1导通，有必要在信号输入部5上外加电压，使浮动门4的电压VF比初始状态增大了2QM/(C1+C2+…+Cn+CM+C0)。如果换言之，强电介质膜8的残留极化学习记忆NMISFET1的导通，与抑制在负的方向相同。因此，如果把图1所示电路作为一个人工神经元考虑，使用本实施例，人工神经元能学习记忆输出了“1”或“0”的信息。此时，n个信号输入部5的电压既可以为模拟值，也可以为H或L的数字值。
图4是表示在图1所示的电路中，设置了两个信号输入部5时的动作波形的例子的图。
电源电压VDD为5V，学习记忆部7的电压端子7a的电压为0V。如果把两个信号输入部5的电压V1、V2同时从0V变为5V，如图4所示，输出端子10的电压VOUT从5V变为约0.5V。当使两个信号输入部5的电压V1、V2同时为0V后，再度同时变为5V后，电压VOUT从5V变为约1.4V。即与第一次输入时的变为约0.5V相比，在第二次输入时，只下降到约1.4V。这表示NMISFET1变得难以导通，强电介质膜108的残留极化学习记忆NMISFET1的导通，与抑制相同。
如果在学习记忆部7的极化用电极7b上，外加象在强电介质膜8外加的-Vc以上的电压那样的正的电压后，强电介质膜8的残留极化从-QM变为+QM，只变化了+QM，所以回到初始状态。极化用电极7b上外加稍小一些的电压后，按照电压减少的强电介质膜8的极化量变化。这可称作清除神经元的学习记忆信息的动作。因此，如果使用本实施例，与NMISFET1的结构无关，只通过控制学习记忆部7的电压，就能简便地完成清除神经元的学习记忆信息的动作。如果使用本实施例，没有必要使各MIS型神经元元件的衬底部分电气绝缘，或设计非常复杂的控制电路。
因此，根据本实施例，能用简单的方法，提供具有能简便地学习记忆各神经元的输出状况，并且能容易地清除或减弱该学习记忆的机构的作为神经元元件而发挥作用的半导体装置。
-第一变形例-本实施例的MIS型神经元元件只具有一个保持学习记忆信息的学习记忆部7，但是可以具有多个学习记忆部7。
图5是表示设置了多个学习记忆部的实施例1的第一变形例中的半导体装置即神经元元件的结构的模式图。该变形例中的神经元元件除了具有包含接收极化用电压的电压端子7Aa、隔着强电介质膜8A与浮动门4相对的极化用电极7Ab的学习记忆部7A以外，还具有包含接收极化用电压的电压端子7Ba、隔着强电介质膜8B与浮动门4相对的极化用电极7Bb的学习记忆部7B。其它的结构与图所示的结构相同。
当是该变形例时，在两个学习记忆部7A、7B和浮动门4之间存在的强电介质膜8A、8B的电容比率可以相同，也可以不同。另外，在该变形例中，虽然在浮动门4的两端部配置了学习记忆部7A、7B以及强电介质膜8A、8B，但是学习记忆部7A、7B以及强电介质膜8A、8B配置部位对学习记忆部7A、7B的功能不产生影响。
根据该变形例，通过用彼此独立的电压控制学习记忆部7A和学习记忆部7B，能在多段进行极化的控制，能实现更高精度或多样的学习记忆。
因此，根据该变形例，能用简单的方法，提供具有简便地学习记忆各神经元的输出状况，并且能容易地清除或减弱该学习记忆的机构的作为神经元元件而发挥作用的半导体装置。
-变形例2-在本实施例中，用NMISFET1和负载电阻元件9的组合构筑了电路，但是也能用p型MIS晶体管代替负载电阻元件9。
图6是表示设置了实施例1的第二变形例中的半导体装置即神经元元件的结构的模式图。该变形例中的神经元元件中，用与NMISFET1串联的p通道型MIS晶体管(PMISFET11)代替了图1所示结构中的负载电阻元件9。而且，PMISFET11的源极端子12与提供电源电压VDD的电源电压提供部相连，PMISFET11的漏极端子13与NMISFET1的漏极端子3相连。输出端子10与NMISFET1的漏极端子3以及PMISFET11的漏极端子13相连。另外，跨着NMISFET1和PMISFET11设置了浮动门4，浮动门4和PMISFET11的衬底区域之间存在常电介质膜16。
根据该变形例，与在用所述NMISFET和负载电阻元件的组合电路说明时，浮动门4和半导体衬底之间的电容为C0相比，当使用p型MISFET11时，如果跨NMISFET1和PMISFET11的浮动门4和半导体衬底之间的电容的和为C0，则与所述表达式(1)同样的关系成立。
(实施例2)在实施例1中，设计了NMISFET1的阙值电压为VTH和强电介质膜8的抗电压Vc几乎相等的元件，但是也能用与实施例1不同的方式进行元件设计。在本实施例中，参照图1和图7就采用了与实施例1相同的电路结构，但是用不同的方式设计的元件加以说明。即本实施例的神经元元件的电路结构如图1所示。
图7是表示采用了与实施例1不同的方式时的强电介质膜8的残留极化的电压依存性(磁滞回线)的图。例如，能进行元件的设计，使NMISFET1的阙值电压VTH比强电介质膜8的抗电压Vc小，n个信号输入部5的输入电压取最大值时的浮动门4的电位VF在抗电压Vc以下。在n个信号输入部5和浮动门4之间存在的各常电介质膜5c的电容可以都相同，也可以为了加权而分别不同。
在图1所示神经元元件中，当n个信号输入部5的所有输入电压取最大值时，浮动门4的电位VF比NMISFET1的阙值电压VTH还大，所以NMISFET1导通，电流流过源极端子2和漏极端子3之间，NMISFET1变为导通状态。此时，源极端子2和漏极端子3之间的电阻比负载电阻元件9小，输出端子10的输出电压几乎为0V。而强电介质膜8的抗电压Vc被设计为大于NMISFET1的阙值电压VTH，所以即使NMISFET1导通，强电介质膜8的极化状态稍有变化，但是不会发生大的变化。
在图7中，n个信号输入部5的所有输入电压为0V时，浮动门4的电位VF也为0V，强电介质膜8的残留极化在初始化后的最初状态即A点。此后，n个信号输入部5的所有输入电压取最大值时，因为浮动门4的电位VF比强电介质膜8的抗电压Vc小，所以极化状态只移动到C点，n个信号输入部5的所有输入电压回到0时，极化状态移动到B点。因此，残留极化只变化了A点和B点的残留极化差X。这样，因为残留极化变小，所以NMISFET1向难以导通的方向变化了。因此，为了使NMISFET1导通，有必要使VF增大X/(C1+C2+…+Cn+CM+C0)，换言之，强电介质膜8的残留极化学习记忆了NMISFET1的导通，抑制了NMISFET1的再度导通。
n个信号输入部5中当几个信号输入部5不取最高电压时，残留极化按照浮动门4的电位VF位于A点和C点之间的某个位置。另外，所有的信号输入部5的电压回到0V时，残留极化位于A点和B点之间的某个位置。当改变n个信号输入部5的所有地拿压，使浮动门4的电位VF渐渐变大时，所有的信号输入部5的电压回到了0V时的残留极化渐渐变小。这与进行学习强化相同。
而当浮动门4的电位VF取了某一值后，当使n个信号输入部5的所有电压渐渐变小时，所有的信号输入部5的电压回到了0V时的残留极化不变化，不进行学习强化。
当进行高度的学习强化时，在学习记忆部7上外加对于浮动门4为负的电压，在强电介质膜8的两端外加抗电压Vc以上的电压。加压时间如果在强电介质膜8发生极化颠倒所需时间以上，可以是任意的时间。例如，可以是在强电介质膜8的两端外加抗电压Vc以上的电压的时间为100ns左右的脉冲。此时，图7所示的磁滞特性中，在强电介质膜8的两端外加的电压在外加脉冲电压前是0V，所以残留极化位于A点和B点之间的某个位置。在外加脉冲时，在强电介质膜8的两端外加的电压变得大于Vc，所以极化状态移到D点。在外加脉冲后，因为外加电压回到0V，所以极化状态移到E点。如果当初极化状态在A点，则残留极化只变化了Y，从正的方向向负的方向大大地极化。因此，n个信号输入部5的输入电压如果不变得更大，NMISFET1就不导通。这意味着通过在学习记忆部7外加的脉冲，NMISFET1变得更难导通，负的学习被强化，是与进行了大的抑制同值。
下面，就进行正的学习的功能加以说明。用与刚才说明的同样的步骤，在学习记忆部7外加电压，此时，在学习记忆部7上外加对于浮动门4为正的电压，在强电介质膜8的两端外加抗电压Vc以上的电压。加压时间如果在强电介质膜8发生极化颠倒所需时间以上，可以是任意的时间。例如，可以把在强电介质膜8的两端外加抗电压Vc以上的电压的时间为100ns左右的脉冲外加在强电介质膜8的两端。此时，图7所示的磁滞特性中，在强电介质膜8的两端外加的电压是0V，所以极化状态位于E点。在外加脉冲时，在强电介质膜8的两端外加的电压超过抗电压-Vc，所以极化状态移到F点。并且，在外加脉冲后，因为外加电压回到0V，所以极化状态移到A点。因为当初在E点的极化状态移动到A点，所以残留极化只变化了Y，从负的方向向正的方向大大地极化。因此，n个信号输入部5的输入电压即使更小，NMISFET1还是导通。这意味着通过在学习记忆部7外加的脉冲，NMISFET1变得更容易导通，实现了正的学习。
并且，如果稍微减小设置此时的脉冲电压，使外加在强电介质膜8的两端的电压小于抗电压Vc，则在外加脉冲信号前在E点的极化状态，在外加脉冲信号时移到G点，在外加脉冲信号后，因为外加电压回到0V，所以极化状态移到H点。因为当初在E点的极化状态移到H点，所以残留极化只变化了Z，负的极化减少了若干。因此，各信号输入部5的输入电压即使小了若干，NMISFET1也导通。这意味着通过在学习记忆部7外加的脉冲，NMISFET1变得更容易导通，实现了正的弱学习。
如上所述，根据本实施例，通过控制学习记忆部7上外加的电压，能以各种比例进行学习的强化和抑制。根据本实施例，与NMISFET1无关，只通过控制学习记忆部7的电压，就能简便地以各种比例进行神经元的学习记忆的强化和抑制。并且，根据本实施例，没有必要使各MIS型神经元元件的衬底部分电气绝缘，或设计非常复杂的控制电路。
因此，根据本实施例，能用简单的方法，提供具有能简便地学习记忆各神经元的输出状况，并且能容易地强化和抑制该学习记忆的机构的神经元元件。通过组合该神经元元件构成运算电路，能形成神经元元件，使用该神经元元件，能实现具有学习功能的半导体应用仪器。使用该半导体应用仪器，能实现进行认识、判断等的系统即人工智能系统。
并且，在本实施例中，通过NMISFET1和负载电阻元件9的组合构筑了电路，但是，与实施例1同样，能用p型MIS晶体管代替负载电阻元件9。
(实施例3)图8是表示本发明的实施例3的半导体装置即神经元元件以及控制电路的结构的模式图。
在本实施例中，除了实施例1的神经元元件，还具有控制电路。本实施例的控制电路包括与输出端子10相连，并且接收第一输出信号Vout1的逻辑电路21；与逻辑电路21相连，并且接收从逻辑电路21输出的第二输出信号Vout2的下一段逻辑电路22；内置了各种数据的评价电路23；用于产生提供给学习记忆部的脉冲信号的脉冲信号发生电路24。
本实施例的NMISFET1的基本的结构和动作与正如实施例1或2所说明的。
从输出端子10输出的第一输出信号Vout1通过了逻辑电路21后，变为第二输出信号Vout2，接着被传送到下一段逻辑电路22。如实施例1所述，如果n个信号输入部5的输入值的合计变为某一值，则浮动门4的电位VF超过NMISFET1的阙值电压VTH，NMISFET1导通，电流流过源极端子2和漏极端子3之间，变为导通状态。当NMISFET1导通时，从第一输出信号Vout1从1变为0。
并且，通过评价电路23，把第二输出信号Vout2和评价电路23中存储的评价用基准值比较，把其结果的评价信号Sev反馈给逻辑电路21。评价信号Sev是评价第二输出信号Vout2是否接近电路全体的信号输出求出的结果的结果被输出的信号，能把评价信号Sev提供给需要它的其它所有神经元元件。评价信号Sev例如当第二输出信号Vout2非常接近求出的结果(评价用基准值)时，是正的电压信号，当第二输出信号Vout2非常偏离求出的结果(评价用基准值)时，是负的电压信号，在其中间时，是0V的信号。总之，用评价信号Sev，在逻辑电路21判断是学习强化还是抑制第一输出信号Vout1。
例如，NMISFET1导通，第一输出信号Vout1接近0V，评价信号Sev为正的电压信号时，为了强化第一输出信号Vout1，从逻辑电路21向脉冲信号发生电路24提供正的教师信号Spt。此时，从脉冲信号发生电路24，接收第一输出信号Vout1和正的教师信号Spt，作为提供给学习记忆部7的学习信号Sln，输出了用于强化学习的正电压的脉冲信号。因此，在强电介质膜8的两端外加了负向的强电场。因此，当外加了正的脉冲信号后又去掉了时，强电介质膜8的残留极化为负，并且其绝对值增大。这意味着当输入部5上接收了正的输入信号时，NMISFET1变得容易导通。即意味着通过正电压的脉冲信号即学习信号ln，NMISFET1变得容易导通，强化了正的学习。学习信号Sln的外加时间只要在强电介质膜8发生极化颠倒所需时间以上就可以了。例如，学习信号Sln可以是在强电介质膜8的两端外加抗电压Vc以上的电压的时间为100ns左右的脉冲信号。
同样，当NMISFET1断开，第一输出信号Vout1接近电源电压，评价信号Sev为正的电压信号时，为了强化第一输出信号Vout1，从逻辑电路21向脉冲信号发生电路24提供正的教师信号Spt。在脉冲信号发生电路24，接收第一输出信号Vout1和正的教师信号Spt，作为提供给学习记忆部7的学习信号Sln，输出了用于强化学习的负电压的脉冲信号。
而当NMISFET1导通，第一输出信号Vout1接近0V，评价信号Sev为负的电压信号时，为了减弱第一输出信号Vout1，从逻辑电路21向脉冲信号发生电路24提供负的教师信号Snt。此时，从脉冲信号发生电路24，接收第一输出信号Vout1和负的教师信号Snt，作为提供给学习记忆部7的学习信号Sln，输出了用于减弱(抑制)学习的负电压的脉冲信号。因此，在强电介质膜8的两端外加了正向的强电场。因此，当外加了负电压的脉冲信号后又去掉了时，强电介质膜8的残留极化为正，并且其绝对值增大。这意味着当输入部5上接收了正的输入信号时，NMISFET1变得难以导通。即意味着通过负电压的脉冲信号即学习信号ln，NMISFET1变得难以导通，从而减弱(抑制)了学习。学习信号Sln的外加时间只要在强电介质膜8发生极化颠倒所需时间以上就可以了。例如，学习信号Sln可以是在强电介质膜8的两端外加抗电压Vc以上的电压的时间为100ns左右的脉冲信号。
同样，当NMISFET1断开，第一输出信号Vout1接近电源电压，评价信号Sev为负的电压信号时，为了减弱第一输出信号Vout1，从逻辑电路21向脉冲信号发生电路24提供负的教师信号Snt。在脉冲信号发生电路24，接收第一输出信号Vout1和负的教师信号Snt，作为提供给学习记忆部7的学习信号Sln，输出了用于减弱学习的负电压的脉冲信号。
如上所述，通过按照来自输出端子10的Sout1、Sout2，控制学习信号Sln，与实施例2同样，能以各种比例进行学习的强化和抑制。
比那切，当评价信号Sev为0V时，因为既不输出正的教师信号Spt，也不输入负的教师信号Snt，所以学习信号Sln保持0V，不进行学习的强化和抑制。
如上所述，作为学习信号Sln，能使用正电压的脉冲信号和负电压的脉冲信号。此时，能在通常工作模式下使用NMISFET1，没有必要控制NMISFET1的衬底区域的电压。
因此，根据本实施例的神经元元件，不用使用复杂的控制电路，就能简便地进行使用了强电介质膜8的学习的强化、抑制。因此，通过组合多个本实施例的神经元元件，能用简单的方法，提供具有能简便地学习记忆各神经元的输出状况，并且能容易地强化或减弱该学习记忆的机构的神经元元件。
并且，在本实施例中，通过NMISFET1和负载电阻元件9的组合构筑了神经元元件的电路，但是，与实施例2同样，能用p型MIS晶体管代替负载电阻元件9。并且，评价信号Sev为正的电压、负的电压、0V等三种，但是通过根据模拟值或脉冲数等谐调调整评价信号Sev的电压，能模拟地控制学习信号Sln，能进行更高精度的学习强化、抑制。
(实施例4)在实施例1～实施例3中，主要说明了适用于输出抑制型的神经元元件的例子，在本实施例中，主要说明适用于输出强化型或能选择输出抑制型和输出强化型的类型的神经元元件的例子。
图9是表示本发明的实施例4的半导体装置即神经元元件结构的模式图。
本实施例的神经元元件具有设置了源极端子32、漏极端子33、栅绝缘膜36、栅极41的n通道MIS晶体管(NMISFET31)。源极端子32和NMISFET31的衬底区域都接地，漏极端子33与输出端子40相连。输出端子40通过负载电阻元件39与用于提供电源电压VDD的电源电压提供部相连。
并且，设置了与NMISFET31的栅极41隔着强电介质膜38相对的浮动电极34。而且，设置了与浮动电极34电容耦合的n个信号输入部35。信号输入部35由以下部分构成输入端子35a、与输入端子35a相连的输入栅极35b、存在于输入栅极35b和浮动电极34之间的常电介质膜35c。总之，输入栅极35b和浮动电极34通过常电介质膜5c电容耦合。
输入栅极35b和浮动门34之间的电容由常电介质膜35c的材料、厚度以及面积决定。各输入栅极35b和浮动电极34之间的电容可以都相同，也可以为了加权而分别不同。
另外，设置了具有接收极化用电压的电压端子37a、和隔着常电介质膜35c与浮动电极34相对的极化用电极37b的学习记忆部37。在学习记忆部37的电压端子37a上通常外加了0V的一定电压(接地电压)。
并且，与实施例3同样，输出端子40的信号被传输给逻辑电路(图中未显示)。
在此，如实施例1所述，如果n个信号输入部35的输入值的合计变为某一值，则栅极41的电位VF超过NMISFET31的阙值电压VTH，NMISFET31导通，电流流过源极端子32和漏极端子33之间，变为导通状态。当NMISFET31导通时，输出端子40的电压从VDD变为0。对强电介质膜38的电容、NMISFET31的栅电容、n个信号输入部35的各常电介质膜35c、学习记忆部37的常电介质膜37c的电容预先进行最优化设计，使当栅极41的电位VF变为NMISFET31的阙值电压时，在强电介质膜38的两端外加了抗电压Vc。这样，如果NMISFET31导通，同时强电介质膜38的极化从-QM变为+QM，只增大+2QM。因此，下次为了使NMISFET31导通，只需使浮动电极34的电位VF减小2QM/(C1+C2+…+Cn+CM+C0)。换言之，强电介质膜38的残留极化学习记忆NMISFET31的导通，与强化了输出相同。为了清除该学习，只需对学习记忆部外加对于信号输入部35为负的电压。
在本实施例中，虽然就输出强化型的神经元元件的结构加以了说明，但是还有用布线或晶体管选择输出抑制型和输出强化型的方法。
图10(a)～(c)分别是表示本发明的实施例4的变形例中的半导体装置即神经元元件的切换布线前的结构、布线为输出抑制型时的结构、布线为输出强化型时的结构的模式图。
如图10(a)所示，在切换布线前，NMISFET31的栅极41与浮动门34、夹着强电介质膜38的两个电极是不相连的。并且，学习记忆部37的电压端子37a和电极37b彼此也不相连。
如图10(b)所示，一个方法是通过布线把夹着强电介质膜38的两个电极、学习记忆部37的电压端子37a、电极37b相连。换言之，在使强电介质膜38存在于学习记忆部37的电压端子37a中。通过这样连接，与实施例1同样，如果在电压端子37a上外加0V的一定电压，则学习记忆部37具有减弱学习的负的学习功能。
如图10(c)所示，另一个方法是通过布线使夹着强电介质膜38的两个电极与栅极41、浮动电极34相连的方法。换言之，使强电介质膜38存在于栅极41和浮动电极34之间。通过这样连接，与实施例4同样，如果在电压端子37a上外加0V的一定电压，则学习记忆部37具有强化学习的正的学习功能。
并且，在该变形例中，采用了通过布线切换强电介质膜38、栅极41、浮动电极34、学习记忆部37的连接关系，但是，也可以预先进行布线，通过在各路线上设置开关晶体管，也能切换图10(b)、或(c)所示的连接关系。此时，能在使用的途中变更功能。
(实施例5)图11(a)、(b)分别是本发明的实施例5中神经元元件的电位发生装置的俯视图和XIb-XIb线上的剖视图。
在图11(a)、(b)中，200是输入电极，201是强电介质电容器的上部电极，202是强电介质电容器的强电介质膜，203是强电介质电容器的下部电极，204是触点，205是P型MIS晶体管(以下称作PMIS)的衬底电极即PMIS衬底电极，206是N型MIS晶体管(以下称作NMIS)的衬底电极即NMIS衬底电极，207是PMIS漏极，208是输出电极，209是NMIS漏极，210a是第一层间绝缘膜，210b是第二层间绝缘膜，211是由多晶硅构成的PMIS栅极，212是NMIS栅极，213是PMIS漏区域，214是PMIS源区域，215是NMIS源区域，216a是NMIS漏区域，216是N型井区域，217是P型井区域，219是LOCOS氧化膜，220是N型三重井区域，221是P型Si衬底，222是N型高浓度接触区域，223是P型高浓度接触区域。并且，虽然图11(a)、(b)中未显示，但是在PMIS栅极211和N型井区域216之间，NMIS栅极212和P型井区域217之间，分别存在氧化硅薄膜、氮氧化硅薄膜等的栅绝缘膜。
如图11(a)、(b)所示，在P型Si衬底221内，设置了N型井区域216和P型井区域217由N型三重井区域包围了P型井区域217的下表面和次面。另外，在P型Si衬底221的表面部形成了包围设置了晶体管等的活性区域的LOCOS氧化膜219。并且，在P型Si衬底221上按顺序形成了由厚的氧化硅薄膜形成的第一层间绝缘膜210a和第二层间绝缘膜210b。
而且，本发明的实施例5的神经元元件的电位发生装置包括在N型井区域217上形成的P型MIS晶体管(PMIS)和在P型井区域218上形成的N型MIS晶体管(NMIS)。PMIS源区域214和NMIS源区域215通过触点204与公共的输出电极208电连接。并且，NMIS漏区域216通过触点204与接收电源电压的NMIS漏极209电连接，PMIS漏区域213通过触点204与接收接地电压的PMIS漏极207电连接。输出电极208、PMIS漏极207、NMIS漏极209都是在第二层间绝缘膜210b上形成的。并且，在第二层间绝缘膜210b上设置了PMIS衬底电极205和P型井区域217。在N型井区域216内形成N型高浓度接触区域222，PMIS衬底电极205通过触点204与N型高浓度接触区域222电连接。在P型井区域217内形成P型高浓度接触区域223，NMIS衬底电极206通过触点204与P型高浓度接触区域223电连接。
强电介质电容器由以下部分构成在第一层间绝缘膜210a上形成的下部电极203；在下部电极203上形成的强电介质膜202；在强电介质膜202上形成的上部电极201。强电介质电容器的下部电极203与PMIS栅极211以及NMIS栅极212电连接，强电介质电容器的上部电极201与设置在第二层间绝缘膜上的输入电极200相连。
如果在输入电极200上外加了输入电压，当与强电介质膜202相比，栅绝缘膜的电容值非常小时，外加在强电介质膜202上的电压变小，所以强电介质膜202的残留极化变小，下部电极203的电压，即外加在PMIS栅极211以及NMIS栅极212上的栅偏压变小。并且，当与强电介质膜202相比，栅绝缘膜的电容值非常大时，对强电介质膜202的分配电压增加，但是极化终究会饱和，所以从V＝Q/C可知，下部电极203的电压即外加在PMIS栅极211以及NMIS栅极212上的栅偏压毕竟还是变小。这样，为了使栅偏压最大，必须使强电介质膜202和栅绝缘膜的电容比为最佳值。因此，如果不改变强电介质膜202和栅绝缘膜的材料、膜厚，强电介质膜202和栅绝缘膜的面积比就变得重要了。在本实施例中，因为在第一层间绝缘膜210a上形成了强电介质膜202，所以能容易地调整强电介质膜202和栅绝缘膜的面积比。
下面，就本实施例的电位发生装置的制造方法加以说明。
首先，在P型Si衬底221上作为元件分离形成LOCOS氧化膜219。接着，在本实施例中，为了独立控制各MIS晶体管的衬底电位，在形成了NMIS晶体管的区域中通过高能量的As离子注入，形成N型三重井区域220。虽然图中未显示，但是N型三重井区域220通过触点与电位控制用电极相连，控制N型三重井区域220的电位，使P型井区域217和N型三重井区域220形成不了正向偏压。
并且，为了彼此独立控制各衬底区域的电位，在本实施例中使用了N型三重井区域220，但是也可以使用SOI技术。
接着，通过As离子注入，形成N型井区域216，通过B离子注入形成P型井区域217。
然后，在衬底上形成了厚度10nm的栅绝缘膜、厚度400nm的多晶硅膜后，通过对多晶硅膜刻膜，形成栅长5μm、栅宽50μm的PMIS栅极211和栅长5μm、栅宽25μm的NMIS栅极212。
然后，通过把PMIS栅极211作为掩模的一部分使用的B离子注入，在N型井区域216内形成PMIS漏区域213和PMIS源区域214。同样，通过把NMIS栅极212作为掩模的一部分使用的As离子注入，在P型井区域217内形成NMIS漏区域216a和NMIS源区域215。
接着，为了降低接触电阻，使各栅极211、212、各源区域214、215、各漏区域213、216a、高浓度接触区域222、223的表面部硅化物化。然后，在衬底上堆积基于等离子体CVD的TEOS膜，堆积第一层间绝缘膜210a。
接着，形成贯穿第一层间绝缘膜210a，到达各各栅极211、212的孔后，形成填上孔的钨等的触点204。然后，通过CVD法，在第一层间绝缘膜210a和触点204上作为密合层堆积了TiN后，使用溅射法，堆积Pt膜(白金膜)。然后，对Pt膜和TiN刻膜，形成下部电极203。然后，在本实施例中，在下部电极203和第一层间绝缘膜210a上，在衬底温度600℃左右，通过溅射法堆积了面积50μm2、膜厚400μm的钛酸铅镧((Pb0.85(La0.1Ti0.9)0.15O3)膜即PLT膜后，对PLT膜刻膜，在下部电极203上形成强电介质膜202。然后，在强电介质膜202、下部电极203和第一层间绝缘膜210a上通过溅射法堆积了Pt膜后，对Pt膜刻膜，在强电介质膜202上形成上部电极201。
接着，在衬底上堆积由TEOS形成的第二层间绝缘膜210b，在形成了贯穿第二层间绝缘膜210b，到达各源区域214、215、各漏区域213、216、各高浓度接触区域222、223的孔后，通过钨等填上孔，形成触点204。然后，在第二层间绝缘膜210b上，含有PMIS漏极207、输出电极208、NMIS漏极209、PMIS衬底电极205、NMIS衬底电极206、输入电极200等的Al布线。
在该Al布线中，与强电介质电容器的上部电极201电气连接的输入电极200是接收输入信号的电极，与PMIS源区域214、NMIS源区域215电连接的输出电极208是输出输出信号的电极。NMIS漏极209和PMIS衬底电极205与提供电源电压VDD的电源电压提供部(图中未显示)相连。PMIS漏极207和NMIS衬底电极206与提供接地电压的接地(图中未显示)相连。
并且，在本实施例中，虽然使用了P型Si衬底，但是也可以使用N型Si衬底。
图12是本实施例中神经元元件的电位发生装置的等价电路图。在本实施例中，如图12所示，与在第二MISFET即N型MIS晶体管(NMISFET)54和第一MISFET即P型MIS晶体管(PMISFET)56的公共栅极即栅极部52上连接了第一电容器即强电介质电容器51的电路等价。
而且，N型MIS晶体管54的一方的扩散区域即源极和P型MIS晶体管56的源极彼此相连，并且，与输出端子55相连。N型MIS晶体管54的另一方的扩散区域即漏极与提供电源电压VDD的电源电压提供部53相连，P型MIS晶体管56的漏极与提供接地电压VSS的接地57相连。并且，N型MIS晶体管54的衬底电位是接地电压VSS，P型MIS晶体管56的衬底电位是电源电压VDD。把这样从源极取出输出的电路称作源极跟随器电路。
在此，就本实施例的电位发生装置即源极跟随器电路的动作加以说明。栅极部52的电位(栅偏压)是Vg，输出端子55的电位是Vs。N型MIS晶体管54在饱和区域内工作，P型MIS晶体管56处于断开状态。如果N型MIS晶体管54的阙值电压为Vtn，P型MIS晶体管56的阙值电压为Vtp，则流过N型MIS晶体管54的电流Is可用以下表达式(2)表示Is＝μn·Cox·Wn(Vg-Vs-Vtn)2/2Ln(2)但是，μn是电子的移动度，Cox是栅绝缘膜的电容，Wn是栅极宽度，Ln是栅极长度。因为P型MIS晶体管56是断开状态，所以可看作是非常大的电阻。因此，Is几乎为0。因此，根据表达式(2)，输出端子55的电位Vs可用以下表达式(3)表示Vs＝Vg-Vtn (3)总之，输出端子55的电位Vs只比栅极部的电位Vg小N型MIS晶体管54的阙值电压Vtn。而且，输出端子55的电位Vs的范围是从VSS到VDD之间。这样，通过源极跟随器电路，输入几乎不变地传输到下一段的电路中。因为源极跟随器电路和前一段或下一段的电路彼此影响小，所以源极跟随器电路能作为插入电路和电路之间的缓冲放大器(BUFFER)使用。
下面，参照图13、图14就本实施例的电位发生装置的动作特性加以说明。在以下的动作说明中，电源电压VDD为0V，接地电压VSS为-5V。并且，N型MIS晶体管的阙值电压为1.0V，P型MIS晶体管56的阙值电压为-1.0V。
图13(a)、(b)分别是表示输入端子50的电压的时间变化的定时图表，以及栅极部52和输出端子55的电压的时间变化的定时图表。
如图13(a)所示，如果在输入端子50上输入-10V的脉冲信号，则在强电介质电容器51上产生残留极化。如图13(b)所示，脉冲信号通过后，由于强电介质电容器51上的残留极化，栅极部52的电位保持在-0.85V。因为，该栅极部52的电位通过上述的源极跟随器电路传递给输出端子55，所以如图13(b)所示，脉冲信号通过后，输出端子的电位保持在-2.2V。这样，通过在输入端子50上输入脉冲信号，在输入端子50的电位回到了0V后，由于强电介质电容器51的极化，在输出端子55上保持了负的电位。由于该非易失性偏压，即使不在输入端子50上外加常时电压，也能把输出端子55的电位保持为所希望的电位，能抑制耗电。
下面，参考图14就本实施例中的输出端子55的电路动作的栅极部52的电位的稳定性加以说明。
图14(a)、(b)、(c)分别是表示用于调查实施例5的栅极部52的电位稳定性的测试电路的结构的电路图，表示输入端子50的电位的时间变化的定时图表，以及表示栅极部52的电位的时间变化的定时图表。
如图14(a)所示，该测试用电路除了图12所示的电位发生装置，还具有第二输入端子59、在该第二输入端子59和电位发生装置的输出端子55之间存在的电容值为0.1Pf的常电介质电容器58。如果在输入端子50上外加-10V的脉冲信号，则在栅极部52上产生-1.08V的电位。然后，通过在第二输入端子59上输入5V的脉冲信号，当脉冲信号的上升时、下降时，分别在各MIS晶体管54、56和常电介质电容器58中流过过渡电流，栅极部52的电位稍稍变动，但是在栅极部52的电位稳定的区域中，栅极部52的电位几乎稳定，为-1.00V，回到了原来的设置电压。
在本实施例的电位发生装置中，即使在象以往例那样，强电介质电容器的输出电位变动时，在强电介质电容器上感应的电荷也不变动，稳定地保持了残留极化。并且，虽然能通过增大MIS晶体管的阙值电压抑制过渡电流，但是，如果增大阙值电压，由表达式(3)可知，对输出有影响，在传递电位时，MIS晶体管在饱和区域中不工作，所以不能过分增大阙值电压。
对此，在本实施例的电位发生装置中，如上所述，N型MIS晶体管的阙值电压是1.0V，P型MIS晶体管的阙值电压是-1.0V，即使各MIS晶体管的阙值电压不增大那么多，也能得到最佳的动作。这样，通过在强电介质电容器51上连接源极跟随器电路，构成电位发生装置，即使在第二输入端子59上外加脉冲信号，使输出端子55的电位变动，栅极部52的电位也几乎不变动。
如上所述，根据本实施例的电位发生装置，通过利用强电介质电容器51，即使不在输入端子50上外加常时电压，由于残留极化，输出端子55的电位即输出信号的电压能保持一定。由此，能实现使用了该电位发生装置的电路的耗电下降。
特别是通过在强电介质电容器51的输出一侧电极上连接源极跟随器电路，即使在源极跟随器电路的输出部(输出端子55)上加以电压变动，也对强电介质电容器51上产生的残留极化几乎不造成影响。即由于残留极化而感应的电位通过源极跟随器电路，稳定地传递给下一段电路。
并且，在本实施例中，作为构成强电介质电容器的强电介质膜的材料使用了PLT，本发明的强电介质膜可以是表示了具有磁滞性的极化特性的材料。例如，把钛酸铋(Bi4Ti3O12)(BIT)、钽酸锶铋(SrBi2Ta2O9)(Y1)、钛酸锆酸铅(Pb(Zr0.45Ti0.55)O3)(PZT)等强电介质材料和利用电荷的偏压保存数据的高分子化合物等作为本发明的电位发生装置的强电介质电容器中的强电介质膜使用，能取得与本实施例同样的效果。
(实施例6)图15是本发明的实施例6的电位发生装置的等价电路。
如同一图所示，本实施例的电位发生装置具有与实施例5的发生元件几乎相同的要素，但是在本实施例中，N型MIS晶体管54的栅极与接地57相连，在维持在接地电位VSS这一点上与实施例5不同。
本实施例的电位发生装置的动作特性与实施例5几乎相同，但是在本实施例中，N型MIS晶体管54起高电阻的作用，所以有能不增大P型MIS晶体管56的阙值电压Vpt，过渡电流非常小的优点。
并且，也可以配置具有高电阻值的电阻元件，代替本实施例的N型MIS晶体管54。
(实施例7)图16是本发明的实施例7的电位发生装置的等价电路图。
如同一图所示，本实施例的电位发生装置具有与实施例5的发生元件几乎相同的要素，但是在本实施例中，P型MIS晶体管56的栅极与电源电压提供部53相连，在维持在电源电压VDD这一点上与实施例5不同。
本实施例的电位发生装置的动作特性与实施例5几乎相同，但是在本实施例中，P型MIS晶体管56起高电阻的作用，所以有能不增大N型MIS晶体管54的阙值电压Vpn，过渡电流非常小的优点。
并且，也可以配置具有高电阻值的电阻元件，代替本实施例的P型MIS晶体管56。
实施例8图17是本发明的实施例8的神经元元件的等价电路图。如同一图所示，本实施例的神经元元件的结构是在具有与实施例1几乎相同的结构的神经元元件上附加实施例5的电位发生装置。
即本实施例的神经元元件与实施例1同样，具有设置了源极端子62、漏极端子63、栅绝缘膜66、栅极的n通道型MIS晶体管(NMISFET61)。在此，NMISFET61的栅极是未与其它端子相连的浮动状态的浮动门64。源极端子62和NMISFET61的衬底区域都接地，漏极端子63与输出端子70相连。输出端子70通过负载电阻元件69与用于提供电源电压VDD的电源电压提供部71相连。
并且，设置了与浮动门64电容耦合的两个信号输入部65。信号输入部65由以下部分构成输入端子65a、与输入端子65a相连的输入栅极65b、存在于输入栅极65b和浮动门64之间的常电介质膜65c。总之，输入栅极65b和浮动门64通过常电介质膜65c电容耦合。但是，可以设置三个以上的信号输入部65。
而且，在本实施例中，接收控制信号的控制端子67和浮动门64之间存在实施例5的电位发生装置(参照图12)。即控制端子67和电位发生装置的输入端子50相连，电位发生装置的输出端子55和浮动门64相连。
在本实施例中，输入部65的各常电介质膜65c的电容值为0.5Pf，负载电阻元件69的电阻为100kΩ。并且，N型MIS晶体管61的栅极长度为10μm，栅极宽度为50μm，阙值电压为-0.8V。电源电压提供端子71的电压VDD为5V。
下面，参照图18(a)、(b)以及图19就本实施例的电路的动作特性加以说明。
图18(a)、(b)分别是表示当使两个输入部65的各输入端子65a上输入的输入信号的逻辑值变化时的浮动门64的电位的时间变化的定时图表，以及表示在强电介质电容器51上外加的电压的时间变化的定时图表。在此，在两个输入部65的各输入端子65a上分别输入(0，0)、(1，1)、(0，1)、(1，0)的逻辑值信号后，在控制端子67上外加-10V的脉冲信号，使强电介质电容器51的强电介质膜上产生剩余电荷。然后，在两个输入部65的各输入端子65a上反复输入(0，0)、(1，1)、(0，1)、(1，0)。
此时，从图18(a)、18(b)可知，外加在强电介质电容器51上的电压在不外加脉冲信号的区域中几乎一定。这是因为本实施例的神经元元件的浮动门64相当于与图14(a)所示的常电介质点容器58的输出端子55相连的电极，如图14(c)所示，从根据外加在输出端子55上的电压的变动，与强电介质电容器相连的栅极部52的电压不变动也能明白。总之，在本实施例的神经元元件中，通过在浮动门64和控制端子67之间，设置与实施例5具有同样的结构的电位发生装置Egn，浮动门64的电位VF几乎对外加在强电介质电容器51的强电介质膜上的电压几乎无影响，能把强电介质膜的电压保持为近乎一定。
具体而言，如图18(a)的区域Rx所示，在控制端子67上外加脉冲信号之前，接收了逻辑值(0，1)的输入时的浮动门64的电位和接收了逻辑值(1，0)的输入时的浮动门64的电位几乎相同。并且，如图18(a)的区域Ry所示，在控制端子67上外加了脉冲信号之后，接收了第一次和第二次的相同逻辑值的输入时的浮动门64的电位几乎相同。这是因为外加在强电介质上的电压几乎没变动，在强电介质上感应的残留电荷不变动。
图19是对于与实施例8的图18(a)相同的逻辑值输入的输出端子70的电位Vout的时间变化的定时图表。在该例子中，在控制端子67上外加脉冲信号之前，N型MIS晶体管61的阙值电压比在两个输入部65的任意一个上外加了逻辑值“1”时的浮动门64的电位小，在控制端子67上外加脉冲信号之后，比两个输入部65的任意一个上外加了逻辑值“0”时的浮动门64的电位大。如图19所示，本实施例的神经元元件在控制端子67上外加脉冲信号之前，作为NOR电路工作，在控制端子67上外加脉冲信号之后，作为NAND电路工作。
在本实施例中，如上所述，N型MIS晶体管的阙值电压为-0.8V。由于在强电介质电容器上感应的剩余电荷，能进行逻辑变换。这样，根本发明的实施例8，因为在强电介质膜上感应的剩余电荷不变动，所以逻辑变换电路的电路动作与以往例相比变得极其稳定。另外，本实施例的电路动作作为NAND电路工作时，通过清除强电介质的极化，能从NAND电路动作切换为NOR电路动作。
并且，在本实施例中，使用了实施例5的电路，但是也可以使用实施例2或实施例3的电路。另外，在本实施例中，作为变化器，使用了N型MIS晶体管和负载电阻的电路，但是也可以使用P型MIS晶体管和负载电阻。
(实施例9)图20是本发明的实施例9的神经元元件的等价电路图。如同一图所示，本实施例的神经元元件的结构是在图6所示的实施例1的第二变形例的神经元元件上附加了实施例5的电位发生装置。本实施例的神经元元件具有与NMISFET61串联的p通道型MIS晶体管(PMISFET73)，代替了图17所示结构中的负载电阻元件69。总之，设置了由CMIS设备构成的变换器电路。而且，PMISFET73的源极与提供电源电压VDD的电源电压提供部相连，PMISFET73的漏极与NMISFET61的漏极相连。输出端子70与NMISFET61的漏极以及PMISFET73的漏极相连。并且，跨着NMISFET61和PMISFET73设置了浮动门64，在浮动门64和PMISFET73的衬底区域之间存在常电介质膜74。
虽然本实施例的结构几乎与实施例8的相同，但是在变换器电路由CMIS电路构成这一点上不同。本实施例的电路的动作特性与实施例8相同。特别是在本实施例中，与实施例8相比，因为在变换器电路上使用了CMIS电路，所以能进一步抑制号点。
并且，根据图20所示的结构，因为强电介质电容器51(参照图12)的强电介质膜上外加的电压几乎不受基于图17所示的浮动门64的电位的变动的影响，所以没有必要以图18(a)、(b)所示的定时外加脉冲信号。总之，与输入的值无关，外加脉冲信号，就能使神经元元件的功在NOR电路动作和NAND电路动作之间切换。
(实施例10)图21是表示实施例10的半导体集成电路装置的结构的块电路图。如同一图所示，本实施例的半导体集成电路装置具有配置为阵列状的逻辑变换电路80，各逻辑变换电路80彼此通过开关元件81相连。作为本实施例的各逻辑变换电路80，使用了实施例8中的神经元元件(参照图17)。而且，具有沿着阵列的列延伸的第一控制信号线83和沿着阵列的行延伸的第二控制信号线84，通过控制由第一控制信号线83和第二控制信号线84提供的控制信号，各逻辑变换电路80能按照控制信号切换为NOR动作或NAND动作。
根据本实施例，通过同时在选择的第一控制信号线83上外加-5V的脉冲状电压信号，在选择的第二控制信号线84上外加-5V的脉冲状电压信号，能进行位于选择的第一控制信号线83和选择的第二控制信号线84的交点的逻辑变换电路80的电路动作的切换(NOR动作或NAND动作的切换)。这样，就能进行基于第一、第二控制信号线83、84的逻辑变换电路80的电路动作的控制。
另外，在本实施例中，作为开关元件81使用了熔丝晶体管，在形成了半导体集成电路装置的基本结构后，按照制品的种类和用途，进行熔丝晶体管断开、连接，能实现最终再构成半导体集成电路的规格和逻辑的设计的灵活性。
另外，作为开关元件81，能使用MIS晶体管、闪存型EEPROM、MFMIS等。此时，利用开关元件81能在使用中再构成半导体集成电路的规格和逻辑。
(实施例11)图22(a)、(b)分别是表示本发明的实施例11的MISFET的结构的俯视图和纵剖视图。本实施例的MISFET90例如是实施例5中图12所示的电位发生装置中的NMISFET54或PMISFET56。
本实施例的MISFET90包括栅极91、在栅极91的下方设置的栅绝缘膜92、在Si衬底内形成的源区域93和漏区域94、在栅极91的侧面上设置的侧壁95。即在栅极91的侧面上形成了侧壁95后，把栅极91和侧壁95作为掩模的一部分使用，通过As离子或B离子注入，形成源区域93和漏区域94。在由这样的制造方法形成的MISFET中，如果栅极长度为Lg，栅极宽度为Wg，栅极、源极重叠量为Lgs，则栅极-通道区域间的电容Cox和栅极、源极重叠电容Cgs分别由以下表达式(4)、(5)表示Cox＝(ε·ε0·Lg·Wg)/tox (4)Cds＝(ε·ε0·Lgs·Wg)/tox(5)因此，如果Lg＞＞Lgs，则Cox＞＞Cgs，通过以下的作用，能更有效地抑制强电介质膜极化的变动。
图23(a)、(b)、(c)分别是表示配置了本实施例的MISFET的电位发生装置的等价电路图，表示从输入端子输入时的源极跟随器电路的等价电容器C1的电路图，以及表示输出端子的电位变动时的源极跟随器电路的等价电容器的电路图。在图23(b)、(c)中，作为等价电容器C1、C2，只表示了NMISFET54或PMISFET56的任意一方的电容器，但是当图23(a)所示的场合，在NMISFET54、PMISFET56中分别存在等价电容器C1、C2。
当从图23(a)所示电位发生装置的输入端子50外加写入用电压时，如图23(b)所示，等价电容器C1是栅极-通道区域间的电容Cox和栅极、源极重叠电容Cgs并联的状态。而且，通过优化，使在强电介质电容器上外加的电压Vf和外加在MISFET上的电压Vc的分配比几乎相同，能在强电介质膜上外加十分大的电压，能得到大的残留极化。
另外，如图23(c)所示，当电位发生装置的输出端子55变动时，源极跟随器的等价电容器C2只是栅极、源极重叠电容Cgs。因此，通过把电容Cgs设置得很小，例如CgsCox，能使分配到强电介质电容器51上的电压Vf与等价电容器C2上外加的电压相比非常小。因此，即使输出端子55的电压变动，强电介质膜的极化状态也几乎不受影响。
例如，通过用本实施例的MISFET90构成图17所示神经元元件的电位发生装置Egn的NMISFET或PMISFET，能把对强电介质膜的写入功能维持得很高，能抑制浮动门(图17所示的浮动门64)的电压变动导致的强电介质膜的极化的变动。
本实施例的电位发生装置能适用于图20所示的实施例9的神经元元件和图21所示实施例10中的逻辑变换电路。
(实施例12)在本实施例中，在实施例5的图12所示电位发生装置的结构中，按照输出端子55的电位，使电源电压VDD和接地电压的电位变化。总之，如图17所示，当在神经元元件中设置了电位发生装置Egn时，按照浮动门64(参照图17)的电位，使电源电压VDD和接地电压变化。
在图12所示电位发生装置中，输出端子55(浮动门)的电位在VSS到VDD的范围内。
而且，如果电源电压VDD为5V，接地电压VSS为-5V，当输出端子55(浮动门)的电位为1V时，PMISFET56的源极、漏极间电压变得非常大，为6V。
而如果电源电压VDD为5V，接地电压VSS为0V，当输出端子55(浮动门)的电位为1V时，PMISFET56的源极、漏极间电压变得非常小，为1V。
在此，当输出端子55(浮动门)的电位为正时，通过使VDD＝5(V)，VSS＝0(V)，当输出端子55(浮动门)的电位为负时，使VDD＝0(V)，VSS＝-5(V)，能把源极、漏极间电压位置在适当的范围内。而且，由此，因为能减小栅极、源极间电压，所以能把外加在强电介质膜上的电压维持很小，从而能抑制强电介质膜的极化的变动。
本实施例的电位发生装置能适用于图20所示的实施例9的神经元元件和图21所示实施例10中的逻辑变换电路。
(实施例13)图24是本发明的实施例13的电位发生装置的等价电路图。如同一图所示，本实施例的电位发生装置具有在图12所示的实施例5的电位发生装置的输入端子50上连接了旁路晶体管96的结构。在旁路晶体管96上连接控制信号端子98，在衬底区域连接了反门端子99，在源极上连接了输入端子50，在漏极上连接了前段输入端子97。
而且，在控制信号端子98上外加了栅偏压，只有当输入了图18(a)所示的脉冲信号时，使旁路晶体管96导通，此外的时候，使其断开。并且，在反门端子99上，当旁路晶体管96导通时，外加0V电压，当旁路晶体管96断开时，外加-1V电压。换言之，当旁路晶体管96断开时，把衬底区域的电压设置为比导通时降低-1V。
根据本事实力，通过控制旁路晶体管96的导通、断开和反门端子99的电压，如果旁路晶体管96断开，因为漏极、源极电容Cds小，所以在强电介质电容器51上几乎不分配电压，在漏极、源极电容Cds上分配了大电压。结果，能抑制强电介质电容器51的极化的变动。
实施例14图25是本发明的实施例14中的神经元元件的等价电路图。
如图21所示的逻辑变换电路那样，通过配置、连接多个本实施例的神经元元件101，能作为神经元计算机发挥作用，但是本发明的特点在于神经元计算机中的一个元件即神经元元件的结构，所以下面就单体的神经元元件101加以说明。
如同一图所示，本实施例的神经元元件101包括神经元部102、与神经元部102相连的多个突触部103。
在神经元部102中配置了NMISFET105、隔着栅绝缘膜与NMISFET105的通道区域相对的浮动门106、隔着电容绝缘膜与浮动门106相对的四个控制栅107a～107d、与各控制栅107a～107d相连的四个输入布线104a～104d、用于提供电源电压VDD的电源电压提供端子110、在NMISFET105的漏区域和电源电压提供端子110之间设置的负载电阻元件109。输出端子108例如输出与来自输入布线104a～104d的输入值的总和对应的电位。
而且，NMISFET105的漏极与用于输出输出信号Vout的输出端子108相连。并且，各输入布线104a～104d在神经元部102的外方延伸，与各突触部103相连。在图25中，为了容易理解，只表示了一个突触部103，但是在其它输入布线104b～104c上也设置了具有相同结构的突触部103。输入布线和突触部的个数不必分别为四个，按照神经元元件101的处理能力，能增减它们的个数。
在突触部103上设置了NMISFET113、通过电阻元件117与NMISFET113的源极相连的电位规定端子125、与NMISFET113的漏极相连的输入端子121、一方的电极与NMISFET113的栅极相连的强电介质电容器115。而且，强电介质电容器115的另一方的电极与负载信号端子123相连。在输入端子121上把来自前段的神经元元件的输出作为输入信号Vin1输入。在负载信号端子123上输入设置对于输入信号Vin1的负载的信号Vw。在电位规定端子125上输入决定了向输入布线104a～104d输出的电位的最低电位的电压即低电平电位VL。在本实施例中，电位规定端子125接地，所以低电平电位VL为0V。换言之，该突触部103的结构包括把NMISFET113和强电介质电容器115组合的强电介质选通晶体管120(在本实施例中，是MFMIS设备)和固定电阻元件117。
在突触部103中，NMISFET113的栅极长度为1μm、栅极宽度为5μm，栅氧化膜的厚度为3nm。强电介质电容器115的一方的电极与NMISFET113的栅极相连。强电介质电容器115例如具有1μm角的电极面积。强电介质电容器115的两个电极例如由Pt构成。作为构成强电介质电容器115的强电介质膜的强电介质材料，例如有膜厚400nm的钛酸铅镧(PLT)。
在此，在本实施例中，根据后述的理由，对于NMISFET113的通道区域的面积，强电介质电容器115的电极面积例如是其五分之一。在本实施例中，在神经元部102上设置了具有νMOS结构的NMISFET105，但是，如果是具有多个输入部，按照它们的和与阙值的相关关系导通的启动的电路，就能发挥与本实施例同样的共能、作用效果。
特别是当使用了图25所示的νMOS时，当作为晶体管使用了NMOS时，因为输入布线104a～104d的输入电压的总和越大，浮动门106的电压越高，所以NMISFET105的源极、漏极间的点阻止下降。结果，来自输出端子108的输出信号Vout例如靠近0V。反之，如果输入布线104a～104d的输入电压的总和越小，输出信号Vout就越靠近电源电压VDD。
图26是表示本实施例的神经元元件101的突触部的一个具体例的电路图。如同一图所示，该具体例的神经元元件的突触部103A中设置了由短路了栅极-衬底区域间NMISFET构成的固定电阻元件119，代替了图25所示突触部103的电阻元件117。
固定电阻元件119例如使NMOS的栅极、源极、衬底电位都是公共的，通过图中未显示的分离手法，例如通过使用SOI衬底，能提供与周边元件不同的衬底电位VL。通过这样的连接，固定电阻元件119作为由NMISFET113的阙值电压和低电平电位VL的相关决定的固定电阻工作。之所以作为固定电阻元件使用MISFET是因为半导体工艺上的制造能与周边电路同时进行，能容易地形成。
图27是本实施例的具体例的突触部103的俯视图。并且，在图27中，为了便于看图，省略了一部分的布线，但是关于这些，在以下的说明中，说明适当的连接状态。在图27中，对与图25、图26相同的要素采用了同一符号，省略了说明。
在图27中，131a、131b分别是图25所示的NMISFET113和图26所示的固定电阻元件119即NMISFET的栅极。在本实施例中，NMISFET113和固定电阻元件119的NMISFET的任意一个中，栅极131a、131b的栅极长度为1μm，栅极宽度为5μm。133是下部电极，相当于图25所示强电介质电容器115的衬底一侧的电极，面积为1μm角。并且，为了便于观察，稍微放大表示了强电介质电容器115，但是强电介质电容器115的面积与NMISFET113的通道缅街小很多。
135是负载信号用布线，负载信号用布线135与负载信号端子123电连接。137a、137b分别是NMISFET113的漏区域和源区域。并且，138a、138b分别是固定电阻元件119的NMISFET的漏区域和源区域。漏区域137a通过图中未显示的布线与输入端子121相连，在漏区域137a上输入了前段的神经元元件的输出。另外，源区域137b和漏区域138a通过图中未显示的布线彼此电气连接，还与图25所示的神经元部102的输入布线104a～104d相连。源区域138b与电位规定端子125电气连接。并且，如图25所示，电位规定端子125与栅极131b电气连接，还经由衬底连接部139，与固定电阻元件119的NMISFET的衬底区域电气连接。电位规定端子125在本实施例中例如接地。
图28是图27的XXIII-XXIII线上的剖视图。在图28中，对与图27相同的要素采用了相同的符号，省略了说明。
在图28中，131例如是由硅构成的衬底，142例如是由SiO2构成的嵌入氧化膜(BOX层)，本实施例的神经元元件是用所谓的SOI衬底形成的。143是元件分离用绝缘膜，元件分离用绝缘膜143例如由通过众所周知的LOCOS法形成的SiO2构成。145是第一层间绝缘膜，第一层间绝缘膜145例如由通过LPCVD法形成的SiO2构成。147是插头布线，插头布线147把栅极131a和下部电极133相连。插头布线147例如由通过溅射法形成的钨构成。149是强电介质膜，例如通过溅射法，在衬底温度600℃，氧分压10％，RF功率100的条件下，堆积了400nm的PLT膜后，对它刻膜，形成强电介质膜149。151是第二层间绝缘膜，通过使用了TEOS的等离子体CVD堆积了氧化硅膜后，例如通过用CMP法进行平坦化，形成第二层间绝缘膜151。
图29是图27的XXIX-XXIX线上的剖视图。并且，在图29中，对于与图27或图28相同的要素采用了相同的符号，省略了说明。
在图29中，161a、161b分别是图25所示NMISFET113和图26所示的固定电阻元件119的NMISFET的栅绝缘膜，该栅绝缘膜161a、161b例如由通过900℃的热氧化形成的厚度3nm的氧化硅薄膜形成。并且，漏区域137a、138a和源区域137b、138b是以栅极131a、131b为掩模，例如注入硼，然后，例如进行90℃、30分钟的热处理形成的。167a～167d是插头布线，各插头布线167a～167d例如由通过溅射法形成的钨构成。171a～171c是布线。如图27所说明的，在漏区域137a上，经过插头167a，通过布线171a，前段的神经元元件的输出作为输入信号Vin1输入。并且，源区域137b和漏区域138a分别通过插头167b、167c与布线171b相连，再与图25所示神经元部103的输入布线104a相连。源区域138b经过布线167d，通过布线171c与电位规定端子125电气连接。
下面，就具有以上的结构的神经元元件101的动作加以说明。
图30是表示去除了图25所示的突触部中的固定电阻元件的结构的图。总之，图30是表示用于实现本发明的神经元元件101负载功能强电介质选通晶体管(MFMIS设备)的图。
在图30中，171是端子，该端子171与图25所示的电阻元件117相连。并且，在以下的说明中，MISFET的通道面积(MIS点容器的面积)为SI，强电介质电容器的点容器面积为SF，它们的面积比为RS(RS＝SI/SF)。另外，图30所示的VFG表示浮动门的电位，VS表示MFMIS的源区域的电位(＝衬底电位)。
已经说明了的以往例的强电介质选通晶体管是MFIS结构，但是在本发明的神经元元件中，是MFMIS型的强电介质选通晶体管120。后面将描述该结构的优点。
图31是表示本实施例的MFMIS的强电介质电容器的极化特性的图。在同一图中，横轴是外加在强电介质膜上的电压，在图30所示结构中，是用VW-VFG表示的电压，同一图的纵轴是极化。如同一图所示，极化特性表示了逆时针的磁滞特性。在本实施例中，因为作为强电介质材料例如使用了PLT，所以残留极化(外加电压0V时的极化)约为20μC/cm2，抗电压是(极化变为0的电压)为2V左右。并且，当外加电压比较小时，极化的回线小，表示为所谓的小磁滞回线特性。即按照外加电压的大小，残留极化的值变化。
图32是以面积比RS为参数说明对MFMIS的外加电压和漏电流的相关关系的图。图32是观察在VW和VS之间进行±5.4V的电压扫描时的漏电流变化得到的。在图32中，也表示了当使所述RS变化时，MFMIS的漏电流是如何变化的。如图32所示，MFMIS的漏电流也表示了逆时针的磁滞。面积比RS对漏电流特性的效果为面积比RS越大，漏电流的磁滞在纵向越被压缩，饱和漏电流值下降。即对于外加电压的变化，有漏电流的变化不明显的倾向。
图33是表示在本实施例的神经元元件101中，提供负载时使用的负载控制信号的波形的一个例子的图。在该例子中，其特征在于在作为负载控制信号外加VW1的电压前，在外加-Vreset。这是因为强电介质膜的特性上，极化值不断地被电压的外加履历所影响，一旦使强电介质膜在负向上饱和极化，按照接着的负载控制信号的电压，就能尽可能把负载系数控制为线性的。在本实施例中，例如Vreset＝-10V。
图34是表示对于基于本实施例的突触部的负载控制信号的电压VW的负载系数的变化的图。
图34的横轴是用图33的负载信号控制脉冲说明的负载控制信号的地电压，纵轴表示了图26所示的向神经元部102输出的输出信号Vout的电压和从图26的输入端子121输入的来自前段的神经元的输出信号Vin1的电压的比。以下，把对于各输入信号的输出信号的电压的比率表现为负载比率。
由图34可知，RS＝1时的突触部中，负载系数不会小于0.3，作为负载无法取得十分合适的动作。这是因为称作PLT的材料的有效介电常数比构成串联的NMOS电容器的SiO2大很多，负载控制信号的电压VW几乎不外加在强电介质上，结果几乎不发生极化，即使使负载控制信号VW变化，在浮动电极上残留的电位VFG也几乎没有变化。当然，通过使固定电阻元件119的电阻值相对小，能提高负载系数的变化特性。作为使固定电阻元件119的电阻值变化的部件，增大构成固定电阻元件119的NMISFET的栅极宽度，或减小栅极长度，或提高通道区域的载流子浓度等的手法是有效的。当象以往例的MFIS中的强电介质膜那样使用了PZT时，因为PZT的介电常数(约1000)比PLT高很多，所以以上的动作不良变得更加明显。
但是，本发明者们研究的结果表明即使使用这样的介电常数高的强电介质，只要通过减小强电介质膜的面积，增大面积比RS(＝SI/SF)，就能使突触的工作稳定。例如，通过使面积比RS至少为2以上的值，就能把负载系数的变化范围扩大到对突触部的动作不构成障碍。
例如，如图34所示，通过使面积比RS为5以上，负载系数的变化范围变得非常宽，即使RS达到30，负载系数的变化特性也极稳定，描画了几乎相同的曲线。这表明当制造本实施例的设备时，即使由于加工精度的偏移，使强电介质电容器的尺寸和MISFET的尺寸不能达到所定的大小，而使面积比变动时，也能非常稳定地再现负载系数。
在本实施例中，例如通过使RS＝10，VW＝2～3(V)的范围，能使稳定地调制负载系数，使其从0到1。并且，因为该调制特性具有几乎直线变化的线性，所以对于以往例的指数函数的变化，在控制的容易程度上更加有利。
在本实施例中，负载控制信号的电压的控制精度例如是±50Mv的精度，所以根据负载控制信号，能把负载系数设置为约10个阶段。与此相比，在以往例的突触电路中，因为使用了隧道电流，所以非常难以控制电荷量，但是，通过本发明的强电介质选通晶体管120，能容易地得到多阶段的负载系数。
在本实施例中，作为强电介质选通晶体管120采用了MFMIS结构，通过充分增大面积比RS(＝SI/SF)的值，能得到对于工艺的加工误差也能实现非常稳定的负载系数的突触电路。
如果从驱动电压的观点观察，在本实施例的突触电路(突触部103)中，因为用2～3V的驱动电压能控制负载系数，所以与以往例的利用隧道效应的突触电路相比，能实现大幅度的低电压化。
以上，本实施例的神经元元件101通过根据强电介质选通晶体管120和固定电阻元件的电压分配，在输入电压上乘以负载后输出的突触部103，能以低电压实现高精度并且容易控制的突触电路。
此时，特别是通过增大通道面积和强电介质电容器面积的面积比RS(＝SI/SF)，使构成强电介质选通晶体管120的强电介质电容器115的电容对于NMISFET113的栅极、衬底间电容变小，能使突触电路的动作变为适当的值，作为负载系数几乎能从0到1之间调制。
通过使面积比即电容比变得十分小，能实现对于工艺上的尺寸误差，变动非常小的稳定工作的突触电路。
并且，在本实施例的说明中，虽然说明了图25的电位规定端子125的电位VL为0V时的情况，但是通过使电位VL为负的电位，也能输出负电压作为向神经元部102的输入。此时，当在神经元部102设置了所谓的ν MOS时，这样的信号产生了使神经元部102难以启动的效果。即作为启动控制的突触工作。
另外，在本实施例中，构成把NMISFET113和强电介质电容器115组合的强电介质选通晶体管120(MFMIS设备)，采用了从强电介质选通晶体管120的漏区域输入输入信号Vin1的结构，但是，可以在强电介质选通晶体管120的漏极一侧连接电阻，从电阻的另一方的端子输入输入信号，该突触部103也能进行适合的动作。此时，因为突触部的负载系数对于负载控制信号，与本实施例的动作相反，所以当想增大输出时，可以输入低电压的负载控制信号等使输入信号的电压高低相反。
在本实施例的突触部103中，从此前的说明可以类推出即使把电阻与强电介质选通晶体管120的漏极和源极中的一个相连，通过使各电阻值最优化，也能把输出信号的电压设置在所希望的范围内。
另外，在本实施例中，作为固定电阻元件117设置了NMISFET，但是通过其它的元件实现固定电阻元件也能发挥同样的效果。
另外，在本实施例中通过NMISFET113和强电介质电容器115构成强电介质选通晶体管120，但是本发明的强电介质选通晶体管也可以由强电介质电容器和PMISFET的组合构成。当使用PMISFET时，即使与NMISFET有极性的差，也能实现作为动作以与本实施例同样的动作原理工作的神经元元件。
另外，在本实施例中，说明了以νMOS构成神经元部102的例子，但是本发明的主要特征是突触部103的结构，如果在神经元部102上配置对于多个输入电压在某一阙值以上(或阙值以下)发生输出变化的元件，也能得到与本实施例几乎同样的效果。
(实施例15)本实施例的神经元元件的主要特征在于作为构成图25所示神经元元件101的突触部103的强电介质选通晶体管(MFMIS)的强电介质材料使用了钛酸铋(以下称作BIT)。因此，在本实施例中，神经元元件的基本结构如图25所示。
图35是表示实施例15中使用的BIT的极化磁滞特性的图。如图35所示，钛酸铋的特征是与实施例14中作为强电介质材料使用的PLT相比，极化值小。在本实施例中，例如残留极化值大概是3μC/cm2。
图36是以面积比RS为参数表示本实施例中的突触部103的负载控制信号的电压和据此设置的负载系数的相关关系的图。在实施例14的突触部103中，负载控制信号在2～3V的范围内，即与抗电压低电压的差为1V左右的反内，使负载控制系数从0～1变化，但是在本实施例中，当增大强电介质电容器的MISFET的通道面积和强电介质电容器面积的比即面积比RS(＝SI/SF)时，能使该负载系数的变化变缓和。
如图36所示，例如当RS＝1时，载控制信号的电压在从2V到6V变化的范围中负载系数从0到1缓和地变化。即能更细致地调整负载系数。在本实施例中，载控制信号的电压的控制精度例如为±50mV的精度时，根据载控制信号，能把负载系数设置为40个阶段。即根据本实施例，能实现比实施例14的突触部更细致的负载系数控制。
另外，与在实施例14的突触部中，面积比为5以上，负载稳定的倾向相比，在本实施例的突触部中，具有从面积比约为10以上开始，负载系数的变化倾向趋于缓和的特性。这样，在本实施例的突触电路中能实现负载系数的细微控制的理由能由以下方面说明，即与对于构成强电介质选通晶体管120的NMISFET113的Vg-Id特性(栅偏压和漏电流的相关关系)的由于强电介质电容器115的极化所感应的电荷量的平衡。结果，在本实施例中，通过使用几乎值小的强电介质材料，能在图35中说明的面积比RS的范围中得到这样的特性。
本实施例的突触部103进行基于NMISFET113和固定电阻元件117的电压分配的动作。如果NMISFET113的电阻值为R，固定电阻元件117电阻值为R0，则负载系数CW由以下表达式(6)表示。
CW＝R0/(R+R0) (6)在此，当把负载系数的调制范围设置为例如0.5到0.9的范围时，R应该变化的值由以下表达式(7)表示R0/9≤R≤9R0 (7)即R大概有2位调制的必要。
在此，在NMISFET113中，为了在阙值电压以上产生两位的电流变化，所必要的栅电压的变化为ΔVg，在本实施例中，ΔVg例如为0.2V。
通过用强电介质电容器115的极化导致的电荷产生该栅电压的变化ΔVg，能把负载系数设置为非易失的。
在此，当提供了某一负载控制信号后的强电介质电容器115的极化值为PW，强电介质电容器115的面积为SF时，图30所示的浮动门上感应的电荷量可由以下表达式(8)算出QW＝PW·SF (8)另一方面，当构成强电介质选通晶体管120的NMISFET113的栅极部的电容器为CI时，由于负载控制信号而产生的图30的浮动门的电位VFG可由以下表达式(9)算出VFG＝QW/CI (9)当由表达式(9)表示的浮动门的电位VFG的2倍正好与ΔVg一致时，能最有效地控制负载系数。
即最好使以下表达式(10)成立。
ΔVg＝2VFG(10)在此，如果NMISFET113的栅绝缘膜的介电常数为Ei，厚度为tI，则CI可用以下表达式(11)表示CI＝ε0·εI·SI/tI (11)总结表达式(8)、(9)、(10)、(11)，如果使用RS＝SI/SF的关系，则最佳面积比RS(最佳RS)可由以下表达式(12)表示求出RS＝2PW·tI/(ΔVg·ε0·εI)(12)图37是表示根据表达式(12)求出的最佳RS和强电介质膜的极化值的相关关系的图。由图37可知，如果强电介质膜的极化值变大，则最佳RS变得非常大。本实施例的强电介质材料即BIT的极化值的最大值(饱和极化值)例如为3μC/cm2，所以大概26左右的面积比RS是最佳的。这也与图36所示的结果一致。而当是残留极化大的强电介质材料，例如实施例14中说明的PLT等时，如图31所示，通过在不饱和状态，即以所谓的小磁滞回线工作的电压范围内驱动强电介质，能得到小的极化值PW。即没必要设置极大的面积比RS。这意味着没有必要使当以最小加工尺寸形成强电介质电容器115时的NMISFET113的通道面积变得极大。总之，实施例的最佳面积比实际反映了最佳电容比，但是在半导体装置的设计上面积比是重要的，所以以面积比为参数。
但是，本发明者们研究的结果表明这样的小磁滞回线的举动在若干的外加电压的变化下，会有极化量变化很大的动作不稳定的一面，所以尽可能在接近饱和的回线中使用强电介质。即当使用极化量大的强电介质材料时，实施例14中说明的在窄的电压范围内，稳定地调制负载系数的方法是有利的，反之，当想在宽的电压范围内细致地调制负载时，使用极化量小的强电介质材料是有利的。此时，通过根据图37所示的关系式，设置最佳RS，能最有效地进行负载的调制。
而从图36所示的特性可知，面积比RS比最佳RS大太多时，负载系数很难到达1。反之，当面积比RS比小于最佳RS时，接近实施例14的突触部103的动作，负载控制信号的电压的适合范围变窄，能实现在低电压的突触动作(控制)。
如上所述，本实施例的神经元元件的突触电路中，通过构成具有由表达式(12)最优化的面积比(最佳RS)的强电介质选通晶体管120，能明快地设计最佳的突触电路(突触部103)。而且，通过使用由该方法最优化的突触电路，能使基于该负载系数的负载控制信号的电压的变化变得缓和。根据该效果，能把基于负载控制信号的负载系数的设置设置为约40个阶段，从而能实现比实施例14的突触电路更细的负载系数设置。
并且，在实施例14和实施例15中，说明了作为强电介质材料使用了PLT和使用了BIT时的情况，但是，也能使用其它的强电介质材料，通过进行与实施例15同样的最优化，能得到能进行所希望的负载系数设置的突触电路。作为本发明中使用的强电介质材料，除了实施例14、15中提到的，还有在以往例中描述的PZT(最大残留极化～20μC/cm2)、钛酸锆酸铅·镧(最大残留极化～30μC/cm2)、钽酸锶·铋(SBT最大残留极化～10μC/cm2)、钛酸钡(BTO最大残留极化～10μC/cm2)、钛酸钡·锶(BST最大残留极化～10μC/cm2)以及在它们中固溶了Nb等或稀土类元素的强电介质，这些都与实施例14、15同样，能实现把负载系数设置为多个阶段的突触电路。
(实施例16)
图38是本发明的实施例16的神经元元件的等价电路图。
如同一图所示，本实施例的神经元元件101’除了图25所示的实施例14的神经元元件101，还在突触部103的负载信号端子123上连接了选择晶体管190。选择晶体管190的栅极上连接了控制信号端子191，衬底区域与接地相连，源极上连接了突触部103的负载信号端子123，在漏极上连接了负载输入端子192。
在本实施例中，通过在神经元元件101’中设置这样的选择晶体管190，当把神经元元件101’配置为图21所示的阵列状时，使用沿着列延伸的控制信号线(图21所示的第一控制信号线83)和沿着行延伸的控制信号线(图21所示的第二控制信号线84)，能构成神经网络，并且能有效地进行各神经元元件101’的负载系数的控制。
并且，由于选择晶体管190的存在，即使输入布线104a～104的电压变动，该电压变动被强电介质电容器115、NMISFET113的栅电容、选择晶体管190的漏极、源极电容分配，所以能抑制强电介质电容器115的极化的变动。
图39是只去掉强电介质选通晶体管120和选择晶体管190的电容器成分的等价电路图。如同一图所示，如果NMISFET113的栅极部电容为CI，强电介质电容器115的电容为CF，选择晶体管190的漏极、源极电容为Cds，则构成了在输入布线104和负载输入端子192之间串联连接各电容CI、Cds、CF的电路结构。
为了在强电介质选通晶体管中进行写入动作，强电介质电容器1 1 5的电容CF最好与NMISFET113的栅极部电容CI为同一程度。但是，当两者为同一程度时，与NMISFET113的衬底相连的输入布线104的电压变动对于强电介质电容器115的极化状态造成影响。此时，如果选择晶体管190断开，则因为漏极、源极电容Cds小，所以强电介质电容器115上几乎不分配电压，在漏极、源极电容Cds上分配了大电压。结果，强电介质电容器115的极化状态几乎不受干扰，得以保持。
根据本发明，就能提供作为具有较高的学习功能、逻辑变换功能、负载控制功能等的神经元元件、电位发生装置、逻辑变换电路等而发挥作用的半导体装置。
权利要求
1.一种半导体装置，其特征在于包括半导体层；设置在所述半导体层上的第一绝缘膜；设置在所述第一绝缘膜上的第一栅极；与所述第一栅极相对设置，接收输入信号的至少一个第二栅极；介于所述第一栅极和所述至少一个第二栅极之间的至少一个第二绝缘膜；与所述第一栅极相对设置的第三栅极；介于所述第一栅极和所述第三栅极之间的强电介质膜；与所述半导体层的一部分相连接，按照所述至少一个第二电极上输入的输入信号来输出输出信号的输出部；具有按照所述强电介质膜的极化特性来加强或减弱所述输入信号和所述输出信号的相关关系的学习功能。
2.根据权利要求1所述的半导体装置，其特征在于给所述第三栅极提供一定的电压。
3.根据权利要求2所述的半导体装置，其特征在于在所述第三栅极上，外加相对于所述第一电极的电位为正或负的电压。
4.根据权利要求1所述的半导体装置，其特征在于在所述第三栅极上外加脉冲状电压。
5.根据权利要求4所述的半导体装置，其特征在于在所述第三栅极上，外加相对于所述第一栅极为正或负的脉冲电压。
6.根据权利要求5所述的半导体装置，其特征在于还包括对由所述输出部输出的输出信号进行评价的评价部件；按照所述评价部件的评价结果，来生成提供给所述第三栅极的信号的信号生成电路。
7.根据权利要求1～6中任意一项所述的半导体装置，其特征在于用于使所述强电介质膜的极化颠倒的抗电压的绝对值比为了使电流流过位于所述半导体层内的所述第一栅极下方的区域的阙值电压的绝对值小。
8.根据权利要求1～6中任意一项所述的半导体装置，其特征在于当在所述至少一个第二栅极上外加在位于所述半导体层内的所述第一栅极下方的区域中流过电流的范围内的最大输入电压时，所述第一栅极和第三栅极之间的电压不超过所述强电介质膜的抗电压。
9.根据权利要求1～6中任意一项所述的半导体装置，其特征在于包括在位于所述半导体层中所述第一栅极的两侧的区域形成的第一、第二扩散区域；与所述第一、第二扩散区域分别相连，用于提供具有高低差的第一、第二电压的第一、第二电压提供部；所述输出部与所述第一扩散区域相连接；所述输出部与所述第一电压提供部之间存在着作为电阻而发挥作用的电阻性构件。
10.根据权利要求1～6中任意一项所述的半导体装置，其特征在于作为运算电路的神经元元件而发挥作用。
11.根据权利要求10所述的半导体装置，其特征在于作为逻辑运算电路神经元元件而发挥作用。
12.根据权利要求11所述的半导体装置，其特征在于配置在进行认识、判断的人工智能系统中。
13.根据权利要求1～6中任意一项所述的半导体装置，其特征在于所述至少一个第二栅极和所述至少一个第二绝缘膜分别被设置了相同的多个，按照多个输入信号来输出所述输出信号。
14.一种半导体装置，其特征在于包括半导体层；设置在所述半导体层上的第一绝缘膜；设置在所述第一绝缘膜上的第一栅极；与所述第一栅极相对的第二栅极；具有与所述第一栅极相连的下部电极、与所述第二栅极相连的上部电极以及介于所述上部电极-下部电极之间的强电介质膜的强电介质电容器；与所述强电介质电容器的上部电极相连的第三栅极；与所述第三栅极相对设置，接收输入信号的至少一个第四栅极；介于所述第三栅极和所述第四栅极之间的至少一个第二绝缘膜；与所述第三栅极相对设置，提供所述强电介质膜的极化调整用电压的第五栅极；介于所述第三栅极和所述第五栅极之间的第三绝缘膜；与所述半导体层的一部分相连，按照所述至少一个第四电极上输入的输入信号来输出输出信号的输出部；具有按照所述强电介质膜的极化特性来加强或减弱所述输入信号和所述输出信号的相关关系的学习功能。
15.根据权利要求14所述的半导体装置，其特征在于所述至少一个第四栅极和所述至少一个第二绝缘膜分别被设置了相同的多个，按照多个输入信号来输出所述输出信号。
16.一种半导体装置，其特征在于包括半导体层；设置在所述半导体层上的第一绝缘膜；设置在所述第一绝缘膜上的第一栅极；与所述第一栅极相对设置的第二栅极；与所述第二栅极相对设置的第三栅极；与所述第三栅极相对设置，接收输入信号的至少一个第四栅极；介于所述第三栅极和所述第四栅极之间的至少一个第二绝缘膜；与所述第三栅极相对设置的第五栅极；介于所述第三栅极和所述第五栅极之间的第三绝缘膜；与所述半导体层的一部分相连，按照所述至少一个第四栅极上输入的输入信号来输出输出信号的输出部；具有与所述第一栅极相连的下部电极、与所述第二栅极相连的上部电极以及介于所述上部电极-下部电极之间的强电介质膜的强电介质电容器；给所述第五栅极提供所述强电介质膜的极化控制用电压的电压提供部；所述强电介质电容器的下部电极能与所述第三栅极或所述第五栅极中的任意一方电气连接；所述强电介质电容器的上部电极能与所述第五栅极或所述电压提供部中的任意一方电气连接。
17.根据权利要求16所述的半导体装置，其特征在于所述至少一个第五栅极和所述至少一个第二绝缘膜分别被设置了相同的多个，按照多个输入信号来输出所述输出信号。
18.一种半导体装置，其特征在于包括第一半导体层；具有在所述第一半导体层上形成的第一绝缘膜、在所述第一绝缘膜上形成的第一栅极、在位于所述第一半导体层内的所述第一栅极的两侧的区域形成的第一、第二P型扩散区域的第一MISFET；第二半导体层；具有在所述第二半导体层上形成的第二绝缘膜、在所述第二绝缘膜上形成的第二栅极、在位于所述第二半导体层内的所述第二栅极的两侧的区域形成的第一、第二N型扩散区域的第二MISFET；具有与所述第一、第二栅极共同连接的第一电极、与该第一电极相对的第二电极、介于所述第一电极-第二电极之间的强电介质膜的强电介质电容器；用于为所述第二MISFET的第一N型扩散区域提供第一电压的第一电压提供部；用于为所述第一MISFET的第一P型扩散区域提供比所述第一电压低的第二电压的第一电压提供部；与所述各MISFET的第二P型扩散区域以及N型扩散区域共同连接，用于输出基于输入到所述强电介质电容器的所述第二电极上的电压的输出电压的电压输出部；作为电位发生装置发挥作用。
19.根据权利要求18所述的半导体装置，其特征在于所述第二栅极与所述第一MISFET的第一P型扩散区域电连接。
20.根据权利要求18所述的半导体装置，其特征在于所述第一栅极与所述第二MISFET的第一N型扩散区域电连接。
21.根据权利要求18～20中任意一项所述的半导体装置，其特征在于所述第一P型扩散区域与所述第二半导体层内的除了所述第一、第二N型扩散区域的区域的一部分彼此电连接；所述第一N型扩散区域与所述第一半导体层内的除了所述第一、第二P型扩散区域的区域的一部分彼此电连接。
22.根据权利要求21所述的半导体装置，其特征在于所述第一和第二MISFET是增强型(常关)晶体管。
23.根据权利要求18～20中任意一项所述的半导体装置，其特征在于还具有在所述第一和第二栅极中的至少一方的侧面上形成的侧壁。
24.根据权利要求18～20中任意一项所述的半导体装置，其特征在于还具有与所述强电介质电容器的所述第二电极相连的旁路晶体管。
25.根据权利要求18～20中任意一项所述的半导体装置，其特征在于还包括第三半导体层；具有在所述第三半导体层上形成的第三绝缘膜、在所述第三绝缘膜上设置的第三栅极、在所述第三半导体层中的位于所述第三栅极的两侧的区域形成的第一、第二扩散区域的第三MISFET；与所述第三栅极相对设置，接收输入信号的至少一个第四栅极；介于所述第三栅极和所述至少一个第四栅极之间的至少一个第一绝缘膜；与所述第三栅极相对设置，并且与所述电压输出部电连接的第五栅极；介于所述第三栅极和所述第五栅极之间的第二绝缘膜；与所述第三半导体层内的第一扩散区域相连，按照所述至少一个第四栅极上输入的输入信号来输出输出信号的信号输出部；作为逻辑电路发挥作用。
26.根据权利要求25所述的半导体装置，其特征在于还具有与所述第三半导体层内的所述第一、第二扩散区域相连，用于分别提供具有高低差的第一、第二电压的第一、第二电压提供部；在所述信号输出部和所述第一电压提供部之间存在电阻。
27.根据权利要求25所述的半导体装置，其特征在于所述第三MISFET是NMISFET；还具有与所述第三半导体层内的所述第一、第二扩散区域相连，用于分别提供具有高低差的第一、第二电压的第一、第二电压提供部；在所述信号输出部和所述第一电压提供部之间，存在具有与所述第三栅极相连的栅极的PMISFET即第四MISFET；构成了变换器电路。
28.根据权利要求27所述的半导体装置，其特征在于所述变换器电路的阙值电压在由于所述强电介质电容器的强电介质膜在所述第三MISFET的第三栅极以及第四MISFET的栅极上感应的电位的最大值和最小值之间。
29.根据权利要求25～28中任意1项所述的半导体装置，其特征在于所述至少一个第四栅极以及所述至少一个第一绝缘膜分别被设置了相同的多个；如果在所述强电介质电容器的第二电极上外加了具有负振幅的脉冲状电压，则在所述多个第四栅极上输入的输入信号和从所述输出部输出的输出信号的逻辑关系从NOR变为NAND。
30.根据权利要求25～28中任意1项所述的半导体装置，其特征在于多个半导体装置通过开关元件配置为阵列状。
31.一种半导体装置，具有在输入信号中加载，输出输出信号的多个突触部，和接收来自所述多个突触部的多个输出信号的神经元部，其特征在于所述突触部包括半导体层；具有形成在所述半导体层上的栅绝缘膜、形成在所述栅绝缘膜上的栅极、在位于所述半导体层内的所述栅极的两侧的区域上形成的第一、第二扩散区域、介于该第一-第二扩散区域之间的通道区域、与所述MISFET的栅极相连的第一电极、与该第一电极相对的第二电极、和介于所述第一电极-第二电极之间的强电介质膜的强电介质选通晶体管；与所述强电介质选通晶体管的所述第一扩散区域电连接，用于提供输入信号的输入部；与所述强电介质选通晶体管的所述第第二扩散区域电连接，用于在所述输入信号上乘上负载系数后输出的输出部；与所述强电介质电容器的所述第二电极电连接，接收负载控制信号的负载信号输入部。
32.根据权利要求31所述的半导体装置，其特征在于还包括与所述强电介质选通晶体管的所述第二扩散区域电连接的起电阻作用的电阻性构件；夹着所述电阻性构件与所述第二扩散区域相连的电压提供部。
33.根据权利要求31或32所述的半导体装置，其特征在于所述栅极-半导体层间的电容比所述第一电极-第二电极之间的电容大。
34.根据权利要求33所述的半导体装置，其特征在于所述第一电极-第二电极彼此重叠的面积比所述通道区域的面积小。
35.根据权利要求34所述的半导体装置，其特征在于所述第一电极-第二电极彼此重叠的面积比所述通道区域的面积的1/5小。
36.根据权利要求31所述的半导体装置，其特征在于构成所述强电介质膜的材料含有由Pb、La、Ba、Sr、Bi、Zr、Ti、Ta、Nb的群构成的元素中的至少两种以上。
37.根据权利要求31所述的半导体装置，其特征在于当把输入所述负载控制信号后的所述强电介质膜的残留极化设为PW，把所述栅绝缘膜的厚度和介电常数分别设为tI、εI，把用于使所述强电介质选通晶体管的漏电流值以二位变化的对栅极外加的电压的差设为ΔVg，当真空介电常数为ε0时，所述通道区域的面积和所述第一电极-第二电极彼此重叠的面积的比用2PW×tI/(ΔVg×ε0×εI)来表示。
38.根据权利要求31～37中任意一项所述的半导体装置，其特征在于在所述负载信号输入部上外加绝对值比所述负载控制信号的最大电压大并且极性相反的电压之后，输入所述负载控制信号来进行驱动。
39.根据权利要求31～37中任意一项所述的半导体装置，其特征在于还具有介于所述强电介质电容器的所述第二电极和所述负载信号输入部之间的选择晶体管。
40.根据权利要求39所述的半导体装置，其特征在于将多个半导体装置和选择晶体管配置为阵列状。
全文摘要
提供作为神经元元件、电位发生装置、逻辑变换电路而发挥作用的半导体装置。在电位发生装置中,N型MIS晶体管(54)的源极和P型MIS晶体管(56)的源极彼此相连,并且,与输出端子(55)连接。N型MIS晶体管(54)的漏极和提供电源电压VDD的电源电压提供部(53)相连,P型MIS晶体管(56)的漏极和提供接地电压VSS的接地(57)相连。并且,N型MIS晶体管(54)的衬底电位是接地电压VSS,P型MIS晶体管(56)的衬底电位是电源电压VDD。这样,构成了从源极取出输出的源极跟随器电路。利用该电位发生装置,能得到稳定地进行NOR动作和NAND动作的切换的逻辑变换电路。
文档编号G11C27/00GK1389922SQ02121828
公开日2003年1月8日 申请日期2002年6月6日 优先权日2001年6月6日
发明者上田路人, 丰田健治, 森田清之, 大塚隆 申请人:松下电器产业株式会社