专利名称：具有经改善的兼容性的移位寄存器电路装置及其操作方法
技术领域：
本发明所涉及的领域是移位寄存器电路装置，属于具有经改善的电磁兼容性这样的电路装置以及该电路装置的操作方法。来自音频技术的本发明的示例性实施例是一个具有电源中的电流脉冲得到降低的有限脉冲响应模拟信号转换器(FIRDAC)。
移位寄存器电路装置通常包括大量逻辑元件，这些元件具有同步时钟特性。例如，音频FIRDAC包括大量触发器，其量级为100。由于时钟生成器功率的限制，到达触发器的时钟信号的引线变得平坦。在每个时钟周期，这会在电源线引发强电流脉冲。这导致产生较宽频谱的谐波，并电压击穿电源线。其他电路中的信号被阻塞，更特别地，高频电路，振荡器，锁相环(PLL)电路或者麦克风地模数(AD)转换器产生失真。干扰电压也通过衬底向芯片传播并再次被灵敏(通常是模拟电路)电路部件接收(人体效应)。而且，电源线中的高频谐波向周围环境辐射电磁波。
图1用图解法图示了FIR滤波电路装置101的一个结构图，该FIR滤波电路装置可以从现有技术中获知。这种电路装置101本质上是一个移位寄存器，包括多个级联D触发器103.1，...103.n。待滤波的输入信号通过数据线102传送到第一触发器103.1的D输入端。该例子中的输入信号是具有超采样的1位信号。各个触发器103.1，...103.n的输入信号和输出信号从数据线102中分流出来，并在倍增器级104.0，104.1，...104.n中与各自的滤波因子相乘，而滤波因子决定了FIR滤波器101的脉冲响应。经相乘的中间信号在加法器级105中相加在一起，并将其结果是输出线106上的输出信号。从而，该输出信号是所有中间信号的加权和。
来自音频技术的有限脉冲响应数模转换器(FIRDAC)的示例性实施例中，该FIRDAC是设计用于有限宽带语音信号，该信号是一个数字1位信号。通常，在n＝50和n＝150之间，触发器103.1，...103.n中，最好取n＝110。倍增器级104.0，104.1，...104.n中的滤波因子由不同等级的电流源来实现(图中没有示出)实现。1位数字信号，要么是0要么是1，涉及滤波因子的选择。输出信号是一个模拟电流信号。输入信号与数模转换同步进行低通滤波。
触发器103.1，...103.n通过在时钟信号线107上时钟信号被并行时钟同步。各个时钟发生器(图中没有示出)通常是芯片内或芯片外的振荡器，其时钟经缓冲以便驱动触发器103.1，...103.n的大型并联(容性)负载，出于该目的，常常采用多个具有递增晶体管量(transistor magnitude)的转换器。时钟发生器输出缓冲器的最后一级可以包括例如，一个具有11微米信道宽度和0.25微米信道长度的p-型MOS晶体管，以及一个具有5微米信道宽度和0.25微米信道长度的n-型MOS晶体管。典型的时钟频率可以是例如1MHz。如上文所述，并行时钟同步会在电源线引发强功率脉冲并产生不期望的影响，比如电压击穿，信号失真或者每个时钟周期都产生的类似天线的电磁波辐射。在现有技术的FIRDAC101中的这种电流脉冲可以在图6中较好的看到，在该图中，源电流以毫安为单位相对时间采用微秒为单位来作曲线。图6(a)图示了许多在大约140微秒的相对较长的时间间隔中的功率脉冲；图6(b)图示了一个大约4纳秒长的部分的该脉冲。图6(b)所示的功率脉冲具有大概-45毫安的幅度，以及大概0.24纳秒的半功率宽度。避免出现这些不期望的影响或者以任何比率消弱这些影响是所希望的。
一种减少源电流的损失的方法和设备在美国专利NO.6,100,752(Lee等人)中有描述。该专利涉及一种产生电压的激励电路，所产生的电压比可能的源电压高不少。这是通过在电容之间周期性地充电转移来实现的。所述美国专利中公开的电路包括两条激励线，每条线可以细分为多个激励级，和时钟信号，其向每个激励级提供一个时钟信号。然后，向时钟信号线具有一个多重相同延时电路，延时电路引发时钟信号经一延时达到各个子激励级。这些延时降低并分隔了源电流脉冲。然而，这种电路要求大量的延时电路，从而使系统变得复杂又昂贵，并且要求较大的接触面。延时电路也产生较大的功率损耗。
而且，考虑到美国专利NO.6,100,752，与本发明相比，其涉及完全不同类型的电路，因此其教导不能用于移位寄存器。当延时电路接入图1的时钟信号线107时，可能存在数据在数据线102中的传播数据要比时钟信号在时钟信号线107中传播快的危险；这可能导致损坏时间相关信号序列，使其接收错误数据。因此，必须对延时电路进行非常精确的设计和制造，这几乎是不太可能的。然而，在激励电路中，不存在时间相关信号序列的这种问题。
因此，本发明的一个目标是提供一个具有电磁兼容性经改善的移位寄存器电路装置，以及其操作方法，该电路和方法不存在上文提到的缺点。该电路装置和方法与现有技术的解决方法相比，复杂程度更低，成本效益却更高，并且保证所希望的时间相关信号序列。
这些和其他的目标通过在独立专利权利要求中定义的方法和电路装置来实现。具有多种优点的实施例定义在从属权利要求中。
本发明基于以下思想，即时钟信号通过串联的逻辑元件传输，将其短暂缓冲到每个逻辑元件，以取代用它来同时驱动所有逻辑元件，也就是说并行地驱动。其向每个逻辑元件提供了所期望的延时。出于该目的所需要的缓冲器，可以作为，例如两个级联变换器被提供，并且包括很小的晶体管(也就是小的宽/长比率)。正常情况下，这种缓冲器无论如何已经在触发器中存在，因此不需要特别出于该目的而使得该缓冲器可用。由于根据本发明的解决方法，无须提供独立的延时电路。
根据本发明的移位寄存器电路装置包括多个级联逻辑元件，这些逻辑元件通过一条数据线成对连接在一起，可以通过时钟信号线由时钟信号时钟同步这些元件。每个逻辑元件通过时钟信号线被成对互相串联连接。通过时钟信号线的逻辑元件的连接最好按如下进行，即在数据线上的信号和时钟信号以相反的方向传播以保持所需的启动和持续时间一致。
在所发明的、操作移位寄存电路装置的方法中，该电路装置具有多个通过一条数据线成对连接在一起的顺序级联逻辑元件，时钟信号通过串联的逻辑元件以便时钟同步逻辑元件。时钟信号最好通过逻辑元件，使得其以与数据线上的信号相反的方向传播。时钟信号最好在每个逻辑元件中延时。
本发明的优选实施例以及现有的技术状况将参考附图作更加详细的说明。有限脉冲响应(FIR)滤波器将被用作一个具体的例子；显然，尽管本发明不限于FIR滤波器，但是可以用于任何移位寄存器电路装置中，其中
图1图示了根据本发明的电路装置；图2图示了根据本发明的电路装置的第一实施例；图3图示了根据本发明的电路装置的第二优选实施例；图4图示了图3所示的电路装置的详细视图；图5图示了时钟信号在图4所示的电路装置中传播的仿真；图6图示了根据现有技术状况的具有FIR的源电流脉冲；和图7图示了图4所示的电路装置中的源电流的仿真。
根据本发明的电路装置的第一、简单实施例图示在图2中。该电路中最重要的元件，已经通过参考从现有技术状态中获知的图1进行了说明，并且在图2中被引用为类似的引用字符。在图2示出的根据本发明的电路1，时钟信号通过串联的触发器3.1，...3.n，代替图1中所示的并联。从而，时钟信号被缓冲到每个触发器3.1，...3.n，随后经过短暂的延时(见图5)。在根据本发明的电路装置中不需要图1中昂贵的延时电路108.1，...108.(n-1)。
然而，图2中的实施例具有一个缺点。由于在数据线2中传播的数据与时钟信号先7中传送的时钟信号方向相同并且一样得快，因此其启动和持续时间很可能不保持一致。这可能引发电路1在未定的状态下终止。大家知道，启动时间是有效时钟信号边缘的先前时间，在启动期间，在触发器的输入端的信号不能变化，而信号在在触发器的输入端的持续时间，在有效时钟信号的边缘之后，不必保持恒定。
图2所示的实施例的缺点在图3所示的实施例中被消除。该实施例也是基于这样的基本思想，即让时钟信号通过串行的触发器3.1，...3.n。然而，与图2相反，数据信号的传送方向与时钟信号的传送方向相反，也即，时钟信号首先被馈送到最后一个触发器3.n，然后输入到倒数第二个触发器3.(n-1)，等等，然而，数据信号则从最前面一个触发器3.1被引入到开始一直到最后一个触发器103.n。这确保了启动和保持时间保持一致。
图4图示了图3的电路装置的详细图表，并也使用相同的引用符号代表相同的元件。倍增器级4.0，...4.n在该例子中使用两次，以便能够形成不同的信号从而减少噪声。PCEL1，...，PCELOn是倍增器级4.0，...4.n的示例名称。倍增器级4.0，...4.n的微分输出分别是outn和outp。微分输出线分别是指61和62。在图4的表示中，数据信号在数据线2按照从左到右传播；触发器3.1，...3.n的数据输入和输出分别指d和q。在另一方面，时钟信号在时钟信号线7按照从右到左进行传播；触发器3.1，...3.n的时钟信号输入和输出分别是clk和clk_o。两条电源线91，92分别向触发器3.1，...3.n提供基本电压vss和0V，或者一个操作电压vdd，2.5V。
图5图示了时钟信号在图4的电路装置中传播的仿真图，在图4的表示中，时钟信号电压以伏特为单位相对时间以微秒为单位作曲线。上升边缘70.0对应进入的时钟信号。第二边缘70.1对应于第一触发器3.1的时钟信号，第三边缘70.2对应第二触发器3.2的时钟信号而最后一个上升缘70.n对应最后一个触发器3.n的时钟信号。该仿真提供了电路装置1的具有n＝110的触发器之间的、9.43纳秒的时钟信号传播时间，其与每个触发器0.086纳秒的时钟延时相对应。
图7图示了图4的电路装置中的电源线92中的源电流的仿真，其中电流单位采用毫安相对时间采用微秒作曲线。通过图7和图6作比较，显示了本发明相对现有技术状况的优越性所在。在根据本发明的电路装置1中，大概每600微秒产生一次功率脉冲，该功率脉冲的振幅大概为-2毫安，可以从图7(a)看出；该振幅比现有技术的状态中小大概20个因子。进一步考虑该功率脉冲，如图7(b)所示，显示该功率脉冲由高频震荡波组成，但是其振幅却只有0.7毫安，因此其量值比现有技术状况低两个数量级。
因而，本发明通过时钟同步串联的逻辑元件来按照时间相关的方式分配电流，从而使功率脉冲的发生至少减少20因子。这扩大了功率脉冲的持续时间，从而极大地减少了不期望的噪声的起因。这是在集成电路的发展中，例如音频技术或者移动技术具有重要意义的一步。这里，大家知道，电磁兼容性和信号质量起到重要的作用。功率脉冲的减少也同时伴随着功率的节省以及电池寿命的延长，但是这个优点最多也只能算作第二重要。
权利要求
1.一种移位寄存器电路装置，包括多个按顺序级联的逻辑元件，这些逻辑元件通过数据线互相成对连接，所述元件可以通过时钟信号线向其输入由时钟信号进行时钟同步，其中，逻辑元件通过时钟信号线成对串联连接。
2.如权利要求1的电路装置，其中逻辑元件通过时钟信号线连接在一起，使得数据线上的信号和时钟信号以相反的方向传播送。
3.如前述权利要求之一的电路装置，其中逻辑元件是触发器，最好是D-触发器。
4.如前述权利要求之一的电路装置，其中电路装置包括一个有限脉冲响应滤波器和最好包括一个有限脉冲响应数模转换器。
5.如权利要求4的电路装置，其中电路装置包括多个倍增器级，用于从按顺序级联的逻辑元件中分流出来的中间信号乘以一个滤波因子，以及一个混合级加法器级，用于把经相乘的中间信号加在一起。
6.如前述权利要求之一的电路装置，其中电路装置包括50-150，最好是110个逻辑元件。
7.如前述权利要求之一的电路装置，其中每个逻辑元件包括一个缓冲器元件，用于缓冲时钟信号，最好是两个级联的变换器。
8.一种操作移位寄存器电路装置的方法，移位寄存器电路装置包括多个按照顺序级联的逻辑元件，这些逻辑元件通过一条数据线互相成对连接，其中时钟信号串行通过串连的逻辑元件，向以时钟同步逻辑元件传送时钟信号。
9.如权利要求8的方法，其中时钟信号通过逻辑元件使得时钟信号以与数据线上的信号相反的方向的传送与数据线上的信号传送方向相反。
10.如权利要求8或9的方法，其中时钟信号在每个逻辑元件中延时。
全文摘要
分别用于音频技术的移位寄存器电路装置(1)，或者一个有限脉冲响应数模转换器，包括多个按照顺序级联的触发器(3.1，...3.n)，通过一条数据线(2)成对连接，其中元件通过时钟信号线(7)上的时钟信号被时钟同步。触发器(3.1，...3.n)随后通过时钟信号线(7)串行成对连接。通时钟信号线(7)的触发器(3.1，...3.n)之间的连接，其状况如下，数据线(2)中的信号与时钟信号按照相反方向传播以时启动和持续时间所保持一致。由于延时，而延时发生在每个触发器(3.1，...3.n)中，触发器(3.1，...3.n)的时钟输入并不同步，使得在电源线仅仅产生较轻微的功率脉冲。因此，电路装置(1)具有经改善的电磁兼容性而不必附加独立的延时电路。
文档编号G11C19/28GK1675719SQ03819111
公开日2005年9月28日 申请日期2003年8月4日 优先权日2002年8月8日
发明者M·罗赫尔, M·舍伦伯格 申请人:皇家飞利浦电子股份有限公司