专利名称：集成电路存储器装置及控制延迟锁定环电路的方法
技术领域：
本发明涉及一种包括延迟锁定环(DLL)电路的集成电路存储器装置。
背景技术：
和集成电路存储器装置有关的问题是功耗。造成相当大量的功耗的一个集成电路存储器装置的一个组成部件，是延迟锁定环电路。延迟锁定环(DLL)电路被用于诸如同步动态随机存取存储器(SDRAM)中。这种类型的DRAM以与一个从外部所施加的时钟信号同步的方式操作。尤其是，所述DLL电路根据外部所施加的时钟信号产生一个用于同步的内部时钟信号。
SDRAM和DRAM通常是易失性存储器装置类型其含意是，指示逻辑值的、通过电容存于所述存储器装置的电荷会随着时间而泄漏。这种泄漏是由所述存储器装置中的寄生电容引起的。因此，这种易失性存储器装置进行刷新操作，在该操作中刷新所述电荷。在刷新操作期间，不需要由DLL电路所产生的内部时钟信号。结果，一种降低功耗的现有技术包括在刷新模式期间停止向DLL电路供电并重置(reset)DLL电路。
DLL电路包括相位检测器(phase detector)和可变延迟单元(variabledelay unit)。所述相位检测器检测外部时钟信号和由DLL电路所产生的一个反馈型的内部时钟信号之间的相位差。所述可变延迟单元通过根据检测到的相位差而改变的总量对外部时钟信号进行延迟，以产生内部时钟信号。一旦加电，DLL电路通常占用200个以上的时钟周期来锁定外部时钟信号。这就是说，在产生内部时钟信号的过程中，DLL电路占用200个以上的时钟周期用于可变延迟单元以充分地稳定延迟量。因此，由可变延迟单元所形成的延迟经常被称作锁定信息(locking information)。当DLL电路被重置时，诸如在刷新操作期间，就失去了所述锁定信息。更具体地说，重置DLL电路导致可变延迟单元重置到一个预编程序的(preprogrammed)延迟。从而，在每个刷新操作之后，在DLL电路锁定到外部时钟信号并且开始产生一个合适的内部时钟信号之前，必须经过200个以上的时钟周期。同样地，在每个刷新操作之后在所述存储器装置能够开始又一个操作之前需要200个以上的时钟周期。
因此，频繁的刷新操作可能会降低半导体存储器的性能。而且，在200个以上的时钟周期的锁定操作期间所消耗的功率，可能会抵销(off-set)所有功耗的降低量，其中所述功耗的降低量是通过在刷新操作期间停止向DLL电路供电并重置DLL电路所实现的。
发明内容
在本发明的存储器装置中，在操作的刷新模式期间，控制信号发生器选择性地向DLL电路供电。在一个示范性实施例中，所述控制信号发生器是否向DLL电路供电是基于一个选择信号来确定的。
在一个示范性实施例中，根据一个由存储器装置所收到的模式寄存器设置命令，产生所述选择信号。在另一示范性实施例中，所述选择信号是一个由外部提供的信号。在另外的实施例中，存储器装置的熔丝电路(fusecircuit)是可编程的，以便在刷新模式期间产生一个选择信号。
在另外的实施例中，设有第一和第二译码器(decoder)。所述第一译码器译码第一刷新命令以产生一个刷新模式指示信号，其中该信号指示存储器装置是否处于刷新模式。所述第二译码器译码第二刷新命令以产生一个第二内部刷新信号，其中该信号指示在刷新模式期间是否向DLL电路供电。
在又一实施例中，存储器装置的振荡器，产生振荡信号，用于顺序地使得存储器装置的字线在刷新操作期间也产生选择信号，以便控制信号发生器在开始产生用于刷新操作的振荡信号之后的一段时间，切断向DLL电路的供电。
在本发明的又一实施例中，能与任一上述实施例相结合，所述控制信号发生器在刷新模式期间，根据所述选择信号，控制所述DLL电路以选择性地重置所述锁定信息。
通过在下面所给出的详细描述和附图，将更加充分地理解本发明，其中相同的部件用相同的参考数字指示，所给出的仅仅是为了说明而不是对本发明的限制，其中
图1示出了根据本发明一个实施例的半导体存储器装置的一部分，其包括一个延迟锁定环(DLL)电路；图2示出了MRS命令的一个例子，其使得图1中的MRS信号发生器产生一个选择信号PMRS；图3示出了图1中的DLL控制信号发生器的一个示范性实施例；图4示出了图1中电源发生器(power generator)的一个示范性实施例；图5示出了图1中根据本发明的DLL电路的一个示范性实施例；图6更加详细地部分地示出了DLL电路的可变延迟单元；图7示出了所述DLL电路中的内部节点的初始结构的一个示范性实施例；图8示出了发生刷新操作的第一种情况的时序图，但是选择信号PMRS指示应该继续向DLL电路供电并且没有重置操作将要发生；图9示出了发生刷新操作的第二种情况的时序图，并且选择信号PMRS指示切断向DLL电路的供电并重置DLL电路；图10示出了根据本发明第二实施例的半导体存储器装置的一部分，其包括一个DLL电路；图11示出了根据本发明第三实施例的半导体存储器装置的一部分，其包括一个DLL电路；图12示出了在本发明第三实施例中的熔丝(fuse)信号发生器的一个示范性实施例；图13示出了根据本发明第四实施例的半导体存储器装置的一部分，其包括一个DLL电路；图14示出了用于本发明第四实施例的DLL控制信号发生器的一个示范性实施例；图15示出了在第四实施例中所产生的信号的时序16示出了根据本发明第五实施例的半导体存储器装置的一部分，其包括一个DLL电路；图17示出了根据本发明第六实施例的半导体存储器装置的一部分，其包括一个DLL电路；图18示出了在第六实施例中所产生的信号的时序图。
具体实施例方式
图1示出了根据本发明一个实施例的半导体存储器装置的一部分，其包括一个延迟锁定环(DLL)电路。如图所示，所述半导体存储器装置包括一个模式寄存器设置(MRS)信号发生器600，其根据一个MRS命令和一个键地址(key address)而产生一个选择信号PMRS。用这样的方式，所述MRS信号发生器600作为选择信号发生器进行操作。众所周知，MRS命令是与一预定组的信号相关的命令，其中所述信号是施加于半导体存储器装置其中的一个引脚上的信号。而且，众所周知，与MRS命令相关的键地址可供一扩展组MRS命令使用。在本发明的该实施例中，所述选择信号PMRS起选择信号的作用，指示在刷新模式期间是否要将电源施加到半导体存储器装置的DLL电路610上。而且，所述选择信号PMRS指示是否要重置所述DLL电路610中的锁定信息。
图2示出了MRS命令的一个例子，其使MRS信号发生器600产生一个选择信号PMRS。如图所示，MRS命令包括一个芯片选择引脚/CS，一个行地址选通(row address strobe)引脚/RAS，一个列地址选通(column addressstrobe)引脚/CAS，以及一个写允许(write enable)引脚/WE。在一个从外部所施加的时钟信号ECLK的上升沿，当输入MRS命令时，MRS信号发生器600根据所施加的键地址确定是否产生一个逻辑高电平(logic high)或逻辑低电平(logic low)选择信号PMRS。在本发明的该实施例中，逻辑高电平选择信号PMRS指示在刷新操作期间向DLL电路610供电并且不重置DLL电路610。逻辑低电平选择信号指示在刷新操作期间停止向DLL电路610供电并且重置DLL电路610。
图1中的半导体存储器装置的命令译码器630，以类似的方式产生内部刷新信号PREF。即，根据通过把一预定组信号施加到半导体存储器装置的引脚上所认定的刷新进入命令(refresh entrance command)，命令译码器630产生诸如一个逻辑高电平的内部刷新信号PREF，以便指示所述半导体存储器装置处于刷新模式中。当通过把另一预定组信号施施加到所述半导体存储器装置的引脚上来认定一刷新退出命令时，所述命令译码器630产生诸如一个逻辑低电平的内部刷新信号PREF，以便指示所述半导体存储器装置没有在刷新模式中。
响应于指示刷新模式的内部刷新命令，一振荡器660产生一个振荡信号POSC。一个行译码器650，响应于指示刷新模式的所述内部刷新信号PREF，以与振荡信号POSC同步的方式顺序地激活半导体存储器装置的字线，直到所述刷新模式结束。
DLL控制信号发生器620接收所述选择信号PMRS和内部刷新信号PREF，并产生一个重置信号RESET和一个电源控制信号POFF。重置信号RESET指示DLL 610是否应重置所述锁定信息。电源控制信号POFF指示电源发生器640是否应停止向DLL电路610供电。
图3示出了DLL控制信号发生器620的一个电路框图。如图所示，DLL控制信号发生器620包括第一—第三反相器(inverter)I1-I3，其被串联地连到一个第一NAND门(与非门)NAND1的其中一个输入端。第一反相器I1在其输入端接收内部刷新信号PMRS，并且第一NADN门NAND1在其另一个输入端接收所述内部刷新信号PREF。第一NOR门(或非门)NOR1输入第一NAND门NAND1的输出和选择信号PMRS，并产生重置信号RESET。
与第五反相器I5一起被串联地连到第二NAND门NAND2的输入端的第四反相器I4，也接收内部刷新信号PREF。第二NAND门NAND2被交叉连接到一第三NAND门NAND3。第六反相器I6输入重置信号RESET，并把其输出端连至第三NAND门NAND3的另一输入端。第三NAND门NAND3产生电源控制信号POFF。
重置信号RESET、电源控制信号POFF及内部刷新信号PREF的初始状态，是逻辑低电平。假定内部刷新信号PREF在刷新模式期间为逻辑高电平，并且选择信号PMRS是低电平(指示停止供电并重置DLL电路610中的锁定信息)，那么重置信号RESET变成逻辑高电平，并接着电源控制信号POFF变成逻辑高电平。假定内部刷新信号PREF在刷新模式期间变成逻辑高电平，并且所述选择信号PMRS是逻辑高电平(指示继续供电并保留DLL电路610中的锁定信息)，那么重置信号RESET和电源控制信号POFF是逻辑低电平。
返回图1，电源发生器640接收一参考电压VREF和电源控制信号POFF，并向DLL电路610提供一电源电压IVC。图4示出了一个电源发生器640的实施例。如图所示，电源发生器640包括第一PMOS晶体管MP1，其连在电源电压VDD和并联的第二及第三PMOS晶体管MP2和MP3之间。第四和第五PMOS晶体管MP4和MP5被相互连接并分别连至第二和第三PMOS晶体管MP2和MP3。第一和第二NMOS晶体管MN1和MN2被分别连在第二和第三PMOS晶体管MP2和MP3及第三NMOS晶体管MN3之间。第三NMOS晶体管MN3还被接地。
第一PMOS晶体管MP1的栅极接收电源控制信号POFF；第二和第三PMOS晶体管MP2和MP3的栅极被连在一起并且还连到第二NMOS晶体管MN2；第四和第五PMOS晶体管MP4和MP5的栅极被连在一起并且从第七反相器I7处接收一个电源控制信号POFF的反相信号(inverse)。第三NMOS晶体管MN3的栅极也接收电源控制信号POFF的反相信号。第一NMOS晶体管MN1的栅极接收一个参考电压VREF，并且第二NMOS晶体管MN2的栅极提供电源电压IVC给DLL电路610。
第二NMOS晶体管MN2的栅极也被连至第六PMOS晶体管MP6和第四NMOS晶体管MN4的串联的公共节点上。第六PMOS晶体管MP6和第四NMOS晶体管MN4被串联地连在电源电压VDD和地之间。第六PMOS晶体管MP6的栅极被连至第二PMOS晶体管MP2和第一NMOS晶体管MN1之间的公共节点N1上。第四NMOS晶体管MN4的栅极接收电源控制信号POFF。
电源发生器640根据参考电压VREF和电源控制信号POFF，产生电源电压IVC。假定电源控制信号POFF是逻辑低电平(指示向DLL电路610供电)，那么根据所述参考电压VREF产生电源电压IVC。例如，如果电源电压IVC小于参考电压VREF，公共节点N1就变成低电平并且接着第六晶体管MP6提高电源电压IVC，这就增加了向DLL电路610的电荷供应。另外，如果电源电压IVC大于参考电压VREF，那么公共节点N1就变成高电平并且接着第六晶体管MP6降低电源电压IVC，这就减少了向DLL电路610的电荷供应。
如果电源控制信号POFF是逻辑高电平，那么第一PMOS晶体管MP1截止，第四和第五PMOS晶体管MP4和MP5导通，第三NMOS晶体管MN3截止，以及第四NMOS晶体管MN4导通。因此，第四NMOS晶体管MN4把电源电压IVC引至地。这就结束了向DLL电路610的供电。
返回图1，DLL电路610接收外部时钟信号ECLK，并根据该外部时钟信号ECLK产生一个内部时钟信号ICLK。DLL电路610通过由电源发生器640所提供的电源电压IVC被加电。在所述刷新模式期间，如内部刷新信号PREF所指示的，DLL电路610如在下面更加详细的描述那样停止刷新存于DLL电路610中的锁定信息。而且，DLL电路610，根据从DLL控制信号发生器620处接收到的重置信号RESET，重置所述锁定信息。
图5根据本发明示出了DLL电路610的一个实施例。如图所示，DLL电路610包括一个DLL时钟发生器6200，其根据外部时钟信号ECLK和内部刷新信号PREF产生一个DLL时钟信号CLK_DLL。众所周知，一可变延迟单元6230，参照图6在下面对其进行了更加详细的描述，根据从相位检测器6210处收到的相位信息，延迟DLL时钟信号CLK_DLL，以便产生内部时钟信号ICLK。以可选择方式，一个公知的、复制延迟单元(replica delay unit)6240，内部时钟信号ICLK作为反馈时钟信号FCLK由相位检测器6210接收之前对其进行延迟。复制延迟单元6240复制，诸如数据输出缓冲延迟(未示出)，以便相位检测器6210接收关于内部时钟信号ICLK和外部时钟信号ECLK之间的相位关系的准确信息。又如公知的，相位检测器6210检测外部时钟信号ECLK和以反馈时钟信号FCLK的形式代表的内部时钟信号ICLK之间的相位差。相位检测器6210输出相位差信息给可变延迟单元6230。
如图5中详细示出的，DLL时钟发生器6200包括一个反相器I8，其使内部刷新信号PREF反相；一NAND门ND1，使由反相器I8所输出的被反相的内部刷新信号与外部时钟信号ECLK进行与非运算；以及一个反相器I9，其使NAND门ND1的输出反相。如将被认识到的，当内部刷新信号PREF是指示半导体存储器装置没有在刷新模式的逻辑低电平时，外部时钟信号ECLK作为DLL时钟信号CLK_DLL被输出。当内部刷新信号PREF是指示半导体存储器装置在刷新模式的逻辑高电平时，DLL时钟信号CLK_DLL保持逻辑低电平的稳定状态而不管外部时钟信号ECLK的状态如何。用这种方式，DLL时钟发生器6200起禁用电路的作用，其禁用可变延迟单元6230的功能。
图6更加详细地部分地示出了可变延迟单元6230的公知的结构。由于可变延迟单元6230是一种公知的部件，所以仅仅示出了那些有助于更易理解本发明的可变延迟单元6230的方面。如图所示，控制逻辑6232接收DLL时钟信号CLK_DLL和相位差信息PD。控制逻辑6232根据DLL时钟信号CLK_DLL和相位差信息，以公知的方式，产生状态改变信息。数字寄存器6234接收状态改变信息并根据该状态改变信息改变状态。存于数字寄存器6234中的状态指示相当数量的延迟，按该数量来延迟外部时钟信号ECLK，以便产生内部时钟信号ICLK。如将被认识到，在数字寄存器6234中的状态信息代表用于DLL电路610的锁定信息。所述锁定信息作为控制信息被输出给延迟元件单元(delay cell unit)62 36。延迟元件单元6236按照由控制信息所指示的延迟量，延迟外部时钟信号ECLK，以便产生内部时钟信号ICLK。
当重置时，数字寄存器6234加载一个代表预定延迟量的预编程序的值。在操作期间，根据来自于控制逻辑6232的状态改变信息增加和减少该值。在刷新操作期间，其中DLL电路610没有被重置，DLL时钟信号CLK_DLL保持在逻辑低电平值。结果，控制逻辑6232不改变状态改变信息，并且在数字寄存器6234中的锁定信息保持不变。即，禁止可变延迟单元6230调整所述锁定信息。
重置信号RESET，当其指示一重置操作时，还初始化DLL电路610的内部节点。图7示出了所述内部节点的初始结构的一个示范性实施例，并且所述内部节点可置于相位检测器6210、复制延迟单元6240和/或可变延迟单元6230中。如图7所示，初始结构包括一个传递门(pass gate)S1，根据开关信号(switch signal)S和反相开关信号/S，传递信号给内部节点N2。所传递信号的逻辑值被锁存器L锁存，其中所述锁存器L由反相器I10和I11构成。因此，内部节点N2的逻辑值的反相信号也是锁存器L的输出。一个NMOS晶体管6101根据重置信号RESET，选择性地把内部节点N2接地。即，当重置信号RESET是逻辑高电平时，其指示一重置操作，内部节点被引至地；如此就初始化了内部节点。
接着将参照图8和9，对本发明的该实施例的操作进行回顾。图8示出了发生刷新操作的第一种情况的时序图，但是选择信号PMRS指示向DLL电路610的供电应该继续并且没有重置操作将要发生。图9示出了发生刷新操作的第二种情况的时序图，并且选择信号PMRS指示切断向DLL电路610的供电并重置DLL电路610。
如在图8中所示出的，如果刷新进入命令在时钟周期C1进入，则从某一起始(starting)字线WLj(j是一个自然数)处执行刷新操作。图1中的振荡器660，产生具有脉冲O1，O2......，Ok-1的振荡信号POSC。在这种情况下，最初所述选择信号PMRS被设置为逻辑高电平，并在刷新操作期间保持该电平。因此，如图所示，重置信号RESET和DLL电源控制信号POFF保持逻辑低电平。所述DLL电源电压IVC继续为高电平，并且不重置DLL电路610。换句话说，尽管刷新进入命令，供给DLL电路610某一电源电压，并且能够产生内部时钟信号ICLK，虽然没有刷新锁定信息。如果刷新退出命令在时钟周期C2进入，则刷新操作停止，并重新开始刷新所述锁定信息。不过，内部时钟信号ICLK几乎是立即可用的。即，像当锁定信息被重置时一样，DLL电路610不需要200个以上的时钟周期以开始产生一可用的内部时钟信号ICLK。
如上面所提到的，图9示出了这种情况的时序图，其中在刷新操作期间切断向DLL电路610的供电并重置DLL电路610。如图所示，如一刷新进入命令在时钟周期C1进入，则在某一起始字线WLj(j是一个自然数)处执行刷新操作。这里，选择信号PMRS是逻辑低电平；并且从而，重置信号RESET被设置为逻辑高电平，其导致了DLL电路610中的锁定信息的重置。在重置信号RESET变为逻辑高电平之后，DLL电源控制信号POFF被置为逻辑高电平。结果，所述电源电压IVC被置为接地电压(ground voltage)，以致于不能产生内部时钟信号ICLK。如果一刷新退出命令在时钟周期C2进入，则刷新操作停止，这意味着重新向DLL电路610供电。接着在最少200个时钟周期延迟时间内产生内部时钟信号ICLK。
图10示出了根据本发明第二实施例的半导体存储器装置的一部分，其包括一个DLL电路。除了图2的实施例没有包括MRS信号发生器600之外，本发明的该第二实施例与图1中所示出的第一实施例相同。作为替代，加在DLL控制信号发生器620上的选择信号PMRS，是一个从外部施加的信号。
图11示出了根据本发明第三实施例的半导体存储器装置的一部分，其包括一个DLL电路。除了MRS信号发生器600被熔丝(fuse)信号发生器1200所取代之外，该第三实施例与图1中所示出的第一实施例相同。熔丝信号发生器1200根据至少一个包含于其中的熔丝的状态，产生一逻辑高电平或逻辑低电平选择信号PFUSE。
图12示出了熔丝(fuse)信号发生器1200的一个示范性实施例。如图所示，一PMOS晶体管1201与熔丝F1被串联地连在电源电压和地之间。在加电期间，PMOS晶体管1201在其栅极接收一加电信号，其导通了PMOS晶体管1201。假定，熔丝F1是完整的，一在PMOS晶体管1201和熔丝F1之间的内部节点N3获得一逻辑低电平值。由反相器1203和1205所构成的锁存器L2锁存该值。另一反相器1207把锁存器L2的输出反相以便产生选择信号PFUSE。
当熔丝F1是完整的时侯，选择信号PFUSE是逻辑低电平，其指示在刷新操作期间，应该切断给DLL电路610的电源并重置DLL电路610。然而，熔丝F1一被切断，内部节点N3就变成逻辑高电平。因此，选择信号PFUSE是逻辑高电平，其指示在刷新操作期间，应该供电给DLL电路610并且不应重置DLL电路610。
图13示出了根据本发明第四实施例的半导体存储器装置的一部分，其包括一个DLL电路。除了用第二命令译码器1470取代了MRS信号发生器600并且用DLL控制信号发生器1420取代了DLL控制信号发生器620以外，该第四实施例与图1中所示出的第一实施例相同。第二命令译码器1470接收一个第二刷新命令并根据所述第二刷新命令产生一个第二内部刷新信号PREF2。
图14示出了用于本发明第四实施例的DLL控制信号发生器1420的一个示范性实施例。如图所示，一个反相器1402，其把第二内部刷新信号PREF2反相；和一个NAND门1404，其使反相器1402的输出与第一内部刷新信号PREF1进行与非运算。一个反相器1406，其把NAND门1404的输出反相，以产生一个延迟刷新信号PREFD。一个与反相器1410和1412相串联的反相器1408，输入所述延迟刷新信号PREFD。一个NOR门1414输入所述延迟刷新信号PREFD和反相器1412的输出，并输出所述重置信号RESET。
一反相器1416把重置信号RESET反相。一个与一NAND门1424交叉连接的NAND门1418，输入反相器1416的输出，并输出电源控制信号POFF。如在图14中所进一步示出的，一个反相器1422，其与一个反相器1426串联地连接，输入第一内部刷新信号PREF1。反相器1426把其它输入施加到NAND门1424上。
参照图15，将更加详细地描述第四实施例和DLL控制信号发生器1420的操作。图15示出了在第四实施例中所产生信号的时序图。如图所示，在时钟周期C1，把第一刷新命令REFRESH_1输入给半导体存储器装置并且刷新操作开始。即，振荡器660产生振荡信号POSC，并且字线被顺序地激活。如公知的，字线信号的刷新操作的顺序，根据内部刷新计数器(未示出)来执行。
如果第二刷新命令输入REFRESH_2，被施加于半导体存储器装置，则产生第二内部刷新信号PREF2。第二内部刷新信号PREF2的产生，导致了用脉冲送出逻辑高电平的重置信号RESET，这样就使得电源控制信号POFF变为逻辑高电平。结果，DLL电路610被重置并且接着切断供给DLL电路610的电源。当电源控制信号POFF变为逻辑高电平时，内部时钟信号ICLK变为逻辑低电平。第二刷新命令被叫做DLL命令，因为所述DLL命令产生一个DLL指示信号，其指示在刷新模式期间DLL电源是否要供电给DLL电路。换句话说，DLL指示信号确定导通/截止DLL电路的状态。
图16示出了根据本发明第五实施例的半导体存储器装置的一部分，其包括一个DLL电路。除了图14的实施例没有包括一个第二命令译码器1470外，本发明的该第五实施例与图13中所示出的第四实施例相同。作为替代，施加在DLL控制信号发生器1420上的第二刷新信号PREF2，是一个从外部施加的信号。
图17示出了根据本发明第六实施例的半导体存储器装置的一部分，其包括一个DLL电路。除了图17的实施例没有包括一个第二命令译码器1470并且用一振荡器1860取代了振荡器660之外，本发明的该第六实施例与图13中所示出的第四实施例相同。除了产生振荡信号POSC外，振荡器1860还产生一个第二振荡信号POSC2，其代替了第二内部刷新信号PREF2。即，DLL控制信号发生器1420，以和输入第二内部刷新信号PREF2相同的方式，输入第二振荡信号POSC2。
参照图18将更加详细地描述第六实施例的操作的一个实施例。图18示出了在第六实施例中所产生的信号的时序图。如图所示，在时钟周期C1，输入一刷新命令REFRESH并接着开始刷新操作。即，振荡器1860产生振荡信号POSC，并且顺序地认定所述字线。在经过了至少一个刷新操作(即，认定每个字线)之后，启用第二振荡信号POSC2。在产生第二振荡信号POSC2之前所发生的刷新周期的数量，是一个由半导体存储器装置的设计者所设置的设计参数。
第二振荡信号POSC2的启用，导致了逻辑高电平重置信号RESET的产生。所述重置信号RESET初始化(即，重置)DLL电路610的内部节点。接着电源控制信号POFF转变为逻辑高电平并致使对DLL电路的供电被切断。接着，这又导致内部时钟信号ICLK变为逻辑低电平。
本发明公开了在刷新操作期间DLL电路可选择导通/截止。本发明还公开了在至少一个刷新操作之后DLL电路的截止。此外，当DLL电路被持续供电时，DLL电路保持锁定信息。从而，利用本发明，能够可选择性地实现功耗的降低或性能的改善。
虽然，参照有限数目的实施例已经公开了本发明，但是本领域的技术人员，从这种公开中受益，将从中意识到许多修改和变化。其意在所有这种修改和变化都落入本发明的精神和范围内。
权利要求
1.一种集成电路存储器装置，包括一个延迟锁定环电路；一个延迟锁定环电源，其供电给所述延迟锁定环电路；以及一个控制信号发生器，其在集成电路存储器装置的刷新模式期间根据一选择信号控制所述延迟锁定环电源以选择性地供电给延迟锁定环电路。
2.根据权利要求1的所述装置，其中第一时钟信号根据一参考时钟信号和锁定信息，锁定信息是关于第一时钟信号和参考时钟信号之间的相位关系的信息，及所述控制信号发生器进一步地根据所述选择信号，在集成电路存储器装置的刷新模式期间，控制延迟锁定环电路以选择性地重置锁定信息。
3.根据权利要求2的所述装置，其中第一时钟信号是在延迟锁定环电路内反馈的反馈时钟信号及由延迟锁定环电路产生的内部时钟信号其中的一个。
4.根据权利要求2的所述装置，其中延迟锁定环电路包括一个相位检测器，其检测第一时钟信号和参考时钟信号之间的相位差；一个可变延迟电路，其根据所述相位差来调整锁定信息，并根据所述锁定信息延迟所述参考时钟信号以产生第一时钟信号；及一个禁用电路，其在刷新模式期间禁用所述可变延迟电路的调整功能。
5.根据权利要求4的所述装置，其中禁用电路使参考时钟信号在刷新模式期间保持一个稳定的逻辑状态。
6.根据权利要求1的所述装置，还包括一个选择信号发生器，其根据由所述集成电路存储器装置所收到的一个模式寄存器设置命令产生所述选择信号。
7.根据权利要求1的所述装置，其中所述选择信号是一个从外部提供的信号。
8.根据权利要求1的所述装置，还包括一个熔丝电路，用来在刷新模式期间产生所述选择信号。
9.根据权利要求1的所述装置，还包括一个第一命令译码器，其对一刷新命令进行译码以便产生一个刷新模式指示信号，该信号指示所述集成电路存储器装置是否处于刷新模式，并发送所述刷新模式指示信号给控制信号发生器和所述延迟锁定环电路。
10.根据权利要求9的所述装置，还包括一个第二命令译码器，其对一个延迟锁定环命令进行译码以便产生一个延迟锁定环指示信号，该信号指示在刷新模式期间延迟锁定环电源是否要供电给延迟锁定环电路，并将延迟锁定环指示信号作为所述选择信号发送给控制信号发生器。
11.根据权利要求1的所述装置，其中所述控制信号发生器最初控制延迟锁定环电源以供电给延迟锁定环电路并接着控制延迟锁定环电源以切断向延迟锁定环电路的电源。
12.根据权利要求1的所述装置，其中所述延迟锁定环电路根据一个参考时钟信号和锁定信息产生一个第一时钟信号，所述锁定信息是关于在第一时钟信号和参考时钟信号之间的相位关系的信息；所述控制信号发生器控制延迟锁定环电路，以便在所述集成电路存储器装置的刷新模式期间，根据所述选择信号选择性地重置所述锁定信息；及所述控制信号发生器最初控制所述延迟锁定环电路以便保持锁定信息并接着控制延迟锁定环电路以重置所述锁定信息。
13.根据权利要求1的所述装置，还包括一个行地址译码器，其在刷新模式期间根据一振荡信号依次产生字线信号；及一个振荡器，在刷新模式期间产生所述振荡信号。
14.根据权利要求13的所述装置，其中所述振荡器产生所述选择信号，以便控制信号发生器控制所述延迟锁定环电源以在产生振荡信号之后的至少一段时间内切断给延迟锁定环电路的电源。
15.根据权利要求14的所述装置，其中所述一段时间是用于行地址译码器若干次产生每个字线信号的一段时间。
16.根据权利要求14的所述装置，其中所述一段时间是用于行地址译码器一次产生每个字线信号的一段时间。
17.根据权利要求14的所述装置，其中所述延迟锁定环电路根据一个参考时钟信号和锁定信息产生一个第一时钟信号，所述锁定信息是关于在第一时钟信号和参考时钟信号之间的相位关系的信息；所述控制信号发生器控制延迟锁定环电路，以便在所述集成电路存储器装置的刷新模式期间，根据所述选择信号选择性地重置所述锁定信息；及所述振荡器产生所述选择信号，以便所述延迟锁定环电路在产生振荡信号之后的一段时间内截止。
18.根据权利要求1的所述装置，其中所述延迟锁定环电路根据一个重置信号被重置；并且所述控制信号发生器在集成电路存储器装置的刷新模式期间选择性地产生所述重置信号。
19.一种控制集成电路存储器装置的延迟锁定环电路的方法，包括在所述集成电路存储器装置的刷新模式期间，控制延迟锁定环电源以选择性地供电给延迟锁定环电路。
20.一种集成电路存储器装置，包括一个延迟锁定环电路，其接收一个外部时钟信号并产生一个内部时钟信号；其特征在于，所述延迟锁定环电路在第一个刷新操作期间导通并且在第二个刷新操作期间截止。
21.根据权利要求20的所述装置，还包括一个选择信号发生器，其用来在第一个刷新操作和第二个刷新操作之间选择刷新操作。
22.根据权利要求21的所述装置，其中所述选择信号发生器产生一个选择信号。
23.根据权利要求22的所述装置，其中所述选择信号是通过编程方式产生的。
24.根据权利要求23的所述装置，其中所述编程方式是通过一个模式寄存器设置命令。
25.根据权利要求22的所述装置，其中所述选择信号是由一个外部引脚输入的。
26.根据权利要求22的所述装置，其中所述选择信号是一个熔丝信息信号。
27.一种集成电路存储器装置，包括一个延迟锁定环电路，所述延迟锁定环电路根据一个参考时钟信号和锁定信息产生一个第一时钟信号，所述锁定信息是关于在第一时钟信号和参考时钟信号之间的相位关系的信息；及一个控制信号发生器，其控制延迟锁定环电路以便在所述集成电路存储器装置的刷新模式期间，根据一个选择信号选择性地重置所述锁定信息。
28.根据权利要求27的所述装置，其中所述控制信号发生器还控制所述延迟锁定环电路以便停止更新所述锁定信息并进入一个断电的状态。
全文摘要
一个集成电路存储器装置的延迟锁定环电源，其供电给延迟锁定环电路，和一个控制信号发生器，其在集成电路存储器装置的刷新模式期间，根据一个选择信号，控制所述延迟锁定环电源以便选择性地供电给延迟锁定环电路。
文档编号G11C7/22GK1527484SQ200410033080
公开日2004年9月8日 申请日期2004年3月4日 优先权日2003年3月4日
发明者林钟亨, 成熹庆 申请人:三星电子株式会社