专利名称：非挥发性存储单元的制作方法
技术领域：
本发明涉及一种非挥发性存储单元的制作方法，特别是涉及一种单一存储单元二位(1 cell 2 bit)的非挥发性存储单元的制作方法，并可应用于制作快闪存储(Flash memory)单元与硅-氧化硅-氮化硅-氧化硅-硅型(silicon-oxide-nitride-oxide-silicon，SONOS)存储单元。
背景技术：
近年来非挥发性存储器拜可携式电子产品需求所赐，有明显增加需求的现象。而随着快闪式存储器工艺技术的日趋成熟以及可携式电子系统市场的增加，高密度、高容量的快闪存储单元及其阵列就相当的重要。
而一般闪存的形成方法通常是先在基底上依序形成穿隧氧化层(tunneling oxide)、导体层与介电层，再定义前述各层，以形成浮置栅极与栅间介电层。之后，于浮置栅极上方的栅间介电层上形成控制栅极。
然而，当多晶硅浮置栅极层下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。因此，为解决元件漏电流的问题，目前采用的方法是以一电荷陷入层(trapping layer)取代现有存储器的多晶硅浮置栅极。由于这层电荷陷入层通常是一层氮化硅层，所以由氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)层所构成的非挥发性存储器又称为硅-氧化硅-氮化硅-氧化硅-硅型存储器。
由于氮化硅层具有抓住电荷的效果，所以射入氮化硅层之中的电子并不会均匀分布于整个氮化硅层之中，而是集中于氮化硅层的局部区域上。因此，在硅-氧化硅-氮化硅-氧化硅-硅型存储元件程序化时，电子仅会在接近源极或漏极区上方的通道局部性地储存。故而，藉由改变栅极与其两侧的源极/漏极区所施加电压，可以在单一的存储单元之中写入四种状态，成为一种单一存储单元二位(1 cell 2 bit)的闪存。
现有的二位硅-氧化硅-氮化硅-氧化硅-硅型存储元件在程序化时，注入电子陷入层中的热电子会依据注入能量而形成电子分布曲线。然而，在目前元件集积度增加的趋势下，同一存储单元的两个位彼此会互相影响，使电荷分布曲线变广而连接在一起，导致编程上的失误，进而影响存储器元件的可靠度。
发明内容
本发明的目的就是在提供一种非挥发性存储单元的制作方法，可简化工艺并缩小单一存储单元二位的存储单元尺寸。
本发明的另一目的是提供一种快闪存储单元的制作方法，不仅可保持双位存储单元所占面积与现有单一存储单元所占面积相同，而且可以有效节省技术开发费用和昂贵的生产机台成本。
本发明的又一目的是提供一种硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，以避免原本陷入电荷陷入层某一侧的电子延伸向另一侧而发生编程上的失误，并制作出符合小型化发展的硅-氧化硅-氮化硅-氧化硅-硅型存储单元。
本发明提出一种非挥发性存储单元的制作方法，包括于一基底上形成一第一介电层，再于第一介电层上形成一第二介电层，其中第二介电层具有一沟槽。接着，于沟槽的侧壁上形成一对电荷储存间隙壁(charge storage spacer)。之后，于基底上形成一第三介电层，覆盖电荷储存间隙壁以及第一、第二介电层，再于电荷储存间隙壁上方的第三介电层上形成一导体结构。随后，移除未被导体结构覆盖的第三、第二与第一介电层，再于导体结构两侧的基底内形成源极/漏极区。
本发明再提出一种快闪存储单元的制作方法，包括于一基底上形成一穿隧介电层，再于穿隧介电层上形成一图案化介电层，其中图案化介电层具有一沟槽。接着，于基底上形成一导体层覆盖沟槽表面，再移除部分导体层，以于沟槽的侧壁上形成一对导体间隙壁作为浮置栅极。之后，于基底上形成一栅间介电层覆盖图案化介电层、导体间隙壁以及穿隧介电层，再于栅间介电层上形成对应于导体间隙壁的控制栅极。之后，于控制栅极两侧的基底内形成源极/漏极区。
本发明还提出一种硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，包括于一基底上形成一底氧化硅层，再于底氧化硅层上形成一图案化介电层，其中图案化介电层具一沟槽。接着，于基底上形成一电荷陷入层覆盖沟槽表面，再移除部分电荷陷入层，以于沟槽的侧壁上形成一对电荷陷入间隙壁。然后，于基底上形成一顶氧化硅层，覆盖图案化介电层、电荷陷入间隙壁以及底氧化硅层，再于顶氧化硅层上形成对应于电荷陷入间隙壁的栅极。之后，于栅极两侧的基底内形成源极/漏极区。
本发明因采用形成间隙壁的方式，于同一存储单元中制作两个电荷储存间隙壁，所以能够简化工艺，并缩小单一存储单元所占的面积，而在一个非挥发性存储单元内制作出两个电荷储存结构。而且，本发明能应用于一般非挥发性存储单元的制作，如快闪存储单元的制作方法或硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，以避免原本陷入硅-氧化硅-氮化硅-氧化硅-硅型存储单元的电荷陷入层某一侧的电子延伸向另一侧而发生编程上的失误，而影响到存储器元件的可靠度。再者，本发明可制作出符合小型化发展的硅-氧化硅-氮化硅-氧化硅-硅型存储单元。此外，本发明还可直接利用现有的生产机台与工艺技术，所以不仅可保持双位存储单元所占面积与单一存储单元所占面积相同，而且可以有效节省技术开发费用和昂贵的生产机台成本。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
图1A至图1D是依照本发明的第一实施例的快闪存储单元的部分制造流程俯视图。
图2A至图2F绘示第一实施例的快闪存储单元的制造流程剖面图。
图3A至图3D是是依照本发明的第二实施例的硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制造流程剖面图。
简单符号说明100、300基底102穿隧介电层104、304图案化介电层106、306沟槽108、312导体层108a导体间隙壁
109图案化光致抗蚀剂层110浮置栅极112栅间介电层114导体结构118、314氧化硅层120、316氮化硅层122、318顶盖层122控制栅极124、320浅掺杂区126、322介电间隙壁128、324源极/漏极区200隔离结构302底氧化硅层308电荷陷入层308a电荷陷入间隙壁310顶氧化硅层312a栅极具体实施方式
本发明的概念是在制作非挥发性存储单元时，将其中的电荷储存结构利用间隙壁的制作方式，形成电荷储存间隙壁(charge storage spacer)。而以下各实施例为本发明的应用于各种非挥发性存储单元的制作方法的范例之一，然其仅为举例之用，并非用以限定本发明。
第一实施例图1A至图1D是依照本发明的第一实施例的快闪存储单元的部分制造流程俯视图，而图2A至图2F绘示第一实施例的快闪存储单元的制造流程剖面图。
请参照图1A与2A(其中图2A是图1A的I-I剖面的剖面图)，先于具有隔离结构200的一基底100上形成一穿隧介电层(tunneling oxide)102，其中穿隧介电层102例如是包括氧化硅层，且其厚度例如在7.0nm～9.5nm之间。然后，于穿隧介电层102上形成一层图案化介电层104，其具有一沟槽106，其中图案化掩模层104的材料只要是与后续形成的导体间隙壁具有不同蚀刻选择性的材料即可。而且，图案化介电层104的材料例如是较高介电常数介电材料；举例来说，这种高介电常数介电材料譬如是选自包括氮化硅、氮氧化硅、碳化硅、碳氧化硅、二氧化铪(hafnium oxide，HfO2)、二氧化锆(zirconiumoxide，ZrO2)、二氧化钛(titanium dioxide，TiO2)、二氧化铈(cerium oxide，CeO2)、二氧化镧(lanthanum oxide，La2O3)或氧化铝(aluminum oxide，Al2O3)。
接着，请参照图1B与2B(其中图2B是图1B的I-I剖面的剖面图)，于基底100上形成一导体层108覆盖沟槽106表面，其中导体层108例如是掺杂多晶硅层，且其厚度例如在20nm～60nm之间，较佳约为40nm。
随后，请参照图1C与图2C(其中图2C是图1C的I-I剖面的剖面图)，移除部分导体层108(请见图1B)，以于沟槽106的侧壁上形成一对导体间隙壁108a。此时，由于沟槽106可做到光刻工艺的最小线宽，故于此最小线宽中所形成的导体间隙壁108a势必较目前一般光刻工艺可得的极限更小。因此，本发明可利用现有的生产机台与工艺技术，制作出双位闪存，不仅可保持双位存储单元所占面积与单一存储单元所占面积相同，而且可以有效节省技术开发费用和昂贵的生产机台成本。另外，于回蚀刻第一导体层108后，更可包括进行一道通入惰性气体的退火工艺，以消除回蚀刻时穿隧介电层102所受到的损伤。然后，可于基底100上覆盖一层图案化光致抗蚀剂层109作为后续定义导体间隙壁108a时的掩模。
接着，请参照图1D与图2D(其中图2D是图1D的I’-I’剖面的剖面图)，以图案化光致抗蚀剂层109(请见图1C)作为掩模，定义导体间隙壁108a作为浮置栅极110。之后，移除图案化光致抗蚀剂层109并保留图案化介电层104，再于基底100上形成一栅间介电层112，覆盖浮置栅极110、图案化介电层104与穿隧介电层102，其中栅间介电层112的材料例如包括氧化硅-氮化硅-氧化硅(ONO)、氧化硅-氮化硅或氧化硅。
然后，请参照图2E，可于栅间介电层112上形成包含控制栅极的导体结构114，而其制作方法例如是于栅间介电层112上形成另一层导体层(未绘示)，并可于此导体层116上形成作为顶盖层之用的一层氧化硅层118与一层氮化硅层120，然前述两层仅为举例之用，并非用以限定本发明中的顶盖层的组成。其中，氧化硅层118可以是利用四乙氧基硅烷(tetetra-ethyl-ortho-silicate，TEOS)作为气体源所形成的膜层。接着，图案化氮化硅层120、四乙氧基硅烷层118与导体层116，即可形成对应于浮置栅极110的多个控制栅极116与顶盖层122，其中控制栅极116的材料例如包括掺杂多晶硅。而且，于图案化导体层114的步骤中，可选择将控制栅极116的宽度定义得较之前所定义的沟槽106的宽度大(如本图所示)，或是将控制栅极116的宽度定义得与沟槽106的宽度大致相同。之后，可于控制栅极116以外的基底100内形成浅掺杂区124。接着，于导体结构114的侧壁上形成介电间隙壁126，并暴露出栅间介电层112。
随后，请参照图2F，去除暴露出的栅间介电层112、图案化介电层104与穿隧介电层102，再于控制栅极122两侧的介电间隙壁126外的基底100内形成多个源极/漏极区128。
本实施例因为采用形成间隙壁的方式，于同一快闪存储单元中制作两个电荷储存用的导体间隙壁，所以能够突破光刻工艺的限制，缩小单一存储单元所占的面积。再者，本实施例可直接利用现有的生产机台与工艺技术，所以不仅可保持双位存储单元所占面积与单一存储单元所占面积相同，而且可以有效节省技术开发费用和昂贵的生产机台成本。
第二实施例图3A至图3D是依照本发明的第二实施例的硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制造流程剖面图。
请参照图3A，于一基底300上形成一底氧化硅层302。之后，于底氧化硅层302上形成一图案化介电层304，其具有一沟槽306，其中图案化掩模层306的材料只要是与后续形成的电荷陷入层具有不同蚀刻选择性的材料即可。而且，图案化介电层304的材料如第一实施例所描述皆可为较高介电常数介电材料。接着，于基底300上形成一电荷陷入层(charge trapping layer)308覆盖沟槽306表面，其中电荷陷入层308例如是包括氮化硅层或氮氧化硅层。
随后，请参照图3B，移除部分电荷陷入层308，以于沟槽306的侧壁上形成一对电荷陷入间隙壁308a。此时，由于沟槽306的宽度可做到光刻工艺的最小极限，故于沟槽306中所形成的电荷陷入间隙壁308a势必较目前一般光刻工艺可得的极限更小。然后，保留图案化介电层304，并于基底300上形成一顶氧化硅层310，覆盖电荷陷入间隙壁308、图案化介电层304与底氧化硅层302。之后，于顶氧化硅层310上形成一导体层312。接着，可于顶氧化硅层310上依序形成作为顶盖层之用的一层氧化硅层314与一层氮化硅层316，然前述两层仅为举例之用，并非用以限定本发明中的顶盖层的组成。
接着，请参照图3C，先图案化氧化硅层314与氮化硅层316，以形成顶盖层318。接着，图案化导体层312(请见图3B)，以于顶氧化硅层310上形成对应于电荷陷入间隙壁308a的栅极312a，其中栅极312a的材料包括掺杂多晶硅。而且，于图案化导体层312的步骤中，可选择将栅极312a的宽度定义得较之前所定义的沟槽306的宽度大(如本图所示)，或是将栅极312a的宽度定义得与沟槽306的宽度大致相同。之后，可于栅极312a以外的基底300内形成浅掺杂区320。接着，于栅极312a与顶盖层318的侧壁上形成多个介电间隙壁322，并暴露出顶氧化硅层310。
随后，请参照图3D，去除暴露出的顶氧化硅层310、图案化介电层304与底氧化硅层302，再于栅极312a两侧的介电间隙壁322外的基底300内形成多个源极/漏极区324。
综上所述，本发明的特点在于1.本发明利用形成间隙壁的方式制作电荷储存结构，故可保持双位存储单元所占面积与现有单一存储单元所占面积相同。
2.本发明所提供的快闪存储单元的制作方法，因为可直接利用现有的生产机台与工艺技术，所以不但可保持双位存储单元所占面积与现有单一存储单元所占面积相同，而且可以有效节省技术开发费用和昂贵的生产机台成本。
3.本发明所提供的硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，因为利用形成间隙壁的方式制作电荷陷入结构，故可避免原本陷入硅-氧化硅-氮化硅-氧化硅-硅型存储单元的电荷陷入层某一侧的电子延伸向另一侧而发生编程上的失误，并制作出符合小型化发展的硅-氧化硅-氮化硅-氧化硅-硅型存储单元，因此有利于将来存储元件朝更小型化发展。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种非挥发性存储单元的制作方法，包括于一基底上形成一第一介电层；于该第一介电层上形成一第二介电层，其中该第二介电层具有一沟槽；于该沟槽的侧壁上形成一对电荷储存间隙壁；于该基底上形成一第三介电层，覆盖该第一介电层、该对电荷储存间隙壁以及该第二介电层；于该对电荷储存间隙壁上方的该第三介电层上形成一导体结构；移除未被该导体结构覆盖的该第三介电层、该第二介电层与该第一介电层；以及于该导体结构两侧的该基底内形成多个源极/漏极区。
2.如权利要求1所述的非挥发性存储单元的制作方法，其中该第一介电层包括氧化硅层。
3.如权利要求1所述的非挥发性存储单元的制作方法，其中于该沟槽的侧壁上形成该对电荷储存间隙壁的步骤包括于该基底上形成一电荷储存材料层；以及回蚀刻该电荷储存材料层。
4.如权利要求3所述的非挥发性存储单元的制作方法，其中该电荷储存材料层的材料与该第二介电层的材料具有不同蚀刻选择性。
5.如权利要求4所述的非挥发性存储单元的制作方法，其中该电荷储存材料层包括氮化硅层或氮氧化硅层的其中之一。
6.如权利要求3所述的非挥发性存储单元的制作方法，其中该电荷储存材料层包括掺杂多晶硅层。
7.如权利要求6所述的非挥发性存储单元的制作方法，其中回蚀刻该电荷储存材料层之后，还包括进行一退火工艺，以消除回蚀刻该电荷储存材料层时该第一介电层受到的损伤。
8.如权利要求6所述的非挥发性存储单元的制作方法，其中该第三介电层的材料包括氧化硅-氮化硅-氧化硅、氧化硅-氮化硅或氧化硅的其中之一。
9.如权利要求1所述的非挥发性存储单元的制作方法，其中去除移除未被该导体结构覆盖的该第三介电层、该第二介电层与该第一介电层之前，还包括于该导体结构的侧壁上形成多个介电间隙壁。
10.一种快闪存储单元的制作方法，包括于一基底上形成一穿隧介电层；于该穿隧介电层上形成一图案化介电层，其中该图案化介电层具有一沟槽；于该基底上形成一导体层覆盖该沟槽表面；移除部分该导体层，以于该沟槽的侧壁上形成一对导体间隙壁作为浮置栅极；于该基底上形成一栅间介电层，覆盖该图案化介电层、该对导体间隙壁以及该穿隧介电层；于该栅间介电层上形成对应于该对导体间隙壁的一控制栅极；以及于该控制栅极两侧的该基底内形成多个源极/漏极区。
11.如权利要求10所述的快闪存储单元的制作方法，其中该穿隧介电层包括氧化硅层。
12.如权利要求10所述的快闪存储单元的制作方法，其中回蚀刻该导体层之后，还包括进行一退火工艺，以消除回蚀刻该导体层时该穿隧介电层受到的损伤。
13.如权利要求10所述的快闪存储单元的制作方法，其中该栅间介电层的材料包括氧化硅-氮化硅-氧化硅、氧化硅-氮化硅或氧化硅的其中之一。
14.如权利要求10所述的快闪存储单元的制作方法，其中于该栅间介电层上形成对应于该对导体间隙壁的该控制栅极的步骤后，还包括于该控制栅极的侧壁上形成多个介电间隙壁，并暴露出该栅间介电层；以及去除暴露出的该栅间介电层、该图案化介电层与该穿隧介电层。
15.一种硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，包括于一基底上形成一底氧化硅层；于该底氧化硅层上形成一图案化介电层，其中该图案化介电层具有一沟槽；于该基底上形成一电荷陷入层覆盖该沟槽表面；移除部分该电荷陷入层，以于该沟槽的侧壁上形成一对电荷陷入间隙壁；于该基底上形成一顶氧化硅层，覆盖该图案化介电层、该对电荷陷入间隙壁以及该底氧化硅层；于该顶氧化硅电层上形成对应于该对电荷陷入间隙壁的一栅极；以及于该栅极两侧的该基底内形成多个源极/漏极区。
16.如权利要求15所述的硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，其中该图案化介电层的材料与该电荷储存材料层的材料具有不同蚀刻选择性。
17.如权利要求15所述的硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，其中该电荷陷入层包括氮化硅层或氮氧化硅层的其中之一。
18.如权利要求15所述的硅-氧化硅-氮化硅-氧化硅-硅型存储单元的制作方法，其中于该顶氧化硅层上形成对应于该对电荷陷入间隙壁的该栅极的步骤后，还包括于该栅极的侧壁上形成多个介电间隙壁，并暴露出该顶氧化硅层；以及去除暴露出的该顶氧化硅层、该图案化介电层与该底氧化硅层。
全文摘要
一种非挥发性存储单元的制作方法，先于基底上形成第一介电层，再于第一介电层上形成第二介电层，其中第二介电层具有沟槽。接着，于沟槽的侧壁上形成电荷储存间隙壁。之后，于基底上形成第三介电层，覆盖电荷储存间隙壁以及第一、第二介电层，再于电荷储存间隙壁上方的第三介电层上形成一导体结构。随后，移除未被导体结构覆盖的第三、第二与第一介电层，再于导体结构两侧的基底内形成源极/漏极区。
文档编号G11C16/02GK1770431SQ20041009222
公开日2006年5月10日 申请日期2004年11月3日 优先权日2004年11月3日
发明者宋达, 吴升 申请人:力晶半导体股份有限公司