专利名称：用于读出放大器的半导体存储装置和激活信号产生方法
技术领域：
本发明涉及半导体存储装置，具体地说，涉及包括对信号延迟进行模拟的定时控制电路的半导体存储装置。
背景技术：
在半导体存储装置中，用于对从存储单元读出的数据进行放大的读出放大器的激活定时被设计为出现在位线对之间的电压差变得明显分开之后。
控制读出放大器的激活定时的激活信号优选地产生于位线对之间产生预定电压后的最短定时处，从而缩短访问时间。
但是，由于驱动存储单元的位线的能力依赖于其中的晶体管的电特性，而所述电特性在其制造过程中有所不同，因此激活信号的产生需要具有足够的定时余量。该定时余量使得出现这样的问题，即对存储器的访问时间变长了。
用于解决该问题的方法是配备一个由字线、存储单元和位线构成的哑(dummy)电路，并通过利用自定时电路来产生读出放大器的激活信号，其中所述自定时电路通过使用所述哑电路来模拟半导体存储装置中的信号延迟。
图1示出了具有用于自定时的设置的半导体存储装置的概要框图。图1仅示出了其中与数据读出有关的部分。
在图1中，半导体存储装置包括以下部分主译码器11，用于译码外部提供的地址信号、产生字线选择信号并从单元阵列13中选择一个存储单元；自定时电路12，用于产生定时控制信号例如读出放大器启动信号；单元阵列13，包括多个存储单元；时钟脉冲产生电路14，用于通过对地址选择信号进行译码来产生基准时钟信号和列选择信号；列开关和读出放大器15，包括用于根据来自时钟脉冲产生电路14的列选择信号来选择存储阵列的位线的列开关，以及用于放大来自列开关的输出的读出放大器；以及输入-输出电路16，用于将来自读出放大器的读出输出作为数据输出到外部。
自定时电路12产生激活信号，用于根据由时钟脉冲产生电路14输入的时钟信号来控制读出放大器的激活定时，并将所述信号输入到读出放大器15。
自定时电路12包括哑字线24和包括电荷抽取哑单元22和负载哑单元23的哑位线25。当哑字线24被从时钟脉冲产生电路14输出然后由反相器21放大的时钟信号驱动，以使得电荷抽取哑单元22被选择时，哑位线25被驱动。然后，缓冲器26和27对哑位线25上的信号进行放大，从而产生用于控制读出放大器的激活定时的激活信号。
同时，作为用于通过使用上述哑单元来产生读出放大器的激活定时的方法，下述配置是公知的，其包括多条具有不同数量的哑单元的位线，并通过选择上述哑位线之一作为预调节，从而调节延迟时间长度，如专利文献1(即日本专利早期公开申请公开2002-216481；图4以及段0019到0020)所述。
由于存储阵列物理尺寸很大，因此存储单元到读出放大器之间的距离随存储单元在存储阵列中的位置而有很大的变化，相应地，信号延迟的幅度也是这样。因此，配备了只具有一条哑位线(即一对哑位线)的普通自定时电路的半导体存储装置不能精确地模拟所有位置的存储单元的信号延迟。
另外，具有如上述专利文献1所述的多条哑位线等的配置中，对哑位线的开关操作被设置为传输门，而不是在用于从非哑单元读出数据的通常路径中的列开关。这使得所述模拟中的通过哑位线路径的信号延迟的幅度不同于用于从存储单元读出数据的实际路径。
而且，在如上述专利文献1所述的配置等之中，对于多条哑位线的开关操作不是在从半导体存储装置读出数据的通常操作中动态进行的，而是通过这样的方法例如使用来自用于设置状态或切断熔丝的外部终端的输入值来进行的，从而在最初评估之后进行调节。因此，不可能对将要使用的哑位线进行动态开关操作。相反地，例如，需要为从距离列开关距离较远的存储单元读出数据而设置较大的延迟，而为从距离列开关距离较近的存储单元读出数据而设置较小的延迟，因而不能在实际操作中对多条哑位线进行动态开关操作。
发明内容
本发明的目的在于提供一种用于解决上述问题的半导体存储装置和读出放大器的激活信号的产生方法。
为了解决上述问题，根据本发明而设计的装置包括包含多个存储单元的单元阵列、读出放大器和自定时单元。
所述自定时单元包括多条哑位线，用于基于其数据被读出的所述存储单元的位置来选择哑位线，并在读出数据时产生用于控制所述读出放大器的激活定时的激活信号。
这使得可基于数据被读出的存储单元的位置而对哑位线进行动态选择。
所述自定时单元还可被配置为基于所述数据被读出的存储单元与所述读出放大器之间的距离来选择哑位线。
这使得可基于所述数据被读出的存储单元与所述读出放大器之间的距离，来调节用于控制所述读出放大器的激活定时的激活信号的延迟幅度。
所述激活信号的延迟幅度可由这样的配置进行调节，其中所述多条哑位线中的每一条都分别连接了不同数量的电荷抽取哑单元；当所述数据被读出的存储单元与所述读出放大器之间的距离远时，所述自定时单元选择其连接的所述电荷抽取哑单元的数量少的一条哑位线，而当所述数据被读出的存储单元与所述读出放大器之间的距离近时，所述自定时单元选择其连接的所述电荷抽取哑单元的数量多的一条哑位线。
也可由这样的配置进行调节，其中所述多条哑位线中的每一条都连接了相同数量的电荷抽取哑单元；所述自定时单元基于所述数据被读出的存储单元的位置来改变应选择的哑位线的数量。
可替换地，也可由这样的配置进行调节，其中所述多条哑位线中的每一条都分别连接了不同数量的电荷抽取哑单元；所述自定时单元基于读出所述数据的位置来从所述多条哑位线中选择一条或多条。
所述自定时单元还可以被配置为包括选择单元，用于基于用于选择字线的译码器信号来选择哑位线。
所述配置不需要用于选择哑位线的专用逻辑电路。
可替换地，所述自定时单元还可以被配置为包括用于选择哑位线的开关，其在布线级别与用于从所述存储单元读出数据的路径所使用的列开关相同。
所述自定时单元还可以被配置为包括用于放大所述所选择的哑位线上的信号的放大器，其在布线级别与所述读出放大器相同。
这些配置使得用于模拟延迟的哑部件的电特性更接近用于从所述存储单元实际读出数据的路径的电特性。
另外，本发明的范围包括激活信号的产生方法，所述激活信号用于控制用于放大来自半导体存储装置的存储单元的读出信号的读出放大器的激活定时。
根据本发明，基于数据被读出的存储单元的位置而动态改变激活信号的延迟，从而在最佳定时实现读出放大器的激活。而且，通过使得用于模拟延迟的路径所使用的元件配置在布线级别与用于从存储单元读出数据的实际路径所使用的元件配置相同，可更加精确地模拟所述延迟并产生具有更合适的定时的激活信号。
图1示出了具有用于普通自定时的配置的半导体存储装置的构成；图2根据本发明，示出了用于半导体存储装置的自定时电路的第一实施例的示例性配置；图3示出了选择哑位线的输出的部分；图4根据本发明，示出了选择哑位线的方法；图5示出了用于通过使用译码器信号来选择哑位线的配置；
图6示出了选择电路的电路图；图7示出了选择电路的另一电路图；图8根据本发明，示出了用于半导体存储装置的自定时电路的第二实施例的示例性配置；并且图9根据本发明，示出了用于半导体存储装置的自定时电路的第三实施例的示例性配置。
具体实施例方式
参照下面的附图来描述本发明的实施例。
图2根据本发明，示出了用于半导体存储装置的自定时电路的第一实施例的示例性配置。
注意，如同图1所示的具有普通自定时配置的半导体存储装置一样，根据本实施例的半导体存储装置包括主译码器，用于译码外部提供的地址信号、产生字线选择信号并从单元阵列中选择一个存储单元；自定时电路，用于产生定时控制信号例如读出放大器启动信号；单元阵列，包括多个存储单元；时钟脉冲产生电路，用于通过对选择信号进行译码来产生基准时钟信号和列选择信号；列开关和读出放大器，包括用于通过来自时钟脉冲产生电路的列选择信号来选择存储阵列的位线的列开关，以及用于放大来自列开关的输出的读出放大器；以及输入-输出电路，用于将来自读出放大器的读出输出作为数据输出到外部。
这些组件中每一个的内部配置和操作也与普通半导体存储装置的相同，除了下面描述的这些部分之外。
根据本实施例的半导体存储装置的自定时电路包括多条哑位线35，其中每条哑位线分别包括不同数量的电荷抽取哑单元32，电荷抽取哑单元32还分别与哑字线34相连接。
在图2中，所述自定时电路包括3条哑位线35，包括哑位线35a、35b和35c，它们中的每一条都分别连接了不同数量的电荷抽取哑单元32，还分别连接了不与哑字线34相连接的不同数量的负载哑单元33。哑位线35a连接了一个电荷抽取哑单元32a，哑位线35b连接了两个电荷抽取哑单元32b-1和32b-2，哑位线35c连接了三个电荷抽取哑单元32c-1、32c-2和32c-3。因此哑位线35a、35b和35c中的每一条所连接的哑单元的数量(即电荷抽取哑单元32和负载哑单元33的总数)相同。
而且在图2中，虽然哑位线35a、35b和35c中的每一条都分别连接了4个哑单元，但是为了简单起见，例如，每条哑位线35所连接的哑单元的数量(即电荷抽取哑单元32和负载哑单元33的总数)与单元阵列中的位线所连接的存储单元的数量相同。电荷抽取哑单元与负载哑单元的比例并不被上述所限制。
哑位线35a、35b和35c中的每一条分别配备了列开关38a、38b和38c中的一个，以及反相器39a、39b和39c中的一个，以使得来自时钟脉冲产生电路的译码信号在数据读出时通过反相器31输入各条哑字线34，同时，列开关38a、38b和38c选择合适的哑位线35，并将其连接到反相器36和37。
哑位线35a、35b和35c中的每一条都分别连接了不同数量的电荷抽取哑单元32，因此它们的延迟的幅度也各有不同。在本实施例中，连接了较小数量的电荷抽取哑单元32(即具有较大的延迟幅度)的哑位线被选择用于位于与读出放大器距离较远处的存储单元，而连接了较大数量的电荷抽取哑单元32(即具有较小的延迟幅度)的哑位线被选择用于位于与读出放大器距离较近处的存储单元。例如，在图2所示的自定时电路中，哑位线35a被选择用于从位于与读出放大器距离最远处的存储单元读出数据，而哑位线35c被选择用于从位于与读出放大器距离最近处的存储单元读出数据，从而产生并输出激活信号。
这样就使得读出放大器的合适的激活信号的产生不被存储单元在存储芯片中的位置所影响。
同时，在根据本实施例的半导体存储装置的自定时电路中，用于选择哑位线35的列开关38的配置与用于从单元阵列中的存储单元读出数据所使用的实际电路所使用的列开关相同，而且接收列开关38的输出的放大器电路所使用的电路与读出放大器的相同。
图3示出了图2中以虚线区域40指示的部分，其选择并输出哑位线。
在图2中，三个列开关35a、35b和35c选择哑位线并将其连接到读出放大器51，这三个列开关与连接到存储了数据的存储单元而不是哑单元的列开关在布线级别(例如晶体管配置或其大小)上相同。
而且，用于放大列开关35的输出的放大器51(相应于图2的反相器36和37之间的组合)在布线级别上与读出放大器相同。
上述配置使得模拟延迟的哑部分的电特性与从存储单元读出数据的实际部分的特性更加接近。
而且，如图3所示，使列开关和接收来自列开关的输出的放大器与用于从存储单元读出数据所使用的列开关和放大器在布线级别上相同这样的做法不仅可以被应用于上述第一实施例，而且可用于下面描述的第二和第三实施例。
下面描述用于选择哑位线的所建议的方法。
图4示出了根据本实施例来选择哑位线的方法。
在本实施例中，相应于将要从其读出数据的存储单元的位置来改变将要使用的哑位线。
如果存储单元位于距离读出放大器较远处，那么信号传输中的延迟就会相应较大，因此控制所述读出放大器的激活定时的激活信号就会相应地被延迟。
通过减小连接到哑位线的电荷抽取哑单元的数量并相应增加连接到哑位线的负载哑单元的数量，哑位线上的负载与负载哑单元的数量成比例增加，从而延迟了信号的读出。相反地，通过增加连接到哑位线的电荷抽取哑单元的数量并相应减小连接到哑位线的负载哑单元的数量，哑位线上的负载与负载哑单元的数量成比例减小，从而加快了信号的读出。
因此在图4中，在四条哑位线61a、61b、61c、61d中，选择连接了最小数量的电荷抽取哑单元61和最大数量的负载哑单元的哑位线61a，以用于从位于距离读出放大器64最远处的单元阵列63的块63a中的存储单元读出数据，而位置63b、63c和63d到读出放大器64的距离依次缩短，哑位线61b、61c和61d所连接的电荷抽取哑单元61的数量依次增大(负载哑单元的数量依次减小)，因此具有较小的延迟幅度，被分别选择。
在用于选择哑位线的各种机制的概念中，一种示例性方法是考虑使用来自主译码器的译码器信号。
图5示出了通过使用译码器信号来选择哑位线的配置。
在图5中，通过使用译码器线上的由主译码器产生并用于选择字线的译码器信号来对连接到哑位线的列开关进行开关操作，从而选择四条哑位线之一。
图5的配置示出了这样的情况，通过使用12条译码器线71来选择单元阵列中的字线，其中次序最高的译码器线71a选择最远的8条字线，次序第二高的译码器线71b选择第二远的8条字线，从而通过这些译码器线信号来选择列开关。在这种情况下，用于选择连接到位于距离最远处的存储单元的字线的次序最高的译码器线71a上的译码器信号被用作这样的选择信号，其用于对连接了最大数量的负载哑单元因此具有最大延迟的哑位线73a上的列开关72a进行开关操作，次序第二高的译码器线71b上的译码器信号被用作用于对哑位线73b上的列开关72b进行开关操作的选择信号，次序第三高的译码器线71c上的译码器信号被用作用于对哑位线73c上的列开关72c进行开关操作的选择信号，用于选择连接到位于距离最近处的存储单元的字线的译码器线71d上的译码器信号被用作这样的选择信号，其用于对哑位线73d上的列开关72d进行开关操作。
这样的配置不需要用于控制列开关的开关操作和产生用于选择哑位线的选择信号的专用逻辑电路。
可替换配置可以包括用于选择哑位线的分立的选择电路，从而对图4所示的哑位线进行开关操作。
图6和图7示出了这种选择电路的电路图。
图6或7所示的选择电路配备在时钟脉冲产生器80中，并通过使用来自半导体存储装置外部的地址信号来产生对哑位线的选择信号。
图6所示的选择电路是这样的单元阵列结构的示例性配置，在所述单元阵列中，随着地址值的增大，存储单元的位置到读出放大器的距离变远，并且通过使用次序最高的3条地址线上的信号，对8条哑位线进行开关操作。
图6所示的选择电路包括输入缓冲器82-1、82-2和82-3，用于缓冲次序最高的地址信号值、次序第二高的地址信号值和次序第三高的地址信号值，并输出正值或负值；并且产生这样的选择信号，其通过使用来自上述输入缓冲器的正值或负值来通过NAND电路83对哑位线上的列开关进行开关操作。
而且，当地址的最高三位是“000”时，从位于距离读出放大器最近处的块中的存储单元读出数据，于是选择了具有最小延迟的哑位线。可替换地，当地址的最高三位是“001”、“010”等时，寻址位于距离读出放大器较远处的读出存储单元，然后根据从输入缓冲器82-1、82-2和82-3中的每一个输出的正或负信号，产生用于选择分别具有较大延迟幅度的哑位线的选择信号，而当地址的最高三位是“111”时，由NAND电路83-8产生用于选择具有最大延迟幅度的哑位线的选择信号。
然后基于所述选择信号来对哑位线上的列开关进行开关操作，根据来自所选择的哑位线的信号来产生用于控制读出放大器的激活定时的激活信号，并输出到读出放大器。
同时，图7示出了这样的选择电路的电路图，其通过仅使用次序最高的地址的地址线来产生选择两条哑位线之一的选择信号。
图7所示的选择电路配备在时钟脉冲产生器80中，并通过使用来自半导体存储装置外部的地址信号来产生用于哑位线的选择信号，与图6所示的选择电路相同。
图7所示的选择电路包括地址输入缓冲器91，用于缓冲次序最高的地址信号并输出正值和负值，当被读出的存储单元的次序最高的地址是“1”时，地址输入缓存器91的正逻辑输出变为“高”，当被读出的存储单元的次序最高的地址是“0”时，地址输入缓存器91的负逻辑输出变为“高”。因此，能够通过下面的方式来进行合适的选择，即当用于选择哑位线的选择信号具有较大的延迟幅度时，将列开关与地址输入缓存器91的正逻辑输出相连接，当用于选择哑位线的选择信号具有较小的延迟幅度时，将列开关与地址输入缓存器91的负逻辑输出相连接。
下面描述根据第二实施例的自定时电路。注意在根据第二和第三实施例的自定时电路中，用于产生要输入到用于选择哑位线的列开关中的信号的方法，要么是通过使用用于选择信号的译码器信号线上的信号，要么是通过配备基于地址信号来产生选择信号的选择电路，这些都已在图5、6和7中示出。
图8根据本发明，示出了用于半导体存储装置的自定时电路的第二实施例的示例性配置。
第二实施例的自定时电路包括多条哑位线，其中每一条都连接了相等数量的电荷抽取哑单元，还连接了相等数量的负载哑单元。
而且，在选择一条或多条哑位线时，选择连接一条哑位线，用于从位于距离读出放大器远处(因而需要较大的延迟幅度)的存储单元读出数据，并且选择连接多条哑位线，用于从位于距离读出放大器较近处(因而需要较小的延迟幅度)的存储单元读出数据。
在图8所示的配置中，哑位线101a、101b、101c和101d中的每一条都分别连接了电荷抽取哑单元102。而且，用于从位于距离读出放大器远处的存储单元读出数据时，仅列开关103a被选择信号线104a接通，并且仅哑位线101a被连接到缓冲器105。与此相对比，用于从位于距离读出放大器近处的存储单元读出数据时，列开关103a、103b和103c都被选择信号线104a、104b和104c接通，而哑位线101a、101b和101c都连接到缓冲器105。同时，用于从位于距离读出放大器中等距离处的存储单元读出数据时，列开关103a和103b被选择信号线104a和104b接通，而哑位线101a和101b连接到缓冲器105。
这样，在第二实施例的自定时电路中，所选择的哑位线的数量随所需延迟的幅度而增加，从而如同在第一实施例的自定时电路中那样，实现了对信号延迟的精确模拟并产生用于控制读出放大器的合适的激活定时的激活信号。
下面描述第三实施例的自定时电路。
图9根据本实施例，示出了用于半导体存储装置的自定时电路的第三第三实施例的自定时电路包括多条哑位线，其中每一条都分别连接了数量为1、2、4，……2n的电荷抽取哑单元。通过选择其中的一条或多条线，在包括相同数量的哑位线的情况下，可实现比第一和第二实施例更细致的调节。
图9所示的配置包括3条哑位线111，包括哑位线111a、111b和111c，它们分别连接了一个、两个和四个电荷抽取哑单元，实现了相应于读出存储单元的位置的延迟幅度的7(即23-1)级开关。
在图9中，当存储阵列被划分为7块(即1，2，……7)时，按照距离读出放大器越来越远的顺序，根据选择信号线114a、114b和114c，仅有一个列开关113a被接通，并且仅哑位线111a被选择来与反相器115相连接，以从位于块1的存储单元读出数据，同时，对于块2，仅列开关113a被接通，并且仅哑位线111b被选择来用于连接。
然后，对于块3，列开关113a和113b被接通，并且哑位线111a和111b被选择以连接到反相器115。类似地，用于块4的哑位线111c、用于块5的哑位线111a和111c、用于块6的哑位线111b和111c，以及用于距离读出放大器最近的块7的哑位线111a、111b和111c都被分别连接到反相器115，以用于这些块。
相比于第一和第二实施例中的自定时电路，这种配置通过使用相同数量的哑位线实现了对延迟的更细致的控制，或在相同性能的情况下减少了哑位线的数量。
如上所述，在根据本实施例的半导体存储装置中，与传统半导体存储装置相比，对相应于正从其读出数据的存储单元的位置的哑位线的动态选择实现了对信号延迟的更精确模拟。这反过来实现了以更合适的定时来产生读出放大器的激活信号。
而且，通过使用与实际的存储器读出中使用的开关类型相同的开关以模拟布线级别的信号延迟，可以消除由电特性差别而引起的误差。
注意，在上面描述的对哑位线的选择中，存储单元块是被平均划分的，但是每个块可以不被平均划分。
还要注意，根据本实施例的半导体存储装置并不局限于SRAM，而是适用于所有包含用于对存储单元的读出进行放大的读出放大器的半导体存储装置，例如DRAM、ROM、EPROM、FRRAM，等等。
权利要求
1.一种半导体存储装置，包括包括多个存储单元的单元阵列；读出放大器；以及包括多条哑位线的自定时单元，用于基于其数据被读出的所述存储单元的位置来选择所述哑位线，并在读数据时产生用于控制所述读出放大器的激活定时的激活信号。
2.如权利要求1所述的半导体存储装置，其中所述自定时单元基于所述数据被读出的存储单元和所述读出放大器之间的距离来选择所述哑位线。
3.如权利要求2所述的半导体存储装置，其中所述多条哑位线中的每一条都分别连接了不同数量的电荷抽取哑单元；当所述数据被读出的存储单元与所述读出放大器之间的距离远时，所述自定时单元选择其连接的所述电荷抽取哑单元的数量少的一条哑位线，而当所述数据被读出的存储单元与所述读出放大器之间的距离近时，所述自定时单元选择其连接的所述电荷抽取哑单元的数量多的一条哑位线。
4.如权利要求1所述的半导体存储装置，其中所述多条哑位线中的每一条都连接了相同数量的电荷抽取哑单元；所述自定时单元基于所述数据被读出的存储单元的位置来改变应选择的所述哑位线的数量。
5.如权利要求4所述的半导体存储装置，其中当所述数据被读出的存储单元与所述读出放大器之间的距离远时，所述自定时单元所选择的所述哑位线的数量少，而当所述数据被读出的存储单元与所述读出放大器之间的距离近时，所述自定时单元所选择的所述哑位线的数量多。
6.如权利要求1所述的半导体存储装置，其中所述多条哑位线中的每一条都分别连接了不同数量的电荷抽取哑单元；所述自定时单元基于读出所述数据的位置来从所述多条哑位线中选择一条或多条。
7.如权利要求6所述的半导体存储装置，其中所述自定时单元选择所述哑位线，以使得当所述数据被读出的存储单元和所述读出放大器之间的距离远时，连接到所选择的哑位线的所述电荷抽取哑单元的数量少，当所述数据被读出的存储单元和所述读出放大器之间的距离近时，连接到所选择的哑位线的所述电荷抽取哑单元的数量多。
8.如权利要求1所述的半导体存储装置，其中所述自定时单元包括选择单元，用于基于用于选择字线的译码器信号来选择所述哑位线。
9.如权利要求1所述的半导体存储装置，其中所述自定时单元包括用于基于地址信号线的值来选择所述哑位线的选择单元。
10.如权利要求9所述的半导体存储装置，其中所述选择单元基于次序最高的地址的地址信号线的值来选择所述哑位线。
11.如权利要求1所述的半导体存储装置，其中所述自定时单元包括用于选择所述哑位线的开关，其在布线级别与用于从所述存储单元读出数据的路径所使用的列开关相同。
12.如权利要求1所述的半导体存储装置，其中所述自定时单元包括用于放大所述所选择的哑位线上的信号的放大器，其在布线级别与所述读出放大器相同。
13.一种激活信号的产生方法，所述激活信号控制用于放大从半导体存储装置的存储单元读出的信号的读出放大器的激活定时，包括多条哑位线；在读数据时，基于所述数据被读出的存储单元的位置，从所述多条哑位线中选择所述哑位线；以及基于所述所选择的哑位线的信号，产生所述激活信号。
全文摘要
一种半导体存储装置，包括包括多个存储单元的单元阵列；读出放大器；包括多条哑位线的自定时单元，其基于其数据被读出的存储单元位置来选择哑位线，并在读数据时产生用于控制读出放大器的激活定时的激活信号。
文档编号G11C7/14GK1747056SQ200510008490
公开日2006年3月15日 申请日期2005年2月21日 优先权日2004年9月6日
发明者清水宏 申请人:富士通株式会社