专利名称：降低软性错误率的电阻性存储单元与其反相器及形成方法
技术领域：
本发明是有关于一种半导体存储器，且特别是有关于以高电阻性存储单元结构改善软性错误率。
背景技术：
半导体存储器由许多的存储单元阵列所组成，每一存储单元以一高或低电压状态来储存位1或0。至少每八个位可构成一字节，而至少每十六个位可构成一字符。在每一存储器操作周期中，通常至少一字节会被写入或读出存储阵列，存储单元位于垂直数据线(或位元线)与水平字符线的交界处，水平字符线可用以将读或写予以致能，读或写的周期发生于当一字符线与一对位元线被启动时，位于位元线与字符线交界处的存储单元可从位元线接收写入的数据或将读取的数据送往位元线，存储单元通常以不规则的顺序进行存取。
一存储单元通常由涉及晶体管的电子电路所组成，静态随机存取存储单元一般由多个金属氧化物半导体晶体管所组成，最常见的形式为六个晶体管式(6T)的存储单元，每一个存储单元包含两个P型金属氧化物半导体场效应晶体管与四个N型金属氧化物半导体场效应晶体管，存储单元通常有两个反相器，两条为字符线控制的对偶位元线透过两个存取晶体管对此两个反相器存取，此一结构具有低功耗，且不易受位元或字符线上的电子杂讯或者阿尔发粒子(α-particles)所感应的电荷所影响。
然而，当半导体存储器需要较小的面积与较高的可移动性，半导体存储器的空间节省变得越发重要，特别是为了持续获得尺寸与性能的好处，存储单元必须持续地缩小，但是，存储单元缩小时，产生了一个问题，静态随机存取存储单元中，每一反相器储存节点是由该反相器的两晶体管的栅极电容所组成，当存储单元缩小时，储存电容也跟着缩小，用于储存数据的电荷小到使得位元或字符线上的电子杂讯或者阿尔发粒子(α-particles)所感应的电荷在相较之下变得非常显著，此电子杂讯(可能是以阿尔发粒子的形式)所造成的错误发生频率即为软性错误率，当软性错误率增加时，数据完整度损失的风险亦增，因此，杂讯忍受度成为半导体存储器设计中一个日益受重视的领域。
因而在半导体存储器设计领域中，加入可提升杂讯忍受度的设计以降低软性错误率是需要的。
发明内容
有鉴于前面所述，本发明提供一可提升杂讯忍受度以降低软性错误率的设计与方法。
本发明揭露一种可降低软性错误率的电阻性存储单元及其形成方法。存储单元包括第一位元线(BL)、与第一位元线对偶的第二位元线(BLB)、第一通栅(pass gate)、第二通栅、第一反相器、第二反相器、第一装置与第二装置。第一通栅耦接至第一位元线BL，第二通栅耦接至第二位元线BLB，第一反相器的输出端透过第一通栅接收第一位元线BL信号，第二反相器的输出端透过第二通栅接收第二位元线BLB信号，第一装置耦接于第一反相器的输出端与第二反相器的输入端之间，第二装置耦接于第二反相器的输出端与第一反相器的输入端之间，其中，当两反相器的输出端电压意外放电时，第一与第二装置可延长存储单元的电压放电时间。
本发明所述的可降低软性错误率的电阻性存储单元，该第一装置与第二装置包含一或多个高阻值装置。
本发明所述的可降低软性错误率的电阻性存储单元，该第一装置是以该第二反相器的未金属化的一部分栅极所形成，而该第二装置是以该第一反相器的未金属化的一部分栅极所形成。
本发明所述的可降低软性错误率的电阻性存储单元，该第一装置或第二装置的阻值是由未金属化的该部分栅极的掺杂浓度所决定。
本发明所述的可降低软性错误率的电阻性存储单元，该第一装置或第二装置更包括淡掺杂漏极布植材质。
本发明所述的可降低软性错误率的电阻性存储单元，该第一装置或第二装置更包括源/漏极布植材质。
本发明所述的可降低软性错误率的电阻性存储单元，每一反相器的栅极之间是以其共用的栅极材质上的一金属化部分所连接。
本发明所述的可降低软性错误率的电阻性存储单元，该第一与第二装置形成于所对应反相器的绝缘区域上并耦接至其栅极。
本发明还提供一种互补式金属氧化物半导体反相器，用于可降低软性错误率的静态随机存取存储单元，该反相器包括一基板层；一P型金属氧化物半导体晶体管的源/漏极区，形成于该基板层中；一N型金属氧化物半导体晶体管的源/漏极区，形成于该基板层中；一栅极介电层，为该P型与N型金属氧化物半导体晶体管所共用；以及一栅极电极，为该P型与N型金属氧化物半导体晶体管所共用；其中，该栅极电极的一部分经过金属化，以连结该P型与N型金属氧化物半导体晶体管的栅极，并透过一电阻装置耦接到该存储单元的一数据储存节点；其中，该电阻装置是用于当该数据储存节点电压意外放电时，延长该存储单元的电压放电时间。
本发明所述的互补式金属氧化物半导体反相器，该电阻装置是以该栅极电极的未金属化的一部分所形成。
本发明所述的互补式金属氧化物半导体反相器，该电阻装置的阻值是由其所含的掺杂浓度所决定。
本发明所述的互补式金属氧化物半导体反相器，该电阻装置更包括淡掺杂漏极布植材质。
本发明所述的互补式金属氧化物半导体反相器，该电阻装置更包括源/漏极布植材质。
本发明所述的互补式金属氧化物半导体反相器，该电阻装置形成于该反相器的一绝缘区域上。
本发明另提供一种形成反相器的方法，该反相器用于一静态随机存取存储单元，该方法包括于一基板层上形成一栅极介电层区域；于该栅极介电层形成一栅极电极，该栅极电极与栅极介电层为一P型与N型金属氧化物半导体晶体管所共用；选择性地将该栅极电极金属化，使得至少一部分为一高阻值装置，并耦接到该栅极电极，并于该数据储存节点电压意外放电时，延长该存储单元的电压放电时间；以及形成一连线，将该电阻装置连接于该存储单元的该数据储存节点与该栅极电极之间。
本发明所述的形成反相器的方法，该方法更包括形成一淡掺杂漏极区域；形成一至少一间隙壁；以及形成该反相器的源/漏极区。
本发明所述的形成反相器的方法，选择性地金属化更包括于该栅极电极的一既定区域上形成一掩膜层；以及将该栅极电极的未被该掩膜层所覆盖的一区域予以金属化。
本发明所述的形成反相器的方法，形成一掩膜层的步骤更包括形成一掩膜层以覆盖该栅极电极；以及将该掩膜层予以部分移除，使得该电阻装置的一既定部分上的该掩膜层的厚度比其它部分的掩膜层厚度薄。
本发明所述的形成反相器的方法，更包括于金属化后，将所有的掩膜层予以移除。
本发明所述的形成反相器的方法，更包括于该电阻装置所在处之下形成一绝缘区域。
本发明所述的形成反相器的方法，可延长改变储存数据所需的电阻/电容延迟时间，由于两反相器为交互耦接，回传的影响亦会受到延迟，延迟时间可使受影响的反相器自我补偿并维持原始数据。
图1为依据本发明一实施例的有两个额外电阻的标准六晶体管式静态随机存取存储单元；图2A为依据本发明一实施例的有额外电阻的静态随机存取存储单元的反相器的截面图；图2B为依据本发明一实施例的图2A所示元件的等效电路图；图2C为依据本发明一实施例的有额外电阻的静态随机存取存储单元的反相器的截面图；图3A至图3B为依据本发明一实施例的有额外电阻与第一金属连接层的静态随机存取存储单元的反相器的截面图；图4为依据本发明一实施例的有额外电阻的静态随机存取存储单元的反相器的截面图；图5为依据本发明一实施例的静态随机存取存储单元到第一金属层为止的晶片布局图；图6为依据本发明一实施例的静态随机存取存储单元的第一、第二与第三金属层的晶片布局图；图7至图9为依据本发明三实施例的三种形成电阻的制程变化。
具体实施例方式
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下本发明提供一加入两电阻的静态随机存取存储单元的设计以降低软性错误率，从而提升杂讯忍受度与数据完整性。在以下所示的数个实施例中，一标准静态随机存取存储单元经过加入两电阻的修改，加入电阻增加了欲改变储存数据所需的电阻/电容延迟时间(RC delay)，由于标准静态随机存取存储单元的两反相器交互耦接，回传的影响亦会受到延迟，延迟时间可使受影响的反相器自我补偿并维持原始数据，因此可降低阿尔发粒子杂讯所引发错误发生的频率和机率，软性错误率因此可降低，且可确保高度的数据完整性。
图1绘示有两个额外电阻102、104的标准六晶体管式静态随机存取存储单元100，上拉晶体管PU-1与下拉晶体管PD-1形成反相器INV-1，相同地，上拉晶体管PU-2与下拉晶体管PD-2形成反相器INV-2，两电阻器各置于一反相器的输出与另一反相器的栅极之间，于Node-2处，上拉晶体管PU-1与下拉晶体管PD-1所并联的栅极对基板电容(gate-to-substrate capacitance)与电阻102串联，于Node-1处，上拉晶体管PU-2与下拉晶体管PD-2所并联的栅极对基板电容与电阻104串联，Node-2亦透过一通栅晶体管PG-2与位元线BLB连接，Node-1亦透过一通栅晶体管PG-1与位元线BL连接，通栅晶体管PG-1与PG-2的开关由字符线WL所控制。
图2A绘示依据本发明一实施例的有额外电阻的静态随机存取存储单元的反相器的截面图200，反相器包括一P型金属氧化物半导体场效应晶体管202与一N型金属氧化物半导体场效应晶体管204，有着共接的栅极以及其高电阻延伸区206，两栅极以多晶栅极210的金属硅化表层(metal silicided surface)208连接，金属硅化物将多晶栅极210两相反掺杂的区域短路，并确保两区域都有低阻值，多晶栅极210的非金属硅化的高阻值延伸区206位于一浅沟渠绝缘区(shallow trench isolation；STI)212上，且其阻值仅由其掺杂度所控制，因此阻值很高，故可在多晶栅极210的金属硅化表层208与另一反相器的节点之间形成一高阻值电阻。
图2B绘示依据本发明一实施例的图2A所示元件的等效电路图214，电容216的电容值为P型金属氧化物半导体场效应晶体管202的电容值，而电容218的电容值为N型金属氧化物半导体场效应晶体管204的电容值，电阻220与两电容串联，且电阻220阻值为多晶栅极的非金属硅化区阻值，所以阻值甚高。
图2C所示为截面图222，绘示了将非金属硅化的高阻值区置于多晶栅极210的N型金属氧化物半导体场效应晶体管204端的情形，其为图2A所示的镜面反射图，截面图222包括反相器的P型金属氧化物半导体场效应晶体管202与N型金属氧化物半导体场效应晶体管204，两晶体管有着共接的栅极以及其高电阻延伸区206，两栅极以多晶栅极210的金属硅化表层(metal silicidedsurface)208连接，金属硅化物将多晶栅极210两相反掺杂的区域短路，并确保两区域都有低阻值，多晶栅极210的非金属硅化的高阻值延伸区206位于一浅沟渠绝缘区(shallow trenchisolation；STI)212上，且其阻值仅由其掺杂度所控制，因此阻值很高，故可在多晶栅极210的金属硅化表层208与另一反相器的节点之间形成一高阻值电阻。
图3A所示为图2A所绘示的结构的截面图300，其有一第一金属层或焊垫302，该第一金属层或焊垫302透过一层间介电层(未示)中的孔洞(亦填了第一金属)304连接至多晶栅极210的非金属硅化的高阻值延伸区206，该高阻值延伸区206位于P型金属氧化物半导体场效应晶体管202端。
图3B所示为图2C所绘示的结构的截面图306，其有一第一金属层或焊垫308，该第一金属层或焊垫308透过一层间介电层(未示)中的孔洞(亦填了第一金属)310连接至多晶栅极210的非金属硅化的高阻值延伸区206，该高阻值延伸区206位于N型金属氧化物半导体场效应晶体管204端。
图4绘示一静态随机存取存储器晶片布局400，包括P型主动区402、N型主动区404、多晶栅极结构406以及金属硅化物阻挡图案(silicide block pattern)408，金属硅化物阻挡图案408可以是氧化物，可防止多晶栅极结构406中设计为电阻的区域产生金属硅化物而降低其阻值，须知的是P型主动区402是位于N型阱区410中。
图5绘示一静态随机存取存储器晶片布局500，包括位于N型阱区410中的P型主动区402、N型主动区404、多晶栅极结构406、金属硅化物阻挡图案(silicide block pattern)408、Vss接触孔502、Vcc接触孔504、一位元线BL接触孔506、一位元线BLB接触孔508以及第一金属层图案510。
图6绘示一静态随机存取存储器晶片布局600，包括第一金属层图案510、第二金属层或字符线图案602、第二金属层焊垫图案604、第三金属Vss连线606、第三金属Vcc连线608、一第三金属位元线610以及其对偶的第三金属位元线612。
数据完整度的顾虑可借由延迟存储单元对于单一储存节点上电荷量变化的反应而解决，假若两储存节点上的电荷量改变，最有可能是从位元线写入数据的动作所造成，这是因为对节点写入数据的该对位元线总是位于相反的偏压状况，因此单一储存节点上电荷量改变极有可能不是适当的数据且应该被避免，在反相器的储存节点与另一反相器的两栅极之间加入电阻可延长改变储存数据所需的电阻/电容延迟时间，由于两反相器为交互耦接，回传的影响亦会受到延迟，延迟时间可使受影响的反相器自我补偿并维持原始数据。
现请参照图1，由于位元线BL与BLB总是处于相反偏压的状况，Node-1与Node-2也总是处于相反偏压，因此一反相器的节点总是和其栅极处于相反偏压，位元线BL的高准位信号当透过通栅PG-1连接到Node-1与反相器INV-2的栅极时，驱使反相器INV-2将Node-2连接到Vss，而位元线BLB的低准位信号当透过通栅PG-2连接到Node-2与反相器INV-1的栅极时，驱使反相器INV-1将Node-1连接到Vcc，位元线BL的低准位信号在传过静态随机存取存储器后会有相反的效应，因此当通栅为字符线所开启时，静态随机存取存储单元可自我稳定，而因为相反的节点分别连接至Vss与Vcc，产生的影响与对偶位元线BL与BLB所产生影响的相同，要将写入的数据反转，需将BL与BLB反转且通栅需被字符线开启，假如一伪信号(如阿尔发粒子或电子杂讯)出现于一反相器，则稳定平衡可能会被破坏，即便被干扰的节点连接到Vss或Vcc，储存于一微小尺寸元件的节点上的电荷量小到在电源供应重建数据前便被干扰，但是，加入电阻可以延缓干扰的影响，因为有一电阻/电容串联电路连至另一反相器的节点，此电路有一R/C时间常数τ，其中τ＝R×CC为栅极氧化层厚度与栅极结构所决定的常数，放电时间随栅极阻值而改变，在一实施例中，有金属硅化物的P型多晶栅极的片电阻为每平方3至50欧姆(ohm/sq)，无金属硅化物的P型多晶栅极的片电阻为每平方100至2000欧姆，无金属硅化物的P型淡掺杂漏极(LDD)的片电阻为每平方5000至100000欧姆；在一实施例中，在时间常数乘以五倍的时间后，响应阶梯函数(stepfunction)的传递信号会达到阶梯函数的99％，该电压曲线为V＝Vstepex×p(-t/τ)Vstep为电压产生阶梯式变化，换句话说，-τ×log(V/Vstep)＝t假若储存于一反相器的栅极电容上的电荷突然改变，则需要时间将其影响透过RC电路的延迟传到另一反相器的节点，此延迟可让静态随机存取存储器有时间再自我稳定。
图7绘示依据本发明一实施例的第一电阻形成制程的流程图700，相关制程从步骤702沉积栅极氧化层与多晶栅极开始，步骤704中，沉积一硬掩膜层，可能是Si3N4、SiON、氧化层或其组合，步骤706中，光致抗蚀剂被图案化而掩膜层被蚀刻，因而留下金属硅化物阻挡的特定图案，步骤708中，光致抗蚀剂被图案化且多晶栅极与氧化层被蚀刻，步骤710中，形成淡掺杂漏极接面，步骤712中，沉积氧化物、Si3N4或其组合然后再透过如干蚀刻的制程形成侧壁间隙壁，且掩膜图案仍留以作为金属硅化物阻挡图案，步骤714中，形成源极与漏极接面，步骤716中，沉积金属并透过合金以形成金属硅化层，步骤718中，沉积层间介电层，此层可能是Si3N4、SiON、TEOS、PSG、BPSG或其组合，步骤720中，该制程于金属硅化物阻挡层下形成高阻值电阻而结束。
图8绘示依据本发明另一实施例的第二电阻形成制程的流程图800，相关制程从步骤802沉积栅极氧化层与多晶栅极开始，步骤804中，沉积一硬掩膜层，步骤806中，光致抗蚀剂被图案化而掩膜层被蚀刻至一有限厚度，未经蚀刻的厚掩膜层图案为金属硅化物阻挡的图案，留下的薄掩膜层作为抗反射层(antireflective coating；ARC)，步骤808中，光致抗蚀剂被图案化且多晶栅极被蚀刻以定义晶体管，抗反射层有助于提升光致抗蚀剂图案化的品质，步骤810中，薄抗反射层以湿蚀刻移除，步骤812中，该制程于金属硅化物阻挡层下形成高阻值电阻而结束。
图9绘示依据本发明另一实施例的第三电阻形成制程的流程图900，相关制程从步骤902沉积栅极氧化层与多晶栅极开始，步骤904中，光致抗蚀剂被图案化且多晶栅极与氧化层被蚀刻，步骤906中，形成淡掺杂漏极接面，步骤908中，形成侧壁间隙壁，步骤910中，形成源极与漏极接面，步骤912中，沉积一硬掩膜层，步骤914中，光致抗蚀剂被图案化且硬掩膜层被蚀刻留下金属硅化物阻挡的图案，光致抗蚀剂同时被移除，步骤916中，沉积金属且于金属硅化物阻挡层外的区域形成金属硅化物，步骤918中，该制程于金属硅化物阻挡层下形成高阻值电阻而结束。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100静态随机存取存储单元102电阻104电阻PU-1上拉晶体管PD-1下拉晶体管INV-1反相器PU-2上拉晶体管
PD-2下拉晶体管INV-2反相器Node-1节点Node-2节点PG-1通栅晶体管PG-2通栅晶体管WL字符线BL位元线BLB对偶位元线200截面图202P型金属氧化物半导体场效应晶体管204N型金属氧化物半导体场效应晶体管206高电阻延伸区208金属硅化表层210多晶栅极212浅沟渠绝缘区214等效电路图216电容218电容220电阻222截面图300截面图302第一金属层或焊垫304孔洞306截面图308第一金属层焊垫310孔洞
400静态随机存取存储器晶片布局402P型主动区404N型主动区406多晶栅极408金属硅化物阻挡图案410N型阱区500静态随机存取存储器晶片布局502Vss接触孔504Vcc接触孔506位元线BL接触孔508位元线BLB接触孔510第一金属层图案600静态随机存取存储器晶片布局510第一金属层图案602第二金属层或字符线图案604第二金属层焊垫图案606第三金属Vss连线608第三金属Vcc连线610第三金属位元线612第三金属位元线的对偶位元线702沉积栅极氧化层与多晶栅极704沉积掩膜层706图案化后蚀刻掩膜层708图案化后蚀刻多晶栅极与氧化层710形成淡掺杂漏极接面712形成并蚀刻间隙壁714形成源极与漏极接面
716形成金属硅化物718沉积层间介电层720结束802沉积栅极氧化层与多晶栅极804沉积掩膜层806图案化后蚀刻掩膜层，留下一抗反射层808蚀刻多晶栅极810蚀刻抗反射层812结束902沉积栅极氧化层与多晶栅极904图案化后蚀刻多晶栅极与氧化层906形成淡掺杂漏极接面908形成并蚀刻间隙壁910形成源极与漏极接面912沉积掩膜层914图案化后蚀刻掩膜层916形成金属硅化物918结束
权利要求
1.一种可降低软性错误率的电阻性存储单元，所述可降低软性错误率的电阻性存储单元包括一第一位元线；一第二位元线，为第一位元线的对偶位元线；一第一通栅，耦接至该第一位元线；一第二通栅，耦接至该第二位元线；一第一反相器，其输出端透过该第一通栅接收该第一位元线信号；一第二反相器，其输出端透过第二通栅接收第二位元线信号；一第一装置，耦接于该第一反相器的该输出端与该第二反相器的输入端之间；以及一第二装置，耦接于该第二反相器的该输出端与该第一反相器的输入端之间；其中， 当两反相器的该输出端电压意外放电时，第一与第二装置可延长该存储单元的电压放电时间。
2.根据权利要求1所述的可降低软性错误率的电阻性存储单元，其特征在于该第一装置与第二装置包含一或多个高阻值装置。
3.根据权利要求2所述的可降低软性错误率的电阻性存储单元，其特征在于该第一装置是以该第二反相器的未金属化的一部分栅极所形成，而该第二装置是以该第一反相器的未金属化的一部分栅极所形成。
4.根据权利要求3所述的可降低软性错误率的电阻性存储单元，其特征在于该第一装置或第二装置的阻值是由未金属化的该部分栅极的掺杂浓度所决定。
5.根据权利要求3所述的可降低软性错误率的电阻性存储单元，其特征在于该第一装置或第二装置更包括淡掺杂漏极布植材质。
6.根据权利要求5所述的可降低软性错误率的电阻性存储单元，其特征在于该第一装置或第二装置更包括源/漏极布植材质。
7.根据权利要求1所述的可降低软性错误率的电阻性存储单元，其特征在于每一反相器的栅极之间是以其共用的栅极材质上的一金属化部分所连接。
8.根据权利要求1所述的可降低软性错误率的电阻性存储单元，其特征在于该第一与第二装置形成于所对应反相器的绝缘区域上并耦接至其栅极。
9.一种互补式金属氧化物半导体反相器，用于可降低软性错误率的静态随机存取存储单元，该反相器包括一基板层；一P型金属氧化物半导体晶体管的源/漏极区，形成于该基板层中；一N型金属氧化物半导体晶体管的源/漏极区，形成于该基板层中；一栅极介电层，为该P型与N型金属氧化物半导体晶体管所共用；以及一栅极电极，为该P型与N型金属氧化物半导体晶体管所共用；其中，该栅极电极的一部分经过金属化，以连结该P型与N型金属氧化物半导体晶体管的栅极，并透过一电阻装置耦接到该存储单元的一数据储存节点；其中，该电阻装置是用于当该数据储存节点电压意外放电时，延长该存储单元的电压放电时间。
10.根据权利要求9所述的互补式金属氧化物半导体反相器，其特征在于该电阻装置是以该栅极电极的未金属化的一部分所形成。
11.根据权利要求10所述的互补式金属氧化物半导体反相器，其特征在于该电阻装置的阻值是由其所含的掺杂浓度所决定。
12.根据权利要求10所述的互补式金属氧化物半导体反相器，其特征在于该电阻装置更包括淡掺杂漏极布植材质。
13.根据权利要求10所述的互补式金属氧化物半导体反相器，其特征在于该电阻装置更包括源/漏极布植材质。
14.根据权利要求10所述的互补式金属氧化物半导体反相器，其特征在于该电阻装置形成于该反相器的一绝缘区域上。
15.一种形成反相器的方法，该反相器用于一静态随机存取存储单元，该方法包括于一基板层上形成一栅极介电层区域；于该栅极介电层形成一栅极电极，该栅极电极与栅极介电层为一P型与N型金属氧化物半导体晶体管所共用；选择性地将该栅极电极金属化，使得至少一部分为一高阻值装置，并耦接到该栅极电极，并于该数据储存节点电压意外放电时，延长该存储单元的电压放电时间；以及形成一连线，将该电阻装置连接于该存储单元的该数据储存节点与该栅极电极之间。
16.根据权利要求15所述的形成反相器的方法，其特征在于该方法更包括形成一淡掺杂漏极区域；形成一至少一间隙壁；以及形成该反相器的源/漏极区。
17.根据权利要求15所述的形成反相器的方法，其特征在于选择性地金属化更包括于该栅极电极的一既定区域上形成一掩膜层；以及将该栅极电极的未被该掩膜层所覆盖的一区域予以金属化。
18.根据权利要求17所述的形成反相器的方法，其特征在于形成一掩膜层的步骤更包括形成一掩膜层以覆盖该栅极电极；以及将该掩膜层予以部分移除，使得该电阻装置的一既定部分上的该掩膜层的厚度比其它部分的掩膜层厚度薄。
19.根据权利要求17所述的形成反相器的方法，其特征在于更包括于金属化后，将所有的掩膜层予以移除。
20.根据权利要求15所述的形成反相器的方法，其特征在于更包括于该电阻装置所在处之下形成一绝缘区域。
全文摘要
本发明涉及一种降低软性错误率的电阻性存储单元与其反相器及形成方法。存储单元包括第一位元线、与第一位元线对偶的第二位元线、第一通栅、第二通栅、第一反相器、第二反相器、第一装置与第二装置。第一通栅耦接至第一位元线，第二通栅耦接至第二位元线，第一反相器的输出端透过第一通栅接收第一位元线信号，第二反相器的输出端透过第二通栅接收第二位元线信号，第一装置耦接于第一反相器的输出端与第二反相器的输入端之间，第二装置耦接于第二反相器的输出端与第一反相器的输入端之间，其中，当两反相器的输出端电压意外放电时，第一与第二装置可延长存储单元的电压放电时间。
文档编号G11C7/00GK1697185SQ20051007251
公开日2005年11月16日 申请日期2005年5月10日 优先权日2004年5月10日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司