专利名称：一种存储器读放电路的制作方法
技术领域：
本发明涉及一种存储器读放电路。
背景技术：
在存储器电路中，一般需要通过检测一个通路的导通或者断开来判断改单元存储的数据是“1”还是“0”。为描述的方便，下文的描述中，我们将以EEPROM存储器为例进行说明，对其它类型的存储器，除了存储单元导通和关断的实现方法和判断标准不一样外，关键的读放机制完全相同。
EEPROM存储单元就是一个称为浮栅结构的MOS管，在漏端和栅端施加不同极性的编程电压后，存储管子就会具有不同的阈值，阈值高的管子被认为是关断的，代表了数据“1”，阈值低的管子被认为是导通的，代表数据“0”，这样就达到了利用浮栅管子来存储数据的目的。设高阈值管子阈值为Vth，低阈值管子阈值为Vtl。当要读出存储器中的数据时，就可以采用如图1所示的简单读放电路。
其工作原理为电压VCG为一个介于“1”管阈值Vth和“0”管阈值Vtl之间的固定读放电压，而电流Iread是根据“0”阈值大小设计的一个固定电流源，一般取为存储管子EE_cell饱和电流的二分之一，N1起地址选通作用的所有串联开关管，N2为读选通开关。N1和N2的宽长比均设计得足够大。当EE存储管子存储数据为“0”时，意味着管子开启，并且由于读放电流源小于EE_cell饱和电流，EE_cell、N1、N2均工作在线性区，A点电位拉到接近地，所以读放电路输出低电平信号“0”。而当EE存储管子存储数据为“1”时，意味着管子关闭，于是A点电位拉到vdd，读放电路输出高电平信号“1”。
上述读放电路尽管可以实现简单的读放功能，但存在如下缺陷1.由于从存储管EE_cell到读放电流源的通路上存在如图1所示的寄生电容Cp1、Cp2，所以在读“1”时，读放电流源首先要对寄生电容充电，只有当寄生电容充电到反相器I1的阈值(一般为vdd/2)时，读放电路的输出才会从“0”翻转为“1”，这段时间称为存储器的读出时间。当存储器容量成倍增加时，寄生电容会变得越来越大，导致读出速度越来越慢。
2.并且由于读“1”要给寄生电容充电到vdd/2(反相器的阈值设在vdd/2具有较好的抗干扰性)，导致读出速度还和电源电压vdd相关，电源电压越高，读出速度越慢，这是一般电路设计中希望避免的。
3.在A点电压上升过程中到vdd-Vthn(开关NMOS管的阈值)的过程中，也就是反相器I1的翻转过程中，I1中会出现较大的穿通电流。
发明内容
针对上述简单读放电路存在的问题，本发明提出一种低功耗的读放电路，具有读放速度快，读出时间和电源电压无关，并且结构简单。
本发明所提供的一种存储器读放电路，包括两个相连的起地址选通作用的所有串联开关管和读选通开关，其特征在于它包括一串入在所述串联开关管和读选通开关之间的加速电路，用于根据具体电路的要求调整读出速度。
在上述的存储器读放电路中，加速电路包括一恒流源和两个NMOS管。
由于采用了上述的技术解决方案，在现有的读放电路的N1和N2之间串入一个加速电路，具有读放速度快，读出时间和电源电压无关，并且结构简单，读放电流、读出速度调整方便、低功耗等特点。
图1是现有简单读放电路的示意图；图2是本发明读放电路的原理图。
具体实施例方式
如图2所示，本发明存储器读放电路，包括两个相连的起地址选通作用的所有串联开关管(N1)和读选通开关(N2)，其特点是它还包括一串入在所述串联开关管(N1)和读选通开关(N2)之间的加速电路，用于根据具体电路的要求调整读出速度。
加速电路包括一恒流源(Ibias)和两个NMOS管(N4、N5)，其中，恒流源(Ibias)分别连接NMOS管(N4)的漏端和NMOS管(N5)的栅极，该NMOS管(N4)的栅极和NMOS管(N5)的源端相连，且该NMOS管(N4)源端接地。
本发明的结构特点是，在现有读放电路的开关管N1和读选通开关N2之间串入一个如图2虚线框内所示的加速电路，Ibias为一恒流源，电流和栅电压等于某个指定电压Vb0(为描述方便，不妨令Vb＝1v)。其工作原理简单描述如下在读“0”时，存储单元导通，B点处于一个接近地的电位，因此NMOS管N4关闭，C点电位被拉到vdd，因此N5完全打开，对读放电路来讲相当于短路，所以它的工作情况和原读放电路完全一样。而在读“1”时，一开始B点电位为低，所以N5仍然完全开启，读放电流对寄生电容Cp1、Cp2充电。当B点充电到特定电压Vb0时，此时N4的饱和电流较Ibias大，于是C点电位即刻被拉低，从而开关管N5关闭，A点电位在读放电流源Iread的作用下迅速上升到vdd，Dout也立刻翻转到逻辑高电平“1”，实现了“1”的读出。
使用本发明提出的读放电路，由于读“1”时寄生电容只要充电到一个相对较低的电压Vb(Vb的值可通过Ibias来调整)，使读出时间缩短；同时，由于N4的饱和电流只取决于栅电压与vdd无关，因此Vb不受vdd变化的影响，读出时间也不会受电源变化的影响；此外，由于在整个“1”的读出过程A点是由一个较低电压突变到vdd，所以I1中也不会出现持续的穿通电流，从而也节省了读放功耗。
虽然本发明读放电路已参照当前的具体实例进行了描述，但是本技术领域的普通技术人员应该认识到，以上的实例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化和修改。因此，只要在本发明的实质精神范围内对上述实例的变化，变型都将落在本发明的权利要求书的范围内。
权利要求
1.一种存储器读放电路，包括两个相连的起地址选通作用的所有串联开关管(N1)和读选通开关(N2)，其特征在于它包括一串入在所述串联开关管(N1)和读选通开关(N2)之间的加速电路，用于根据具体电路的要求调整读出速度。
2.根据权利要求1所述的存储器读放电路，其特征在于所述的加速电路包括一恒流源(Ibias)和两个NMOS管(N4、N5)，其中，所述恒流源(Ibias)分别连接NMOS管(N4)的漏端和NMOS管(N5)的栅极，该NMOS管(N4)的栅极和NMOS管(N5)的源端相连，且该NMOS管(N4)源端接地。
全文摘要
一种存储器读放电路，包括两个相连的起地址选通作用的所有串联开关管(N
文档编号G11C16/06GK1971754SQ20051011078
公开日2007年5月30日 申请日期2005年11月25日 优先权日2005年11月25日
发明者王光春 申请人:上海贝岭股份有限公司