专利名称：电子电路中的误差校正的制作方法
技术领域：
本发明涉及一种数字电子电路，尤其是一种包括一个或多个存储矩阵的电子电路。
背景技术：
防止误差正在逐渐成为集成电路设计的重要方面。例如，美国专利No.6360346公开了在存储器读操作期间，如何使用误差校正码(ECC)来校正误差。该种类型的校正利用的事实是，大多数位通常从储存器中正确的读取，只有一小部分位产生误差。如果有许多误差存储块，甚至会丢弃整个电路。
在集成电路中，存在许多潜在的误差源。在过去，存储器中大量的存储单元，以及需要将单元的尺寸降到技术允许的极限，这些都为高产量地产生无误差的存储器创造了困难。随着半导体形体尺寸的逐渐减小，不同晶体管中植入原子数的统计散布(statistical spread)正在成为新的误差源。通常，该种误差不会导致完全缺陷的存储单元，但是也不可能找到适应所有单元的单一阈值。美国专利申请No.2002/0122344公开了一种减小这种散布的影响的电路。然而误差很难防止，并且已经发现，接受多个有缺陷的单元并利用校正技术校正误差更有效。
速度是电子电路的另一个重要的性能要求。速度越高，每秒执行的计算越多，使得电子电路更有价值。允许信号在电路中形成(develop)所需时间的限制了电子电路的最大可能速度。数字信号由只能以有限速率改变的模拟信号，诸如电压和或电流代表，这使得需要留出一些时间，用于在俘获被代表的数字值之前形成信号。
用存储器举例说明这种要求。存储矩阵通常包括用于确定单元地址的字线、位线、以及存储单元的行和列。每个字线与行对应，每行的单元连接至各自的位线。每个位线与列对应，每列的单元共同连接至各自的位线。俘获电路连接至位线，其中俘获电路通常包括读出放大器。当访问一个单元时，其行的字线上的信号使该单元影响其列的位线上的信号。在允许该影响形成可检测信号的一段延迟后，俘获电路被触发，以锁存由该信号确定的状态。由于许多单元连接至相同的位线，因此，该单元对于位线上的信号的影响相对弱，这样就有必要使用相对长的延迟。这限制了存储电路的速度。
使信号在被俘获之前有充分时间形成的需要设定了最大可能速度的最高限度。如果信号被俘获的太快，则不只对于各个位，而是对于整个字符，会有不可预知的输出结果，这样就不可能使用误差校正技术。相应地，已经进行了许多工作，以减少所需时间，例如通过使用更小的电路尺寸，这将减少阻碍信号形成的电容；通过减小所需的信号摆幅或利用更强的驱动电路。
然而，不可避免的必须限制速度。传统地，通过将集成电路、或至少是存储器的时钟速度设定至一个值来限制速度，该设定值允许在开始俘获前，有充分的信号形成。响应于具有已知内容的参考单元引起的输出信号的形成，自适应地设定速度也是公知的。在现有技术中，这种技术用作存储器作为整体的时间参考，或至少是存储单元组的时间参考，以保证用于信号形成的充分时间。在这种情况下，存储器是自定时的。
这样，最不利的情况确定了速度。如果不同存储单元的速度中存在统计散布，那么一些单元形成信号比其他单元慢，但是不可能预测是哪些单元。因此，参考单元方法将较不精确地预测其他存储单元的定时。为了避免误差过量，必须低于平均单元可接受的速度，为速度设定多个速度标准偏差。存储器越大，速度必须设定的越低。
发明内容
本发明的一个目的是提供一种电子电路，能够以很低的误差率，在平均速度下工作，其中该平均速度高于用于该误差率的最坏情况设计的速度。
本发明的一个目的是减少植入离子数中的统计散布对集成电路的最大平均运行速度的影响。
根据本发明的一个方面的电路由权利要求1提出。该电路产生数据信号并俘获数据信号，俘获在第一时间间隔后开始，其中在第一时间间隔期间，允许数据产生电路(诸如被寻址存储单元)驱动俘获电路的输入端(这里使用的俘获，意思是使俘获电路的数字输出变为固定，以至于它不再受其随后的输入信号形成的影响)。根据本发明，当检测到误差或至少检测到无法校正的误差时，以更长的第二时间间隔重试数据产生和俘获。具体地，在存储器中，当检测到(无法校正的)误差时，被寻址过的单元可以再被寻址，来自该单元的数据在寻址后的第二时间间隔被俘获，或者俘获电路被复位，并在从复位释放后的第二时间间隔期间允许被驱动。
以延长的持续时间再俘获数据表示损失吞吐速度，但是它可以使用更短的持续时间用于第一次俘获，这是因为由于第一次读取时的超速而引起的误差可以接受。因此，平均吞吐率，即每秒产生的正确数据信号个数，高于通过设定第一时间间隔以允许最坏条件而实现的情况。这对于具有大量诸如存储单元的子电路的电路特别有利，这些子电路具有最大可能俘获速度的统计散布。这种情况下，可以有效使用更高的平均速度，以补偿一些子电路过低的速度。
在一个实施例中，可以调整第一时间间隔的持续时间，以至于出现设定的误差率，其中第一时间间隔用于在还没有检测到数据信号中的误差时第一次俘获数据信号。这样，电路的速度可以最优化。在再一实施例中，该持续时间被调整至设定(非零)的无法校正的误差率，和/或响应于检测到无法校正的误差，使用具有延长的持续时间的再俘获。例如如果可以忍受一定误差量，这甚至可以单独使用，无需具有延长的持续时间的再俘获。在具有可以并行使用的多个存储器的电路中，这些存储器上数据的分配可以适应于不同的平均速度，该不同的平均速度可以由不同的存储器实现。较大比例的数据以较高速度存储在存储器中，较小比例的数据以较低速度存储在存储器中。这样，平均速度可以最优化。
至少，如果不可能进行误差校正，那么在数据的进一步处理期间，再俘获的数据取代原始错误的数据。这例如可以通过下述实现在以正常持续时间对随后地址的数据进行俘获之间，颠倒与随后地址的数据的次序，以延长的持续时间再俘获该数据，并将该再俘获的数据插入其原始位置，用于进一步处理。或者，使用基于块的读取，在块的读取已经完成后，再俘获块中包含误差的数据。
本发明的这些和其它目的和优势将利用下述附图更详细地描述。
图1表示电子电路；图2列举读取延迟和平均吞吐量之间的折衷。
具体实施例方式
图1表示电子电路，该电子电路包括存储矩阵形式的数据产生电路12，寻址电路10，读出电路14，误差校正和检测电路15，定时电路16，缓冲存储器17和处理电路18。寻址电路10具有寻址输出端，连接至存储矩阵12。存储矩阵12具有位线输出端，连接至读出电路14。读出电路14具有数字输出端，连接至误差校正和检测电路15。误差校正和检测电路15具有第一控制输出端，连接至定时电路16，第二控制输出端，连接至寻址电路10，和数据输出端，连接至缓冲存储器17。定时电路16具有定时控制输出端，分别连接至寻址电路10和读出电路14。缓冲存储器17具有输出端，连接至处理电路18。
操作中，寻址电路10顺序寻址对应于存储矩阵12中存储单元组的字。当寻址后，组中的单元连接至位线，以至于它们影响位线上的信号电平。读出电路14从位线上俘获数据，并将位线上的信号转换为数字值。误差校正和检测电路15接收数字值，并检测和校正这些数字值中的误差。为此，误差校正和检测电路15通常使用误差校正码(ECC)，该误差校正码定义了一组选择的多位码字，这些码字彼此之间至少在预定数目的位上不同。每组单元存储矩阵12中存储的数据代表从该码字组中选择的字，使得没有误差时，输出至误差校正和检测电路15的数字值对应于从码字组中选择的码字。但是，由于误差，数字值可能区别于选择的码字。误差校正和检测电路15检测这种情况，并确定哪个码字与数字值区别最小。该码字对应于解码的数据值，其由误差校正和检测电路15写入缓冲存储器17。处理电路18从缓冲存储器17读取和处理解码的数据值。
虽然为了清楚起见，寻址电路10表示为单独的电路，但是应当理解，实际上，可以通过处理电路18选择地址，使处理电路18位于寻址电路10的读出部分中。
定时电路16控制读取的定时。定时电路16给寻址电路10提供起始信号，其控制存储矩阵12中存储单元组的寻址定时。定时电路16也向读出电路14提供俘获信号。俘获信号控制什么时候使用位线的信号来俘获数据。应用俘获信号的方式取决于读出放大器的类型。例如，(例如DRAM中使用的)一种类型的读出放大器包括一对交叉连接的反相器，它们由俘获信号使能，一个反相器具有连接至位线的输入端，另一个具有连接至参考线(未示出)的输入端。当使能后，取决于位线上的初始信号，该读出放大器驱动自身进入两个稳定状态中的一个。这种情况下，由俘获触发反相器的使能。另一种类型的读出电路包括锁存器，该锁存器的输入端(通常经由放大器或比较器)连接至位线。这种情况下，响应于俘获信号，锁存器被锁定。使用俘获定时信号的其他类型的读出电路也可以。在每种情况下，读出电路在由俘获信号确定的时间处，俘获由位线上的信号确定的数字值。
提出的方法的另外一个优势是，由于平均起来位线被驱动的时间缩短，所以节省了功率。因此，电压摆幅更小，导致功率耗散更低。读出放大器和亚稳锁存器也消耗功率。当控制定时的时候，读出放大器和锁存器优选具有延迟地使能，以避免它们保持在亚稳态更长的时间。
起始信号和俘获信号之间的延迟的持续时间至少部分地确定存储器的循环频率。产生用于俘获前一数据值的俘获信号后，定时电路16通常在预定的时间间隔后将新的起始信号应用于寻址电路10。因此，起始信号和俘获信号之间的延迟持续时间越长，连续的起始信号之间的循环时间越长。
定时电路16设定起始信号和俘获信号之间延迟的持续时间，使得多数情况下，位线上的信号获得充分的时间以形成到一个电平，使得可以充分精度地俘获，该充分精度指没有误差，或至少是可以进行误差校正的很少误差。但是，没有将延迟设定为这样一段持续时间，使得所有单元获得充分的时间来形成充分大、以能够可靠检测的信号。单元的晶体管中植入原子数的统计散布可能具有的效应是，一些单元的驱动强度太弱，以至于在定时电路16确定的延迟后，不能允许具有充分可靠的俘获。
在第一实施例中，误差校正和检测电路15向寻址电路10和定时电路16发出信号，表示在特定数据值中检测到无法校正的误差。作为响应，寻址电路10对给出该特定数据值的存储单元组进行再寻址。定时电路16控制该单元组的再寻址的起始和读出电路14俘获之间的延迟。定时电路16设定该用于重读的延迟为一个更大的值，该值大于第一次读取期间用于信号值单元的寻址和传感的值。误差校正和检测电路15利用增加的延迟接收该数据值，并将该数据值写入缓冲存储器17中用于原始读操作的该数据值的位置。或者，如果错误数据值的地址还控制选择的存储单元组，那么，可以省略再寻址，在复位读出电路后直接以复位后增加的延迟进行重读。(例如在公知的读出电路中，复位包括分离位线和读出电路之间的连接，并使读出电路的输入信号相等。复位后，停止该使信号相等操作，并将位线又连接至读出电路的输入端，以开始新的读出操作)。
可选择地，以延长的延迟读取的数据值也用于回写至其被读取的那个存储单元。如果是由于过短的定时引起的误差，那么这没有提供附加的优势，但是如果存在其他误差源，与定时误差区分不开，那么回写可以减少这些误差再出现的可能性。
通常，处理电路18以多个字组成的包为单位处理数据值。这样，一旦一个包中的所有数据已经被成功读取，处理电路18开始处理该包。或者，缓冲存储器17可以是呼吸型缓冲器(breathing buffer)，像FIFO缓冲器，其在有效数据可用前，吸收延迟中的变化。在这种情况下，当FIFO缓冲器发出信号表示它已满时，如果出现低误差率，那么有必要暂停从存储矩阵中读取。在另一实施例中，处理电路执行类似于图像解码的功能，其中在预定时间点之前需要产生帧，但是在这些时间点之前，传送数据之前的延迟中的变化是允许的。在这种情况下，可以设计由处理电路18执行的任务，使得它在这些时间点之前，名义上留有一些空余时间，如果没有出现读取误差，那么处理电路18保持在读取的步骤(即，如果需要重读，则暂停)。
应当理解，该实施例依赖于一种折衷降低起始信号和俘获信号之间的延迟会增加每秒可以执行的存储器循环数。但是，如果延迟降低，这会增加读取被校正的数据所需的附加(更长的)循环数，由此减少每秒可读取的数据值的数量。
图2说明了该折衷。示出的三条曲线是从存储矩阵12中进行读取所使用的正常循环时间T的函数。第一曲线20表示由于误差而重读所需的循环数。可以理解，因为即使最弱的存储单元也会得到充分的时间来形成信号，且该信号足够大以至于可以可靠地俘获，所以对于高循环时间T来说，很少或没有误差出现。因此，用于重读的循环数很少。随着循环时间减小，逐渐增多的存储单元驱动强度不足，直到对于零循环时间来说，所有存储单元的驱动强度都不足。因此，随着减小循环时间T，则用于重读的循环数增加。
第二曲线22(直线)表示如果没有误差出现，读取数据所需的正常循环时间。第三曲线24表示平均循环时间，它通过用于重读的更长的循环时间乘以需要重读的存储单元的比例分数，再加上正常的循环时间获得。可以看出，出现了最优循环时间(由箭头28表示)。该最优循环时间应当与选择用以避免过多误差数的“安全”的最坏情况下的循环时间(由箭头26表示)形成对照。可以理解，利用平均循环时间进行重读，可以减少包时间的吞吐时间。
在重读期间，对于选择更高的延迟，存在各种可能性。例如，在重读期间可以使用最坏情况下的预定的更高延迟，这将保证具有所需最小概率的正确的读取。作为另一示例，可以首先使用第一个更高的延迟持续时间，如果这又导致误差，那么可以利用第二个甚至更高的延迟再次重读数据。第二个延迟可以是最坏情况下的预定延迟，或者可以在第二个延迟后以第三个甚至更高的延迟重读，等等。
在再一实施例中，当检测到误差时，误差校正和检测电路15立即触发重读。如果该电路足够快，以至于在下一读操作开始前检测到误差，那么这可以用于保证在前一地址成功读取之前，不读下一地址。但是，在另一实施例中，可以颠倒次序完成重读，在第一次读取一个字之后，紧接着读取预定个数的连续地址后，再插入该字的重读。在另一实施例中，可以在预定地址块已经读取后，执行重读。在该实施例中，例如，寻址电路10记录需要重读的地址，并在完成从该块中读取后，将定时电路16设定至更高的延迟，接下来在所记录的需要重读的地址处，寻址存储矩阵12。
在第二实施例中，定时电路16使用误差校正和检测电路15以信号指示的误差的误差率，来调整起始信号和俘获信号之间的延迟。如果平均误差率低于设定的水平，定时电路16则减小延迟。如果平均误差率高于设定的水平，定时电路16则增加延迟。选择设定的水平可以有各种方法，通常设计选择设定的水平，使得在没有超过可接受的误差数的情况下，实现最大吞吐量。在一个实施例中，取决于装置的功能，指定最大允许误差率R(在电视机中，例如，该比率根据出现帧误差的比率得出)。给定有关使用的ECC的信息，可以确定未校正的字中哪个误位率B导致了不能用ECC以无法校正的误差率R校正的误差，其中无法校正的误差率R对应于最大允许误差率(通常如果n-1个误差可以被校正，那么R＝Bn)。接下来，调整速度，使得观察到的平均误位率的值稍微低于计算出的误位率B。
可以使用任何类型的调整。例如可以将误差率求平均值，可以使用平均值和设定值之间的差值来调整延迟。或者，对于检测到误差的每个字，可以将延迟增加第一步长，对于没有检测到误差的每个字符，可以将延迟降低第二步长，根据设定的水平选择第一和第二步长的比率。在进一步的实施例中，可以根据字中检测到的误差数来调整步长。
第二实施例可以和第一实施例结合，选择起始信号和俘获信号之间的延迟用于首次读取，以使平均的复合吞吐速度最优化(图2中曲线24)。例如可以从统计散布的分析中，选择误差率的设定值。否则，安排定时电路，测量不同延迟值时的吞吐量，并将延迟设定在一个值，该值将实现最高平均吞吐量。
但是，例如，如果电路的性能规格允许某一平均误差率(例如，音频或视频信号解码期间的噪声)，那么第二实施例也可以与第一实施例分开使用。在另一实施例中，来自存储器的数据可以包括附加的误差校正信息，该信息允许处理电路18校正误差至某一平均率。在这种情况下，调整速度，以实现该误差率。
虽然已经公开了本发明的具体实施例，但是可以理解，本发明并不限于该实施例。例如，虽然已经示出从存储矩阵12中读取的应用，但是本发明也可以应用于其他电路。例如，本发明可以应用于由于在逻辑电路的输出端俘获数据太快而引起的误差。在这种情况下，可以利用电路产生冗余信号，或通过在输出信号上执行某些一致性检查，来检测逻辑电路输出端的误差。在一个实施例中，在控制环路中调节将输入数据施加于逻辑电路与俘获结果之间的延迟，以将误差率调整至设定的水平。在另一实施例中，这次通过在更大延迟的情况下，再将相同的输入数据应用于逻辑电路的输入端，并重复俘获，来使电路响应于误差的检测。这样，如果包含逻辑电路的慢的部分，当校正误差时，可以实现高的平均吞吐量。例如，通过重启由电路执行的子任务例如通过第二次处理相同的数据，可以实现相同输入数据的再应用。当然，这些实施例可以组合使用。
作为本发明替代应用的另一实施例，可以并行提供多个存储矩阵，以至于数据可以从任意单独的存储矩阵重读，而独立于从其他存储矩阵的重读。提供公共处理电路，用于处理来自并行存储器的组合数据。在该实施例中，根据每个存储器能够实现的吞吐率，可以安排电路来控制存储器上组合数据的分配。优选地，分配数据，使得最快的存储器被完全占用，最慢的存储器剩余为空白，或用于处理不需要高吞吐速度的任务。作为选择，组合数据的各个比例部分存储在各个存储器中，一个存储器中存储的比例部分正比于该存储器的平均吞吐率除以所有存储器的平均吞吐率的总和(平均吞吐率是从存储器每秒能够产生的平均字数)。
并且，在一些实施例中，应当实现存储在存储矩阵12中的字不必是来自ECC的字。例如，用于检测和/或校正字中误差的信息可以由另一个来源，而不是存储矩阵12提供。也不必一次一个字的执行误差检测和校正。例如，可以检测和校正已从存储矩阵12中顺序读取的字块中的误差。这样，错误字的重读可以延迟到整个块已经被读取和进行了误差分析。类似地，起始信号和俘获信号之间延迟的调整可以以块为基础进行。
并且，应当理解，误差检测和校正电路15可以作为专门电路实现，但是它的功能也可以由处理电路18执行。在这两种情况下，可以使用专门的误差校正硬件和/或适当编程的可编程硬件。例如，如果处理电路18执行误差检测，它可以在任何时候，根据自己的判断，要求具有更长延迟的重读，如果无需用于处理目的的校正数据，则省略重读。
在再一实施例中，当检测到存储单元组的误差，且该误差仅能通过具有增加延迟的读取被校正时，则在辅助存储器中记录对于那组单元，需要增加的延迟。这样，在该单元组的下一次读取时，查询辅助存储器，如果那里记录有需要增加延迟，那么立即使用增加的延迟，而不需以较短延迟第一次尝试读取。辅助存储器中的信息也可以用于在写入期间增加一同选择的单元组的延迟。这样就减少了写入误差，这是由于与延迟相关的特定单元组的误差通常出现在读取和写入中。
权利要求
1.一种电子电路，包括数据产生电路(12)，具有用于产生数据信号的输出端；俘获电路(14)，具有连接至所述数据产生电路(12)的所述输出端的输入端，用于俘获所述数据信号；定时电路(16)，用于控制第一时间间隔的持续时间，在所述第一时间间隔期间，允许所述数据产生电路(12)在所述俘获电路(14)的所述输入端驱动所述数据信号直到俘获；误差检测电路(15)，具有连接至所述俘获电路(14)的输入端，用于检测所俘获的数据信号中的误差，所述误差检测电路(15)连接至所述定时电路(16)，用于响应于特定数据信号中的误差的检测，引起对该特定数据信号的再俘获，并允许所述数据产生电路(12)在第二时间间隔中在所述俘获电路(14)的所述输入端驱动所述数据信号直到再俘获，所述第二时间间隔具有比所述第一时间间隔更长的持续时间。
2.根据权利要求1的电子电路，其中所述数据产生电路包括存储矩阵(12)和寻址电路(10)，所述寻址电路产生寻址信号，用于选择所述存储矩阵(12)中的存储单元，根据被寻址的存储单元的内容，从所述被寻址的存储单元驱动所述数据信号。
3.根据权利要求2的电子电路，其中所述第一和第二时间间隔分别从将所述寻址信号应用于所述存储矩阵持续至随后的俘获和再俘获。
4.根据权利要求1的电子电路，其中所述第一和第二时间间隔分别从所述俘获电路从复位状态释放持续至随后的俘获和再俘获。
5.根据权利要求1的电子电路，其中安排所述定时电路(16)在检测到的平均误差率的控制下，调整用于俘获在该误差后的数据信号的所述第一时间间隔的持续时间。
6.根据权利要求1的电子电路，其中所述数据信号代表来自误差校正码的码字，安排所述误差检测电路(15)根据所述误差校正码校正误差，所述误差检测电路(15)响应于检测到的不符合所述误差校正码的可校正性标准的误差，而不响应于符合所述标准的误差，来引起再俘获。
7.根据权利要求2的电子电路，其中安排所述寻址电路(10)读取连续地址块中的数据，存储用于识别在从所述地址块读取期间所述误差检测电路(15)检测到误差的一个或多个重读地址的信息，以及在从所述地址块读取的第一循环结束后，以所述第二时间间隔重读由所述存储的重读地址确定的被寻址数据。
8.根据权利要求2的电子电路，其中安排所述寻址电路(10)产生第一地址的寻址信号，用于利用所述第一时间间隔进行读取，其中在时间序列中所述第一地址后面跟有其他地址，并且所述寻址电路响应于所述第一地址的数据信号中误差的检测，将所述第一地址插入到所述其他地址中、在所述时间序列的所述第一地址后的预定数目的位置处，用于利用所述第二时间间隔从所述第一地址重读。
9.根据权利要求1的电子电路，其中所述误差检测电路(15)连接至所述寻址电路(10)，安排所述寻址电路延长响应于利用一个寻址信号读取的数据信号中误差的检测、将该寻址信号应用于所述存储矩阵(12)的持续时间，所述定时电路(16)使所述俘获电路(14)返回至复位状态，并允许被寻址的存储单元在从释放该复位状态直到随后再俘获的第二时间间隔期间，在所述俘获电路(14)的输入端处驱动数据信号。
10.根据权利要求1的电子电路，其中所述第一时间间隔具有的值使作为所述第一时间间隔持续时间的函数的总和基本上最小，其中所述总和是所述第一时间间隔持续时间和加权的所述第二时间间隔持续时间的总和，由包含当所述第一时间间隔用于第一次俘获时的所述误差的数据信号的比例分数来加权所述第二时间间隔持续时间。
11.根据权利要求1的电子电路，包括处理电路(18)以及连接在所述俘获电路(14)和所述处理电路(18)之间的缓冲存储器(17)，用于传送从所述数据信号中获得的信息，安排所述缓冲存储器(17)吸收由于重读数据信号产生的定时变化。
12.一种处理数据的方法，该方法包括将连续的控制信号应用于数据产生电路；利用在所述控制信号的控制下选择的所述数据产生电路的选定部分，产生连续的数据信号；允许所述选定部分用所述数据信号驱动俘获电路的输入端；俘获在第一时间间隔期间驱动后的所述数据信号；检测由所述数据产生电路的特定选定部分驱动的所述俘获数据中是否出现误差；响应于所述误差的检测，在比所述第一时间间隔的持续时间长的第二时间间隔期间，在允许所述数据产生电路的所述特定选定部分驱动所述俘获电路的输入端后，再俘获所述数据信号。
13.根据权利要求12的方法，其中选择所述第一时间间隔的持续时间，使得作为所述第一时间间隔持续时间的函数的总和基本上最小，其中所述总和是所述第一时间间隔持续时间和加权的所述第二时间间隔持续时间的总和，由包含当所述第一时间间隔的所述持续时间延迟用于第一次俘获时的所述误差的数据信号的比例分数来加权所述第二时间间隔持续时间。
14.根据权利要求12的方法，其中数据从存储矩阵(12)读取，所述数据产生电路的所述选定部分是所述存储矩阵(12)中被寻址的单元，所述被寻址的单元驱动所述俘获电路的输入端。
15.根据权利要求12的方法，包括根据检测到的误差率调整所述第一时间间隔的持续时间的步骤。
16.一种电子电路，包括数据产生电路(12)，具有用于从所述数据产生电路的选定部分产生数据信号的输出端；俘获电路(14)，具有连接至所述数据产生电路输出端的输入端，用于俘获所述数据信号；定时电路(16)，用于控制允许所述选定部分驱动所述俘获电路输入端直到俘获的时间间隔的持续时间；误差检测电路(15)，具有连接至所述俘获电路的输入端，用于检测所俘获的数据信号中的误差，所述误差检测电路(15)连接至所述定时电路，用于调整俘获所述误差后的数据信号的时间间隔的持续时间，使得平均误差率被调整至大于零的一个设定值。
17.一种处理数据的方法，该方法包括产生连续的控制信号；从响应于各个所述控制信号选择的电路产生数据信号；在允许所选择的电路在一个时间间隔期间驱动俘获电路的输入端后，俘获数据信号；检测所俘获的数据信号中的误差；调整在所述误差后的所述时间间隔的持续时间，使得平均误差率被调整至大于零的一个设定值。
全文摘要
一种电子电路具有数据产生电路(12)，诸如存储单元矩阵。俘获电路(14)具有连接至数据产生电路(10)的输入端，用于在允许数据产生电路的选定部分驱动俘获电路的输入端后，俘获数据信号。误差检测电路(15)检测俘获的数据信号中的误差。响应于检测到的特定数据信号中的误差，误差检测电路引起该特定数据信号的再俘获，允许数据产生电路(10)在第二时间间隔期间驱动俘获电路(14)的输入端处的数据信号直到再俘获，第二时间间隔具有的持续时间比第一时间间隔长。这样可以选择第一时间间隔的持续时间，允许电路部分(例如，存储单元)的平均驱动速度，而不使用设计用于由于散布而出现的最坏情况下驱动速度的持续时间。通过利用增加的用于驱动俘获电路输入端的时间间隔进行重读，校正由散布引起的误差。优选地，调整第一时间间隔的持续时间，以至于平均起来出现预定误差率。
文档编号G11C7/22GK1947098SQ200580013104
公开日2007年4月11日 申请日期2005年4月26日 优先权日2004年4月29日
发明者安德烈·K.·纽兰, 保罗·威拉格, 理查德·P.·克莱霍斯特 申请人:皇家飞利浦电子股份有限公司