专利名称：：存储单元阵列偏置方法以及半导体存储器件的制作方法
技术领域：
：本发明涉及半导体存储器件，尤其涉及半导体存储器件和用于控制存储单元阵列的偏置电平的数据写入方法。
背景技术：
：相变随机存取存储器(PRAM)是非易失性存储器件，其使用例如Ge-Sb-Te(GST)的相变材料来存储数据，该相变材料的阻抗根据由于温度变化引起的相位转变而改变。图1说明了PRAM的单位单元(unitcell)C等效电路。参考图1，单位单元C包括P-N二极管D和相变材料GST。相变材料GST连接到位线BL和二极管D的P结。字线WL连接到二极管D的N结。PRAM单位单元C的相变材料GST取决于施加到其的温度和加热时间而进入到晶态(crystallinestate)或者非晶态(amorphousstate)。这使数据能够被存储在PRAM单元中。通常，相变材料GST的相位转变需要高于900℃的温度。这样的温度通过焦耳加热获得，其使用流过PRAM单元的电流来增加或者降低其温度。现在描述相变材料GST的写入操作。首先，通过电流将相变材料GST加热到其熔化温度之上，然后使其迅速冷却。然后，该相变材料GST进入非晶态并存储数据“1”。这个状态被称为复位状态。然后，将相变材料GST加热到其结晶温度之上预定的时间段并冷却。接下来，相变材料GST进入到晶态并存储数据“0”。这个状态被称为置位状态。现在将描述相变材料GST的读取操作。在使用用位线和字线选择存储单元之后，将外部电流提供到所选择的存储单元。然后，基于根据选定存储单元的相变材料GST的阻抗值而导致的电压改变来确定存储在选定存储单元中的数据是“1”还是“0”。图2说明了包括存储单元阵列MAY的半导体存储器件200，该MAY包括多个图1所示的PRAM单元单元C。在美国专利第6,667,900和6,567,296号中公开了该存储单元阵列MAY的示例结构。参考图2，半导体存储器件200包括存储单元阵列MAY和字线驱动器210。该存储单元阵列MAY包括连接到对应的位线BL0～BLk-1以及字线WL0、WL1、和WL2的多个单位单元C。尽管图2中仅示出k条位线BL0～BLk-1和三条字线WL0、WL1、和WL2，但是位线和字线的数量不限于此。对于数据写入操作，如果首先选择了位线BL0～BLk-1之一，则字线驱动器210选择字线WL0、WL1、和WL2之一。然后，将选定字线设置为低电平。如果连续地选择第一位线BL0和第一字线WL0，则施加到第一位线BL0的写入电流流经连接在第一位线BL0和第一字线WL0之间的单位单元。然后，单位单元的相变材料的状态改变以存储数据。字线WL0、WL1、和WL2中的每一条具有它自己的阻抗RWL。由于当写入数据时字线WL0、WL1、和WL2通过电流，所以应该使阻抗RWL最小化。然而，由于字线WL0、WL1、和WL2具有高阻抗，所以连接到字线WL0、WL1、和WL2的单位单元的数量受限。此外，字线驱动器210应该有足够大的功率来驱动字线WL0、WL1、和WL2。当将数据写入到连接在第一位线BL0和第一字线WL0之间的单位单元时，将写入电流施加到第一位线BL0，并且通过字线驱动器210将第一字线WL0设置到低电平。然后，第二和第三字线WL1和WL2处于浮动状态。第一位线BL0由于被施加了写入电流而保持相对高的电压，而第二和第三字线WL1和WL2在浮动状态保持相对低的电平。因此，电流流经连接在第一字线WL0以及第二和第三字线WL1和WL2之间的单位单元，其可以改变在那些单位单元中的相变材料的状态。由于电流可能流过浮动的未被选择的字线，所以难以增加半导体存储器件的操作速度和执行稳定读出(stablesensing)。因而，存在对能够在增加其操作速度的同时执行稳定读出操作的半导体存储器件的需要。
发明内容提供了一种半导体存储器件和数据写入方法，其通过保持未被选择字线中的常量电压而防止电流从所选择的位线流入到该未被选择的字线，从而使得能够稳定读出和增加半导体存储器件的操作速度。根据本发明的一个方面，提供了一种半导体存储器件，其包括存储单元阵列，包括多个存储单元，其中存储单元的第一端连接到多条第一线中的对应第一线，且存储单元的第二端连接到多条第二线中的对应第二线；以及偏置电路，用于将第二线中的选定第二线偏置到第一电压，将未被选择的第二线偏置到第二电压。第一电压可为地电压，而第二电压可为电源电压。所述偏置电路可包括NMOS晶体管，其连接在第二线和地电压之间；以及PMOS晶体管，其连接在第二线和电源电压之间。NMOS晶体管的漏极可连接到第二线，源极连接到地电压，而且主字线信号施加到NMOS晶体管的栅极；以及PMOS晶体管的漏极连接到第二线，源极连接到电源电压，而且主字线信号施加到PMOS晶体管的栅极。半导体存储器件还可包括字线驱动器，其响应于字线使能信号和块地址而生成主字线信号。半导体存储器件还可包括连接在电源电压和PMOS晶体管之间的二极晶体管。可以通过从电源电压中减去该二极晶体管的阈值电压而获得该第二电压。该偏置电路可包括反相器，其用于响应主字线信号而将选定第二线偏置到第一电压。该半导体存储器件还可包括字线驱动器，其响应于字线使能信号和块地址而生成主字线信号。每一个存储单元可包括相变材料，其连接到第一线之一；以及二极管，其连接在相变材料和第二线之一之间。根据本发明的又一个方面，提供了一种将数据写入到选定存储单元的方法，该选定存储单元连接到包括多个存储单元的半导体存储器件的选定第一线和选定第二线，在该多个存储单元中，存储单元的第一端连接到多条第一线中的对应第一线，且存储单元的第二端连接到多条第二线中的对应第二线，该方法包括将所选择的第一线偏置到预定电压；将所选择的第二线偏置到第一电压，以及将未被选择的第二线偏置到第二电压。根据本发明的又一个方面，提供了一种半导体存储器件，其包括多条第一线和多条第二线；以及存储单元阵列，其包括多个存储单元，其中，存储单元的第一端连接到第一线中的对应一条，且存储单元的第二端连接到第二线中的对应一条；其中，将所选择的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。该半导体存储器件还可包括控制第二线的电压的偏置电路，其中该偏置电路包括NMOS晶体管，其将所选择的第二线偏置到第一电压；以及PMOS晶体管，其将未被选择的第二线偏置到第二电压。根据本发明的又一个方面，提供了一种半导体存储器件，其包括包括多个相变存储单元的存储单元阵列，其中，相变存储单元的第一端连接到多条第一线中的对应第一线，且相变存储单元的第二端连接到多条第二线中的对应第二线；以及反相器，用于响应于主字线信号而将所选择的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。反相器的输入端可以接收主字线信号，而且反相器的输出端连接到第二线。通过参考附图详细描述本发明的示范实施例，本发明的上面和其它特征将变得更为明显，其中图1说明了PRAM的单位单元的等效电路；图2说明了包括存储单元阵列的半导体存储器件，其中该存储单元阵列包括多个图1所示的单位单元；图3说明了根据本发明的示范实施例的半导体存储器件；图4说明了根据本发明的示范实施例的又一个半导体存储器件；以及图5说明了根据本发明的示范实施例的又一个半导体存储器件。具体实施例方式现在将参考附图更完整地描述本发明，附图中示出了本发明的示范实施例。在图中相同的参考符号始终表示相同的元件。图3说明了根据本发明实施例的半导体存储器件300。参考图3，半导体存储器件300包括存储单元阵列MAY；偏置电路BS0、BS1、和BS2；以及字线驱动器310。该半导体存储器件300是PRAM，其包括存储单元，该存储单元具有例如GST的相变材料，其连接到第一线；以及二极管，连接在相变材料和第二线之间。该PRAM可类似于或者相同于图1所示的PRAM。如图3所示，半导体存储器件300连接到外围电路330和列解码器320。外围电路330可包括写入驱动器(没有示出)和读出放大电路(没有示出)。列解码器320包括晶体管TR0、TR1、～TRn-1，其响应于列选择信号Y0～Yn-1而接通或关断。存储单元阵列MAY包括多个存储单元，其中，存储单元的第一端连接到多为n条的第一线BL0～BLn-1中的对应第一线，其中n为自然数，并且存储单元的第二端连接到多条第二线LWL0、LWL1、和LWL2中的对应第二线。多条第一线BL0～BLn-1是位线，而多条第二线LWL0、LWL1、和LWL2是字线。尽管图3中仅示出三条第二线LWL0、LWL1、和LWL2，但是第二线的数量不限于此。偏置电路BS0、BS1、以及BS2将所选择的第二线偏置到第一电压，并将未被选择的第二线偏置到第二电压。该第一电压是地电压，而该第二电压是电源电压VDD。术语“选择的”意指通过字线驱动器310激活对应的第二线，以将数据写入到连接至第二线的存储单元中。半导体存储器件300将选定字线的电压保持在地电压，并防止未被选择的字线浮动，从而防止电流从选定位线流到未被选择的字线。以这种方式，半导体存储器件300可以执行稳定读出，并增加其操作速度。如图3进一步所示，偏置电路BS0、BS1、和BS2包括NMOS晶体管NTR01～NTR23，其连接在第二线LWL0、LWL1、和LWL2中的每一条和地电压VSS之间；以及PMOS晶体管PTR0、PTR1、PTR2，其连接在第二线LWL0、LWL1、和LWL2中的每一条和电源电压VDD之间。即使仅有三个NMOS晶体管连接到第二线LWL0、LWL1、和LWL2中的每一条，NMOS晶体管的数目也不限于此。此外，NMOS晶体管的数目可以根据连接到第二线LWL0、LWL1、和LWL2的存储单元数量以及第二线LWL0、LWL1、和LWL2的长度而变化。现在将更详细地描述偏置电路BS0、BS1、和BS2的结构和操作。NMOS晶体管NTR01～NTR23的漏极连接到第二线LWL0、LWL1、和LWL2，而源极连接到地电压VSS，而且主字线信号SWL0、SWL1、和SWL2施加到NMOS晶体管NTR01～NTR23的栅极。字线驱动器310响应于字线使能信号X0、X1和X2以及块地址BLK0、BLK1、和BLK2而生成主字线信号SWL0、SWL1、和SWL2。对应于选定第二线的主字线信号具有高电平，而且对应于未被选择的第二线的主字线信号具有低电平。例如，当激活列解码器320的第一列选择信号Y0以接通第一晶体管TR0时，将写入电流施加到第一位线BL0。然后，将数据写入到连接在第一位线BL0和第一字线LWL0(其可为本地字线)之间的存储单元。如果以高电平输入字线使能信号X0和第一块地址BLK0，则″与非″(NAND)门N0和反相器I0生成高电平的第一主字线信号SWL0。然后，以高电平生成第一主字线信号SWL0，并且以低电平生成其它主字线信号SWL1和SWL2，以选择第一字线LWL0。第一偏置电路BS0的NMOS晶体管NTR01～NTR23响应于第一主字线信号SWL0的高电平而接通，而且第一字线LWL0变为低电平。第一偏置电路BS0的PMOS晶体管PTR0关断。施加到第一位线BL0的写入电流通过存储单元和第一字线LWL0而流到地，以便将数据存储在存储单元中。由低电平的第二和第三主字线信号SWL1和SWL2接通第二和第三偏置电路BS1和BS2的PMOS晶体管PTR1和PTR2，而且第二和第三字线LWL1和LWL2的电压变为电源电压VDD。由于第二和第三字线LWL1和LWL2处于电源电压VDD处，所以施加到第一位线BL0的写入电流不流向第二和第三字线LWL1和LWL2。这样，由于与连接到第一位线BL0和第一字线LWL0的存储单元不同的存储单元没有受到第一位线BL0的写入电流的影响，所以其可以稳定地保持数据。图4说明了根据本发明的又一个实施例的半导体存储器件400。半导体存储器件400具有与图3所示的半导体存储器件300相同或相似的结构和操作。然而，半导体存储器件400的偏置电路BS0、BS1和BS2的结构不同于半导体存储器件300的偏置电路BS0、BS1和BS2的结构。例如，半导体存储器件400的偏置电路BS0、BS1和BS2包括连接在电源电压VDD以及PMOS晶体管PTR0、PTR1和PTR2的源极之间的二极晶体管DTR0、DTR1和DTR2。未由二极晶体管DTR0、DTR1和DTR2选择的字线(例如，第二和第三字线LWL1和LWL2)处于通过从电源电压VDD中减去该二极晶体管DTR0、DTR1和DTR2的阈值电压而获得的电压处。在图4中，施加到位线以产生写入电流的电压低于电源电压VDD，并且未被选择的字线保持在低于电源电压VDD的电压上。图5说明了根据本发明的实施例的又一个半导体存储器件500。半导体存储器件500具有与图3所示的半导体存储器件300相同或相似的结构。然而，半导体存储器件500的偏置电路BS0、BS1和BS2的结构不同于半导体存储器件300的偏置电路BS0、BS1和BS2的结构。如图5所示，半导体存储器件500的偏置电路BS0、BS1和BS2包括反相器101～123，其用于响应主字线信号SWL0、SWL1、和SWL2而将选定第二线偏置到第一电压。反相器101～123执行包括在图3所示的偏置电路BS0、BS1和BS2中的NMOS晶体管NTR01～NTR23和PMOS晶体管PTR0、PTR1、PTR2的功能。例如，以高电平生成主字线信号SWL0，而以低电平生成其它主字线信号SWL1和SWL2。第一偏置电路BS0的反相器101、102和103将第一字线LWL0的电压反相到低电平。第二和第三偏置电路BS1和BS2的反相器111～123将第二和第三字线LWL2和LWL3的电压反相到高电平。半导体存储器件500的偏置电路BS0、BS1和BS2执行与半导体存储器件300的偏置电路BS0、BS1和BS2相同或相似的功能。现在将描述根据本发明实施例的数据写入方法。半导体存储器件300、400或500之一可以使用该数据写入方法。此外，该数据写入方法可以由与半导体存储器件300、400或500不同的、包括多个存储单元的半导体存储器件使用，其中，存储单元的第一端连接到多条第一线中的对应第一线，并且第二端连接到多条第二线中的对应第二线。在数据写入方法中，将数据写入到连接至半导体存储器件的选定第一线和选定第二线的选定存储单元。更具体地，将选定第一线偏置到预定电压且第一线是位线，并且所选定的第一线是连接到用于施加数据的存储单元的位线。然后，将用于写入数据的写入电流施加到位线，并且将所选择的第二线偏置到第一电压。所选择的第二线是连接到用于写入数据的存储单元的字线。第一电压降低连接到用于写入数据的存储单元的字线的电压。将未被选择的第二线偏置到第二电压，且该未被选择的第二线是与连接到用于写入数据的存储单元的字线不同的字线。第二电压降低与连接到用于写入数据的存储单元的字线不同的未被选择的第二线的电压。以这个方式，防止电流从选定位线流到未被选择的字线。尽管已经参考本发明的示范实施例具体示出和描述本发明，但是本领域的普通技术人员将理解，可不背离由权利要求所限定的本发明的精神和范围在其中进行形式和细节上的各种改变。权利要求1.一种半导体存储器件，其包括存储单元阵列，包括多个存储单元，其中，存储单元的第一端连接到多条第一线中的对应第一线，且存储单元的第二端连接到多条第二线中的对应第二线；以及偏置电路，用于将第二线中已选择了的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。2.根据权利要求1的半导体存储器件，其中，第一电压是地电压，而第二电压是电源电压。3.根据权利要求2的半导体存储器件，所述偏置电路包括NMOS晶体管，连接在第二线和地电压之间；以及PMOS晶体管，连接在第二线和电源电压之间。4.根据权利要求3的半导体存储器件，其中，NMOS晶体管的漏极连接到第二线，源极连接到地电压，而且主字线信号施加到NMOS晶体管的栅极；以及PMOS晶体管的漏极连接到第二线，源极连接到电源电压，而且主字线信号施加到PMOS晶体管的栅极。5.根据权利要求4的半导体存储器件，还包括字线驱动器，其响应于字线使能信号和块地址而生成主字线信号。6.根据权利要求3的半导体存储器件，还包括二极晶体管，其连接在电源电压和PMOS晶体管之间。7.根据权利要求6的半导体存储器件，其中所述第二电压通过从电源电压中减去所述二极晶体管的阈值电压而获得。8.根据权利要求1的半导体存储器件，其中偏置电路包括反相器，其用于响应于主字线信号而将所选择的第二线偏置到第一电压。9.根据权利要求8的半导体存储器件，还包括字线驱动器，其响应于字线使能信号和块地址而生成主字线信号。10.根据权利要求1的半导体存储器件，其中每一个存储单元包括相变材料，其连接到第一线之一；以及二极管，其连接在相变材料和第二线之一之间。11.根据权利要求1的半导体存储器件，其中，第一线是位线，而第二线是字线。12.一种将数据写入到选定存储单元的方法，该选定存储单元连接到包括多个存储单元的半导体存储器件的选择的第一线和选择的第二线，在所述多个存储单元中，存储单元的第一端连接到多条第一线的对应第一线，且存储单元的第二端连接到多条第二线的对应第二线，该方法包括将选择的第一线偏置到预定电压；将选择的第二线偏置到第一电压，以及将未被选择的第二线偏置到第二电压。13.根据权利要求12的方法，其中，第一电压是地电压，而第二电压是电源电压。14.一种半导体存储器件，其包括多条第一线和多条第二线；以及存储单元阵列，其包括多个存储单元，其中，存储单元的第一端连接到第一线中的对应一条，且存储单元的第二端连接到第二线中的对应一条；其中，选择的第二线被偏置到第一电压，以及未被选择的第二线被偏置到第二电压。15.根据权利要求14的半导体存储器件，其中，第一电压是地电压，而第二电压是电源电压。16.根据权利要求14的半导体存储器件，还包括偏置电路，其控制第二线的电压，其中该偏置电路包括NMOS晶体管，其将选择的第二线偏置到第一电压；以及PMOS晶体管，其将未被选择的第二线偏置到第二电压。17.根据权利要求16的半导体存储器件，其中NMOS晶体管的漏极连接到第二线，源极连接到地电压，而且主字线信号施加到NMOS晶体管的栅极；以及PMOS晶体管的漏极连接到第二线，源极连接到电源电压，而且主字线信号施加到PMOS晶体管的栅极。18.根据权利要求16的半导体存储器件，还包括二极晶体管，其连接在电源电压和PMOS晶体管之间。19.根据权利要求18的半导体存储器件，其中所述第二电压通过从电源电压中减去所述二极晶体管的阈值电压而获得。20.根据权利要求16的半导体存储器件，还包括字线驱动器，其响应于字线使能信号和块地址而生成主字线信号。21.一种半导体存储器件，其包括存储单元阵列，其包括多个相变存储单元，其中，相变存储单元的第一端连接到多条第一线中的对应第一线，且相变存储单元的第二端连接到多条第二线中的对应第二线；以及反相器，用于响应于主字线信号而将选择的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。22.根据权利要求21的半导体存储器件，其中，反相器的输入端接收主字线信号，并且反相器的输出端连接到第二线，对应于选择的第二线的主字线信号处于高电平；以及对应于未被选择的第二线的主字线信号处于低电平。23.根据权利要求22的半导体存储器件，还包括字线驱动器，其响应于字线使能信号和块地址而生成主字线信号。全文摘要提供了一种在数据写入操作期间偏置存储单元阵列的方法和一种半导体存储器件。该半导体存储器件包括存储单元阵列，其包括多个存储单元，其中，存储单元的第一端连接到多条第一线中的对应第一线，且存储单元的第二端连接到多条第二线中的对应第二线；以及偏置电路，用于将选择的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。文档编号G11C16/02GK1811988SQ200610005029公开日2006年8月2日申请日期2006年1月18日优先权日2005年1月25日发明者赵栢衡,金杜应,郭忠根,姜尚范,赵佑荣,吴泂录申请人:三星电子株式会社