专利名称：存储器控制系统和存储器控制电路的制作方法
技术领域：
本发明涉及一种存储器控制系统和一种存储器控制电路，尤其涉及一种具有多个外部存储器的存储器控制电路。
背景技术：
具有外部存储器例如SDRAM(同步动态随机存取存储器)和闪存或者SDRAM和SRAM(静态随机存取存储器)的系统是已知的。通常在这种系统中，在这些外部存储器之中存储总线是共用的。
在DRAM装置中，SDRAM装置不同于EDO(扩展数据输出)DRAM装置。在SDRAM装置中，通过组合各控制信号例如/RAS(行地址选通)信号、/CAS(列地址选通)信号和/WE(允许写入)信号等等能够输入各种命令。
一个SDRAM装置通常具有多个存储体。在SDRAM中，每个存储体是独立可存取的。在这种SDRAM装置中，当执行刷新操作时，所有存储体都必须预充电并且该SDRAM装置必须处于空闲状态。
为了顺畅地执行刷新操作，存在一些命令，即，所谓的“自动预充电的读(或写)命令”。例如，当通过“自动预充电的读命令”进行读访问时，在每次访问之后对被访问的存储体进行预充电，并且该SDRAM装置变为空闲状态。在进行自动预充电的读访问的情况下，在每次访问之后SDRAM装置处于空闲状态。因此，当请求刷新操作时能够立即执行刷新操作。与自动预充电的读访问类似，通过“自动预充电的写命令”进行写访问。
但是，自动预充电的读(或写)访问在每次访问中都具有预充电操作和存储体激活操作。这些操作(预充电操作和存储体激活操作)延迟了SDRAM装置的访问速度。因此，存在一些命令，即，所谓的“不自动预充电的读(或写)命令”。根据不自动预充电的读(或写)访问，能够提高SDRAM装置的访问速度。
在不自动预充电的读访问中，在每次访问之后，被访问的存储体都不进行预充电。如果下一次的读(写)访问是对与在最后一次读(写)访问时所访问的存储体相同的存储体的读(写)访问，则执行下一次读(写)访问而不进行存储体激活。如果下一次的读(写)访问不是对与在最后一次读(写)访问时所访问的存储体相同的存储体的读(写)访问，则激活对应于下一次读访问的存储体，并且执行下一次读访问。在这种情况下，即使下一次的读(写)访问不是对与在最后一次读(写)访问时所访问的存储体相同的存储体的读(写)访问，也不会对最后一次读(写)访问时所访问的存储体进行预充电。
当请求对正在访问而没有自动预充电的SDRAM装置进行刷新操作时，由于不进行自动预充电访问而导致SDRAM装置没有处于空闲状态，因此所有存储体必须被预充电。根据其中一个命令能够执行所有存储体的预充电。为了执行所有存储体的预充电，不仅通过控制端例如/RAS端和/CAS端，而且还通过地址端来输入该命令。
在具有多个外部存储器的系统中，访问外部存储器的装置包括存储器控制电路。该存储器控制电路控制对这些外部存储器的访问。在这种系统中，生成了从包括了CPU的系统LSI到SRAM或者闪存的访问请求、到SDRAM的访问请求和到SDRAM的刷新请求。与从CPU到存储器的访问请求无关，以恒定间隔生成对SDRAM的刷新请求。如上所述，由于该刷新请求包括了用于对所有存储体进行预充电的命令，因此该刷新请求包括了通过地址总线输入到某个地址端的信号。因此，如果对SRAM的访问请求与对SDRAM的刷新请求冲突，则首先完成对SRAM的访问，然后刷新SDRAM。而且，在SDRAM的刷新周期期间，对另一个外部存储器的访问请求被搁置。
但是，已经发现，伴随在完成对SRAM的访问之后刷新SDRAM的方法，在刷新周期期间不能利用地址总线和数据总线(下文称为总线)。因此，它降低了总线的使用效率和系统的传输效率。
在日本未审专利申请公开文本第11-7763号中公开了相关技术。在日本未审专利申请公开文本第11-7763号中，在对除了DRAM以外的装置进行访问期间进行刷新操作。但是，日本未审专利申请公开文本第11-7763号仅仅公开了传统的DRAM技术，而没有公开SDRAM的刷新操作。
发明内容
根据本发明的一个方面，提供了一种存储器控制系统，其包括第一存储器，用于通过地址总线和数据总线访问CPU；SDRAM，用于通过地址总线和数据总线访问CPU；SDRAM控制电路，用于将刷新请求输出到SDRAM；以及选择装置，用于选择地址总线中的信号线，并且将与所述SDRAM控制电路的刷新请求相对应的信号线的信号输出到SDRAM。
根据本发明的另一个方面，提供了一种存储器控制电路，其用于通过第一存储器和SDRAM所共用的总线来访问第一存储器和SDRAM，该存储器控制电路包括存储器控制电路，用于产生第一存储器的控制信号；SDRAM控制电路，用于产生SDRAM的控制信号；以及选择装置，用于选择该总线中的信号线，并且将所选择的与由所述SDRAM控制电路所输出的刷新请求相对应的信号线的信号输出到SDRAM。
本发明能够提高总线的使用效率。
结合附图根据以下描述可以清楚了解本发明的上述和其它目的、优点和特征，其中图1示出了根据本发明实施例的存储器控制系统的构造的示意图；图2A到2C示出了根据本发明实施例的存储器控制系统的操作的示意图；具体实施方式
在此参考示意性的具体实施例描述本发明。本领域技术人员可以认识到，使用本发明的教导可以实现许多可选实施例，并且本发明并不限于用于解释目的所示例的各实施例。
以下，参考附图详细描述根据本发明实施例的存储器控制系统。图1示出了该实施例的存储器控制系统的示意图。本实施例的存储器控制系统包括系统LSI10、外部存储器20(下文称为闪存/SRAM20)，其可以是例如SRAM或者闪存，以及外部存储器30(下文称为SDRAM30)，该外部存储器是SDRAM。该系统LSI10通过由各外部存储器所共用的存储器总线连接到外部存储器20和30。
如图1所示，系统LSI10包括CPU11、判优器12、闪存/SRAM控制电路13、SDRAM控制电路14、选择器15、16和17。在本实施例的存储器控制系统中，判优器12、闪存/SRAM控制电路13、SDRAM控制电路14、选择器15、16和17对应于存储器控制电路。
CPU11根据在外部存储器20的闪存装置或其他存储装置内所存储的程序工作。CPU11从闪存/SRAM20和SRAM30读数据，或将数据写到闪存/SRAM20和SRAM30。判优器12是判优电路，如果访问请求是对于闪存/SRAM20的，则该判优电路发送来自CPU11的访问请求。如果访问请求是对于SDRAM30的，则判优器12将访问请求发送到SDRAM控制电路14。
闪存/SRAM控制电路13响应来自CPU11的访问请求而生成用于闪存或SRAM的地址信号、数据信号以及控制信号等。然后，闪存/SRAM控制电路13将地址信号输出到地址总线AB1，将数据信号输出到数据总线DB1，以及将控制信号输出到控制信号线C1。
SDRAM控制电路14响应来自CPU11的访问请求而生成用于SDRAM的地址信号、数据信号以及控制信号等。然后，SDRAM控制电路14将地址信号输出到地址总线AB2，将数据信号输出到数据总线DB2，以及将控制信号输出到控制信号线C2。SDRAM控制电路14内部包括刷新计数器18。例如，该刷新计数器18根据基准时钟的计数值，以恒定的间隔(例如，每15微秒)生成用于SDRAM30的刷新请求。
来自闪存/SRAM控制电路13和SDRAM控制电路14的地址总线AB1和AB2连接到选择器15。选择器15选择其中一个地址总线以连接到闪存/SRAM20或SDRAM30。来自闪存/SRAM控制电路13和SDRAM控制电路14的数据总线DB1和DB2连接到选择器16。选择器16选择其中一个地址总线以连接到闪存/SRAM20或SDRAM30。将选择器15和16与闪存/SRAM20或SDRAM30连接起来的总线被共用作为外部存储器总线。
来自SDRAM控制电路14的地址总线AB2连接到选择器17。选择器17对由多个信号线所组成的地址总线AB2中的信号线进行选择，以连接到SDRAM30。来自闪存/SRAM控制电路13的控制信号线C1连接到闪存/SRAM20，并且来自SDRAM控制电路14的控制信号线C2连接到SDRAM30。
以下简要解释SDRAM30的刷新操作。SDRAM30能够将包括了/RAS(行地址选通)信号、/CAS(列地址选通)信号、/WE(允许写入)信号以及/CS(片选)信号的控制信号与输入信号进行组合的命令输入到SDRAM中的指定管脚等上。如果输入了该命令，则SDRAM30根据该命令执行操作。
本实施例的SDRAM30是能够执行突发访问的SDRAM。突发访问是SDRAM的特征性访问。在突发访问中，如果通过仅接收列地址和用于读/写的命令而选择了字线且下一个访问是对同一字线，则存在一种访问以缩短获得行地址所需的时间。在SDRAM控制电路14中生成执行上述操作的命令。在这种SDRAM中，对于每次读/写操作，并不对数据线进行预充电，而数据线的电位是基于与所选择的字线相对应的数据。因此，为了刷新能够执行突发访问的SDRAM，SDRAM的所有存储体必须被预充电一次。在本实施例的SDRAM30中，通过在刷新时输入命令对SDRAM30的所有存储体进行预充电。通过地址总线所包含的特定管脚的信号和控制信号，向本实施例的SDRAM30输入对所有存储体进行预充电的命令。而且，SDRAM30内部执行刷新的自刷新命令与用于SDRAM30的控制信号组合地输入。
因此，即使SDRAM30没有与任何数据总线或者地址总线连接，SDRAM30也能够被刷新。本实施例中的选择器17选择对于输入刷新命令(所有存储体预充电)所必要的信号线，用以连接到SDRAM的指定管脚。
通常，存在各种类型的SDRAM。因此，用于输入对所有存储体进行预充电的命令的信号线(特定管脚)根据SDRAM的类型而有所不同。在本实施例中，系统LSI的选择器17能够连接到各类SDRAM。
如上所述，将用于对所有存储体预充电的命令PALL输入到本实施例的SDRAM30，以便在刷新操作时将SDRAM中所有数据线的电压电平调整到某一电压电平上，以及将用于启动自刷新操作的命令SELF输入到本实施例的SDRAM30。输入这两个命令能够执行刷新操作。选择性地将地址总线AB2连接到SDRAM的信号线是用于输入这两个命令的信号线。
以下详细描述以上述方式构造的存储器控制系统的操作。
图2A到2C示出了根据本实施例的从CPU11到外部存储器的访问请求、由刷新计数器18所生成的刷新请求以及存储器控制系统的操作的示意图。
首先，在图2A到2C的时间t0处，假设来自CPU11的访问请求是对于外部存储器20，并且此时没有生成刷新请求(参见图2A到2B)。判优器12根据来自CPU11的访问请求，将从CPU11中所获得的数据和地址输出到闪存/SRAM控制电路13。闪存/SRAM控制电路13根据来自CPU11的访问请求生成地址信号、数据信号以及控制信号等。然后，闪存/SRAM控制电路13将地址信号输出到地址总线AB1，将数据信号输出到数据总线DB1以及将控制信号输出到控制信号线C1。选择器15和16通过参考例如判优器12来确定该访问请求将对哪个存储器，以便作出选择。在本实施例中，在时间t0处访问请求是对于闪存/SRAM20的，因此选择器15和16选择地址总线AB1和数据总线DB1以连接到闪存/SRAM20。因此，在闪存/SRAM控制电路13中所生成的地址和数据信号被输入到闪存/SRAM20，这使得闪存/SRAM20成功地建立了与CPU11的访问。
然后，在图2A到2C中的时间t1处，从CPU11向外部存储器生成访问请求。在时间t2处，刷新计数器18基于其计数值生成刷新请求。以下详细描述这些操作。在时间t1处，与时间t0一样，选择器15和16选择性地将AB1和DB1连接到闪存/SRAM20，从而建立了CPU11和闪存/SRAM20之间的访问。在时间t2处，如果在CPU11访问闪存/SRAM20的同时生成了对SDRAM30的刷新请求(参见图2B)，则SDRAM控制电路14生成刷新SDRAM30所需的命令。特别是，SDRAM控制电路14依次生成上述命令PALL和SELF，以将这些命令输出到SDRAM30。此时，选择器17选择性地将对应于输入刷新命令的管脚的信号线连接到SDRAM30。因此，将组合了控制信号用于进行刷新操作的命令输入到SDRAM30，所述的控制信号包括/RAS、/CAS、/WE、/CS信号以及到指定管脚的输入信号。
在本实施例中，例如，如果在t2处生成刷新请求，则SDRAM控制电路14将控制信号输出到控制信号线C2，其中所述的控制信号具有/CS＝L、/RAS＝L、/CAS＝H以及/WE＝L的组合。对于对应于输入命令的指定管脚(下文称为AP)的地址总线，SDRAM控制电路14输出AP＝H并且输出上述PALL命令。结果，通过控制信号线C2和由选择器17所选择的信号线，PALL命令被输入到SDRAM30(外部存储器)，以便执行所有存储体的预充电操作。然后，SDRAM控制电路14依次生成对应于命令SELF的控制信号，该控制信号组合了/CS＝L、/RAS＝L、/CAS＝L以及/WE＝H。在用于指示启动自刷新的命令SELF中，不需要指定对应于输入命令的指定管脚的AP，这是由于它不需要被特别地调整。响应于命令SELF，SDRAM启动自刷新操作。输入命令PALL和SELF能够使SDRAM30开始执行刷新操作。在基于t2处的刷新请求的刷新操作期间，选择器15和16基于来自CPU11的访问请求选择来自闪存/SRAM控制电路13AB 1和DB1的输出总线以连接到闪存/SRAM20。因此，能够在闪存/SRAM20和CPU11之间成功地执行访问。
然后，在图2A到2C的时间t3处，假设来自CPU11的访问请求是对于SDRAM 30的，并且此时没有生成任何刷新请求(参加图2A和2B)。判优器12基于来自CPU11的访问请求将从CPU获得的数据和地址输出到SDRAM控制电路14。SDRAM控制电路14根据来自CPU11的访问请求生成地址信号、数据信号以及控制信号等。然后，SDRAM控制电路14将地址信号输出到地址总线AB2，将数据信号输出到数据总线DB2以及将控制信号输出到控制信号线C2。选择器15和16通过参考例如判优器12来确定该访问请求是针对哪个存储器，以便作出选择。在本实施例中，访问请求是对于SDRAM的，因此，选择器15和16选择地址总线AB2和数据总线DB2以连接到外部存储器30。因此，在SDRAM控制电路14中所生成的地址和数据信号被输入到外部存储器30，这使得外部存储器30成功地建立了与CPU的访问。此时，通过选择器17连接了用于输入上述命令PALL的地址总线，用以在正常操作中输入/输出SDRAM的信号。
在图2A到2C的时间t4处，如果在CPU11根据来自CPU11的访问请求对SDRAM30进行访问的同时通过刷新计数器18生成了刷新请求，则SDRAM控制电路14不会生成上述刷新命令。这可以通过在判优器12对SDRAM控制电路14进行选择时忽略该刷新请求而实现。这防止了在CPU11正在访问SDRAM30时中断刷新操作。可选的，例如，在SDRAM30处于访问状态时，该刷新请求能够被作为一个标记保留在SDRAM控制电路14中，以便在判优器12不再对SDRAM控制电路进行选择时启动该刷新请求。图2A到2C示出了这种状态的示意图。
正如上面的详尽描述，根据本实施例，即使当CPU正在访问例如闪存/SRAM的外部存储器20时，也能够刷新SDRAM30。因此，即使在两种类型的外部存储器共用地址总线和数据总线的情况下，也能够有效地使用这些总线。而且，选择性地连接到SDRAM的地址总线仅需要对应于输入刷新命令的管脚，因此不需要另一条用于SDRAM的地址总线。
显而易见本发明不限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以作出修改和变化。
权利要求
1.一种存储器控制系统，包括第一存储器，用于通过地址总线和数据总线访问CPU；SDRAM，用于通过地址总线和数据总线访问该CPU；SDRAM控制电路，用于将刷新请求输出到该SDRAM；以及选择装置，用于对地址总线的信号线进行选择，并且将与该SDRAM控制电路的所述刷新请求相对应的所述信号线的信号输出到SDRAM。
2.如权利要求1所述的存储器控制系统，其中所述对应于刷新请求的命令是对SDRAM的所有存储体的预充电命令。
3.如权利要求1所述的存储器控制系统，其中根据所述地址总线的数据和由所述选择装置所输出的信号来确定所述SDRAM的地址。
4.如权利要求2所述的存储器控制系统，其中根据所述地址总线的数据和由所述选择装置所输出的信号来确定所述SDRAM的地址。
5.一种用于通过由第一存储器和SDRAM共用的总线来访问所述第一存储器和所述SDRAM的存储器控制电路，包括存储器控制电路，用于产生所述第一存储器的控制信号；SDRAM控制电路，用于产生所述SDRAM的控制信号；和选择装置，用于对该总线的信号线进行选择，并且将与由所述SDRAM控制电路所输出的刷新请求相对应的所选择的信号线的信号输出到该SDRAM。
6.如权利要求5所述的存储器控制电路，还包括输出端，用于将与所述刷新请求相对应的所选择的信号线的信号输出到所述SDRAM。
7.如权利要求5所述的存储器控制电路，其中所述刷新请求包括对SDRAM的所有存储体的预充电命令。
8.如权利要求6所述的存储器控制电路，其中所述刷新请求包括对SDRAM的所有存储体的预充电命令。
全文摘要
本发明涉及一种存储器控制系统，其包括第一存储器，用于通过地址总线和数据总线访问CPU；SDRAM，用于通过地址总线和数据总线访问CPU；SDRAM控制电路，用于将刷新请求输出到SDRAM；以及选择装置，用于对地址总线中的信号线进行选择并且将对应于SDRAM控制电路的刷新请求的该信号线的信号输出到SDRAM。
文档编号G11C11/4063GK1921008SQ20061012186
公开日2007年2月28日 申请日期2006年8月25日 优先权日2005年8月26日
发明者桑原惠一 申请人:恩益禧电子股份有限公司