专利名称：具有读出放大器和位线开关的半导体存储器的制作方法
技术领域：
本发明涉及一种半导体存储器，尤其涉及一种DRAM(动态随机存取存储器)，并涉及一种操作该半导体存储器的方法。
背景技术：
DRAM存储器场由行(或相应的多条字线)和列(或相应的多条位线)构成。
在DRAM中，基本由电容器构成的存储单元连接到位线，以便传输将从存储单元读出或将被读到存储单元中的数据值。在存储单元的读出期间(“读出程序”)，与存储单元的电容器连接的存取晶体管通过字线的激活被完全连接，且将存储在电容器中的电荷状态施加到位线。在这种做法中，将电容器电荷分给单元和位线的电容。对应于这两个电容的比率(传输比)，将发生或多或少的强位线电压偏差。
随后，通过读出放大器(例如，通过初级读出放大器-SA)放大来自电容器的弱信号。读出放大器包括互补信号输入。将与这些信号输入连接的位线称作位线和互补位线。
在当今的DRAM中，读出放大器通常以分开的方式使用，以便节省芯片空间。读出放大器可用于沿着与读出放大器相邻的位线在左边和右边设置的存储单元的读出(即，用于设置在定位于读出放大器的左边和右边的存储器场的单元场块中的存储单元的读出)。
在定位在分配给读出放大器的两个单元场块之间的相应读出放大器带中，并排设置多个读出放大器。
在读出存储单元之前，通过与位线连接的所谓的预充电/均衡电路，将相应的位线部分即非互补位线和互补位线的相应部分预充电至对应于在H状态的位线电压的一半(＝VBLH/2)的等电势。由此，确保了在读出之前，在位线部分和分配至其的互补位线部分的电势之间不产生差值，其在读出期间可能覆盖或扭曲通过存储单元的电容器传输给位线的小量电荷。直接在存储单元的读出之前，切断适合于与位线部分连接的预充电/均衡电路、将被读出的存储单元和读出放大器。
已知的DRAM还包括隔离晶体管，其用于在从不被读出的那一侧的单元的读出期间解耦读出放大器(即，解耦定位在读出放大器的左边或定位在其右边的单元场块)。
其后立即启动存储单元的实际读出，其中存在于相应字线的字线信号完全连接与存储电容器连接的存取晶体管。
每个字线被分配给上述存储场块的特定单元场块，并在其激活时提供用于估计借助相应读出放大器分配给字线的单元场块的所有位线。
随后，借助于发送给DRAM的位线地址，选择定位在相应读出放大器带中的读出放大器中的每一个，其中分配到所选读出放大器的位线开关(CSL栅)被置于导电即打开的状态。
然后，通过所选的读出放大器来放大的并存在于相应位线部分的电势差通过位线开关(CSL栅)和相应的LDQ和MDQ线传送到另一读出放大器(例如，次级读出放大器-SSA)。
该读出放大器估计接收的信号并将相应放大的信号传送到DRAM的相应连接(DQ)。
反之亦然，在分别将数据读入或写入到DRAM中期间(“写入程序”)，在DRAM的相应连接(DQ)处存在的信号通过上述的另一读出放大器(次级读出放大器-SSA)来相应地放大并通过MDQ和LDQ线传输到读出放大器(初级读出放大器-SA)，该放大器通过相应的位线地址来选择并定位在上述读出放大器带中的一个中。
再次进行读出放大器的选择，其中分配到所选读出放大器的位线开关(CSL栅)被置于导电即打开的状态。
打开的位线开关(CSL栅)将通过SSA放大的信号切换到所选的读出放大器(初级读出放大器-SA)，其已经用单元的前驱数据被放大；前驱数据可能必要的重写要求被分配到所选读出放大器的位线开关(CSL栅)处于电阻尽可能低的状态。
另一方面，在上述读出数据的相反的情况下(“读出程序”)，必须确保在预定电势上的LDQ和MDQ线不影响各自选择的读出放大器至原始单元信息倾斜的程度。
对于这种情况，分配到各自选择的读出放大器(初级读出放大器-SA)的打开的位线开关(CSL栅)不能处于过于低的电阻。
发明内容
因此，本发明的目的是提供一种相对于常规半导体存储器改进的半导体存储器，以及一种用于操作半导体存储器的改进的方法，尤其提供一种比常规半导体存储器更适合于相应操作模式例如“读出”或“写入”的半导体存储器。
上述的和/或另外的目的通过权利要求1和13的主题来实现。
本发明的有利实施例在从属权利要求中表示。
根据本发明的一个方面，提供一种半导体存储器，其包括至少一个读出放大器和器件，尤其是用于将读出放大器切换到至少一条线或与该至少一条线断开的位线开关，其中，在将读出放大器切换至所述线期间，根据半导体存储器的相应操作模式，所述器件，尤其是所述位线开关，被不同长时间和/或不同强度地设置在导电状态。
操作模式可以例如是读出模式和/或写入模式等。
有利地，器件尤其是位线开关包括至少一个晶体管，其根据半导体存储器的相应操作模式被从非导电状态不同长时间和/或不同强度地设置成导电状态，然后返回到非导电状态。
在优选实施例中，在将读出放大器切换到所述线期间，读出放大器与另一读出放大器连接，尤其与次级读出放大器连接。
下面将借助于在图中示出的实施例更详细地说明本发明。图示出图1是与本发明相关的DRAM的一部分；图2是在将数据读入到图1中示出的DRAM的存储单元中或从该存储单元读出期间相关的不同信号、尤其是在写入或读出程序期间馈送给位线开关的控制信号CL的信号图；图3是根据替换实施例，在将数据读入到图1中示出的DRAM的存储单元中或从该存储单元读出期间相关的不同信号、尤其是在写入或读出程序期间馈送给位线开关的控制信号CL的信号图；图4是与根据图1的DRAM一起使用的位线解码器输出级的第一示例性设计的概略细节表示；图5是与根据图1的DRAM一起使用的位线解码器输出级的第二替换示例性设计的概略细节表示。
具体实施例方式
在图1中示出的DRAM的一部分中，示出了几个单元场块1a、1b，在其每一个中，将多个存储单元(未示出)设置-定位在多个行和列中。
通过每一个单元场块1a、1b，延伸相互平行的多条字线2，以及也相互平行并垂直于字线2的多条位线3a、3b。
作为来自图1的结果，读出放大器带4(SA带)均定位在每两个单元场块1a、1b之间，所述的读出放大器带4包括以阵列形式并排定位的多个读出放大器5a、5b、5c、5d(在此是多个初级读出放大器-SA)。
如将在以下更详细说明的，基本由电容器构成的存储单元均可连接到相应的位线3a、3b，以传输将被从存储单元读出的数据值或将被读入到存储单元中的数据值。在存储单元的读出期间(“读出程序”(READ))，与存储单元的电容器连接的存取晶体管(在此未示出)通过相应字线2的激活被完全连接，并将电容器中存储的电荷状态施加到相应的位线3a、3b。
然后，通过上述读出放大器5a、5b、5c、5d中的一个来放大来自电容器的弱信号。
作为来自图1的结果(借助于读出放大器5a示出的)，读出放大器5a、5b、5c、5d中的每一个包括两个相应的互补信号输入/输出6、7，其中，相应的第一个信号输入/输出6与位线对3的第一位线3a连接，且相应的第二个信号输入/输出7与位线对3的第二互补位线3b连接。
读出放大器5a、5b、5c、5d是所谓的“分开的”读出放大器读出放大器5a、5b、5c、5d在设置在单元场块1a、1b中的存储单元的读出期间使用，单元场块1a、1b都定位在读出放大器5a、5b、5c、5d的左边和右边。
在存储单元的读出之前，通过(未示出的)预充电/均衡电路来将相应的位线部分即非互补位线3a和互补位线3b的相应部分预充电至对应于H状态下的位线电压的一半(＝VBLH/2)的等电势，所述预充电/均衡电路与位线3a、3b连接。由此，确保了在读出之前，在位线3a部分和分配至其的互补位线3b部分的电势之间不出现差值，其可能覆盖或扭曲在读出期间通过存储单元的电容器传输到位线的小量电荷。直接在存储单元的读出之前，切断适合于与位线部分连接的预充电/均衡电路、将被读出的存储单元和读出放大器5a、5b、5c、5d。
在读出放大器5a、5b、5c、5d(或相应地，上述读出放大器输入/输出6、7)和位线3a、3b之间，提供相应的隔离晶体管(未示出)，在从不被读出的那一侧的单元的读出期间，其用于解耦读出放大器5a、5b、5c、5d(即，用于从相应的读出放大器5a、5b、5c、5d分别解耦定位在读出放大器5a、5b、5c、5d左边或定位在其右边的单元场块1a、1b或相应的位线3a、3b)。
作为隔离晶体管，例如可使用相应的NMOS-FET，其源漏通路适合于中断位线3a、3b和相应分配的读出放大器5a之间的连接，以便于在定位在读出放大器5a相应的另一侧的存储单元的读出和/或写入期间从位线3a、3b解耦读出放大器5a的相应侧。
上述NMOS-FET的栅连接可相互连接并通过相应的控制电压ISOL(在隔离晶体管定位在读出放大器5a的左边的情况下)或控制电压ISOR(在隔离晶体管定位在读出放大器5a的右边的情况下)被相应地共同控制。
读出放大器5a、5b、5c、5d原则上可以是现有技术中使用的任一种读出放大器，例如在Kiyoo Itoh的书“VLSI Memory Chip Design”(Publishing House Springer，Berlin，Heidelberg，New York，2001，第15-17页)中描述的那种读出放大器，例如包括两个NMOS-FET和两个PMOS-FET的读出放大器(其中，NMOS-FET和PMOS-FET可以以触发器的形式互连)等等。
作为来自图1的另外的结果，读出放大器5a、5b、5c、5d可以通过相应的位线开关10a、10b、10c、10d(CSL栅)与相应的LDQ线11a、11b(更精确地具有LDQ线对11的相应第一LDQ线11a的读出放大器5a、5b、5c、5d的第一、另一读出放大器信号输入/输出8，和具有LDQ线对11的相应第二互补LDQ线11b的读出放大器5a、5b、5c、5d的第二、另一、互补读出放大器信号输入/输出9)连接。
如图1中示出的，每个位线开关10a、10b、10c、10d(CSL栅)可以包括例如两个相应的NMOS-FET，其源漏通路在位线开关10a、10b、10c、10d的导电状态下分别导电连接LDQ线11a和第一、另一读出放大器信号输入/输出8或互补LDQ线11b和第二、另一、互补读出放大器信号输入/输出9(且在位线开关10a、10b、10c、10d的非导电状态下，分别电隔离或解耦LDQ线11a、11b与另一读出放大器信号输入/输出8、9)。
相应位线开关10a、10b、10c、10d的NMOS-FET的栅连接相互连接，且均共同地连接到相应的位线控制线12a、12b、12c、12d。
如将在以下详细说明的，位线控制线12a、12b、12c、12d连接到位线解码器(或分别连接到位线解码器相应的输出级13a、13b、13c、13d)。
根据在相应位线控制线12a、12b、12c、12d处通过相应的位线解码器输出级13a、13b、13c、13d分别施加的控制信号CSL0、CSL1、CSL2、CSL3，相应的位线开关10a、10b、110c、10d(或更精确地相应位线开关10a、10b、10c、10d的NMOS-FET)，如以下将更详细说明的，可设置在导电(或更精确地多个不同强度导电中相应的一个(参看下面))或非导电状态。
作为来自图1的另外的结果，LDQ线11a、11b可通过相应的MDQ开关14(更精确地具有MDQ线对15的第一MDQ线15a的LDQ线对11的第一LDQ线11a，和具有MDQ线对15的第二、互补MDQ线15b的第二、互补LDQ线11b)与相应的MDQ线15a、15b连接。
如图1中所示出的，MDQ开关14可以例如包括两个相应的NMOS-FET，其源漏通路在MDQ开关14的导电状态下以导电方式连接第一LDQ线11a和第一MDQ线15a，或者连接第二、互补LDQ线11b和第二、互补MDQ线15b(且在MDQ开关14的非导电状态下从MDQ线15a、15b电隔离或解耦LDQ线11a、11b)。
MDQ开关14的MOS-FET的栅连接相互连接，并且均共同地连接到相应的MDQ开关控制线16。
根据存在于MDQ开关控制线16处的控制信号，MDQ开关14(或更精确地MDQ开关14的NMOS-FET)可设置在导电或非导电状态。
MDQ线15a、15b连接到另一读出放大器17(在此连接到次级读出放大器-SSA)。
第一MDQ线15a与另一读出放大器17的第一读出放大器信号输入/输出连接，且第二、互补MDQ线15b与另一读出放大器17的第二、互补读出放大器信号输入/输出连接。
如图1中概略示出的，另一读出放大器相应的另一信号输入/输出18可以连接到DRAM相应的外部数据连接(DQ垫或引脚)。
相应存储单元的读出(“读出程序”)可以被启动，其中在相应的字线2处存在的字线信号完全连接与相应的存储电容器连接的存取晶体管。
每个字线2被分配到上述单元场块1a、1b的特定单元场块1a，并在其激活时提供用于估计通过相应的读出放大器5a、5b、5c、5d分配到字线2上的单元场块1a、1b的所有位线3a、3b。
随后，借助于传送到DRAM的位线地址，选择设置在相应读出放大器带4中的读出放大器5a、5b、5c、5d中相应的一个，其中将分配到所选读出放大器5a、5b、5c、5d(例如读出放大器5a)的位线开关10a、10b、10c、10d(例如，位线开关10a)从非导电的闭合状态设置成导电即打开的状态(在此处于多个可能的不同宽度打开的或不同强度导电的状态中的一种，参看下面)。
为此，如借助于图2中的实例所示的，存在于被分配到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d处的控制信号CSL0、CSL1、CSL2、CSL3(例如控制信号CSL0)-由相应的位线解码器输出级13a、13b、13c、13d(例如位线解码器输出级13a)所导致-从第一(例如，逻辑低)状态，即例如第一电压强度V0，改变至第二例如逻辑高状态(几个可能的不同逻辑高状态中的(参看下面))，即例如第二电压强度V1，1。
然后，将通过所选读出放大器5a、5b、5c、5d(例如读出放大器5a)放大并存在于相应位线部分处的电势差通过相应的位线开关10a、10b、10c、10d(例如位线开关10a)传输到上述的LDQ线11a、11b，然后，通过已经借助于施加到MDQ开关控制线16的相应控制信号被设置成打开的导电状态的MDQ开关14，传输到MDQ线15a、15b和另一读出放大器17(次级读出放大器-SSA)。
该读出放大器估计接收的信号并通过信号输入/输出18传输相应放大的信号至DRAM的外部数据连接(DQ垫或引脚)。
反之亦然，在将数据读入或写入到DRAM期间(“写入程序”(WRITE))，在上述外部数据连接(DQ垫或引脚)处存在的信号通过上述的另一读出放大器17(次级读出放大器-SSA)来相应地放大，并通过MDQ线15a、15b和通过已经借助于施加到MDQ开关控制线16的相应控制信号被设置在打开的导电状态的MDQ开关14传输到LDQ线11a、11b和通过相应位线地址选择的读出放大器5a、5b、5c、5d(例如，读出放大器5a)。
再次执行相应读出放大器5a、5b、5c、5d(例如读出放大器5a)的选择，其中将分配到所选读出放大器5a、5b、5c、5d(例如读出放大器5a)的位线开关10a、10b、10c、10d(例如，位线开关10a)从非导电的闭合状态设置成导电即打开的状态(在此与“读出程序”(READ)相比，处于不同宽度打开的或不同强度导电的状态，尤其是与“读出程序”(READ)相比，处于更宽打开的或更强导电的更低电阻的状态，参看下面)。
为此，还如借助于图2中的实例所示的，存在于被分配到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)处的控制信号CSL0、CSL1、CSL2、CSL3(例如控制信号CSL0)，由相应的位线解码器输出级13a、13b、13c、13d(例如位线解码器输出级13a)所导致，从上述第一(例如，逻辑低)状态，即例如第一电压强度V0，改变至与上述第二(逻辑高)状态不同的第三例如逻辑高状态，即例如与第一和第二电压强度V0，V1，1不同的第三电压强度V1，2(尤其是大于在“读出程序”(READ)期间使用的上述电压强度V1，1的电压强度V1，2)。
打开的位线开关10a、10b、10c、10d(例如位线开关10a)将通过SSA放大的信号切换到所选的读出放大器5a、5b、5c、5d(例如读出放大器5a)，其已经利用单元的前驱数据被放大，然后其能够将相应的数据写入到相应的存储单元中。
对于在“写入程序”(WRITE)期间通过由另一读出放大器17发送的信号相应选择的读出放大器5a、5b、5c、5d(例如读出放大器5a)中的前驱数据的可能需要的改写，分配到所选读出放大器5a、5b、5c、5d(例如读出放大器5a)的位线开关10a、10b、10c、10d(例如位线开关10a)的电阻应当尽可能低。
由于这个原因，在“写入程序”(WRITE)期间，如上所述，被分配到相应选择的读出放大器5a、5b、5c、5d(例如读出放大器5a)的位线开关10a、10b、10c、10d(例如位线开关10a)与在“读出程序”(READ)期间相比被设置在更强的导电或更宽的打开状态。
另一方面，在上述读出数据(“读出程序”(READ))的相反情况下，必须确保已经被引到预定电势的LDQ和MDQ线11a、11b、15a、15b，例如借助于EQL控制19，不影响相应选择的读出放大器5a、5b、5c、5d(例如读出放大器5a)至初始单元信息倾斜的程度。
对于这种情况，分配到相应选择的读出放大器5a、5b、5c、5d(例如读出放大器5a)的打开的位线开关10a、10b、10c、10d(例如位线开关10a)不能电阻过于低。
由于这个原因，如上所述，分配到相应选择的读出放大器5a、5b、5c、5d(例如读出放大器5a)的位线开关10a、10b、10c、10d(例如位线开关10a)在“读出程序”(READ)期间比在“写入程序”(WRITE)期间被设置在较小强度导电或较小打开的状态。
为此，作为图2的结果，在“读出程序”(READ)期间馈送到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)的控制信号CSL0、CSL1、CSL2、CSL3的电压强度V1，1可以例如比在“写入程序”(WRITE)期间馈送到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)的控制信号CSL0、CSL1、CSL2、CSL3的电压强度V1，2小了多于5％、10％、或15％(或例如小了多于20％、25％、或30％)。
在“写入程序”(WRITE)期间馈送到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)的控制信号CSL0、CSL1、CSL2、CSL3的脉冲长度t1，2，还如在图2中所示的，与在“读出程序”(READ)期间馈送到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)的控制信号CSL0、CSL1、CSL2、CSL3的脉冲长度t3，4一样大或基本一样大。
图4示出了适合于用在根据图1的DRAM中的位线解码器输出级13a的第一示例性设计的概略细节表示，用于实现在“读出程序”(READ)和“写入程序”(WRITE)期间位线控制信号CSL0、CSL1、CSL2、CSL3的不同电压强度V1，1和V1，2(在此利用与位线开关10a的位线控制线12a连接的位线解码器输出级13a的实例)。
相应地与常规位线解码器输出级类似，位线解码器输出级13a包括具有NMOS-FET 102和PMOS-FET 101的反相放大电路。
NMOS-FET 102和PMOS-FET 101的栅极相互连接。
通过在线105处的位线解码器将相应的控制信号馈送给NMOS-FET102和PMOS-FET 101的栅极。
将NMOS-FET 102的源漏通路连接到地以及连接到位线控制线12a和PMOS-FET 101的源漏通路。
不同于常规位线解码器输出级，PMOS-FET 101的源漏通路不直接连接到供给电压VCSL，而是连接到二极管104和串联连接到二极管104的(另一)NMOS-FET 103的源漏通路。
二极管104和(另一)NMOS-FET 103连接到供给电压VCSL。
在(另一)NMOS-FET 103的栅极处，在上述“写入程序”期间在控制线16处施加控制信号(写入)。
将控制信号(写入)施加到控制线106导致(另一)NMOS-FET 103被设置在导电状态且由此跨接二极管104。
结果是在“写入程序”期间PMOS-FET 101的源漏通路与上述的相应高供给电压VCSL导电连接。
在“写入程序”的开始处(达到时间点t1，参看图2)，在线105处，通过位线解码器用逻辑高控制信号来馈送NMOS-FET 102和PMOS-FET 101的栅极，其导致NMOS-FET 102被设置在导电状态，以及PMOS-FET 101被设置在锁定状态。
然后在位线控制线12a处输出的控制信号CSL0具有上述的逻辑低第一电压强度V0(参看图2)。
在时间点t1处(参看图2)，通过在线105处的位线解码器馈送给NMOS-FET 102和PMOS-FET 101的栅极的控制信号改变成逻辑低，其导致NMOS-FET 102被设置在锁定状态且PMOS-FET 101被设置在导电状态。
然后在位线控制线12a处输出的控制信号CSL0具有上述的相对高的电压强度V1，2(因为在“写入程序”期间，PMOS-FET 101的源漏通路与上述的相对高的供给电压VCSL导电连接)。
在时间点t2处(参看图2)，通过在线105处的位线解码器馈送给NMOS-FET 102和PMOS-FET 101的栅极的控制信号变回到逻辑高，其导致NMOS-FET 102被设置回导电状态且PMOS-FET 101被设置回锁定状态。
然后在位线控制线12a处输出的控制信号CSL0再次具有逻辑低电压强度V0(参看图2)。
在“读出程序”期间，不同于在“写入程序”期间，没有控制信号施加在(另一)NMOS-FET 103的栅极处；在“读出程序”期间，该(另一)NMOS-FET 103由此处于锁定状态。
在“读出程序”的开始处(达到时间点t3，参看图2)，通过在线105处的位线解码器将逻辑高控制信号馈送到NMOS-FET 102和PMOS-FET 101的栅极，其导致将NMOS-FET 102设置在导电状态且将PMOS-FET 101设置在锁定状态。
然后在位线控制线12处输出的控制信号CSL0具有上述的逻辑低第一电压强度V0(参看图2)。
在时间点t3处(参看图2)，通过在线105处的位线解码器馈送到NMOS-FET 102和PMOS-FET 101的栅极的控制信号改变为逻辑低，其导致将NMOS-FET 102设置在锁定状态且将PMOS-FET 101设置在导电状态。
然后在位线控制线12处输出的控制信号CSL0具有如图2中所示的上述电压强度V1，1(在二极管104处相对于“写入程序”期间出现的电压强度V1，2降低了电压降ΔV) (因为在“读出程序”期间，PMOS-FET 101的源漏通路不直接与上述的相对高供给电压VCSL导电连接，而是通过引起电压降ΔV的二极管104来连接)。
在时间点t4处(参看图2)，通过在线105处的位线解码器馈送到NMOS-FET 102和PMOS-FET 101的栅极的控制信号变回到逻辑高，其导致NMOS-FET 102被设置回导电状态且PMOS-FET 101被设置回锁定状态。
然后在位线控制线12处输出的控制信号CSL0再次具有逻辑低电压强度V0(参看图2)。
图5示出了适合于用在根据图1的DRAM中的位线解码器输出级213a的第二替换示例性设计的概略细节表示，用于实现在“读出程序”(READ)和“写入程序”(WRITE)期间位线控制信号CSL0、CSL1、CSL2、CSL3的不同电压强度V1，1和V1，2。
相应地与常规位线解码器输出级相似，在图5中示出的位线解码器输出级213a包括具有NMOS-FET 202和PMOS-FET 201的反相放大电路。
NMOS-FET 202和PMOS-FET 201的栅极相互连接。
通过在线205处的相应位线解码器用相应的控制信号来馈送NMOS-FET 202和PMOS-FET 201的栅极。
NMOS-FET 202的源漏通路连接到地以及连接到位线控制线12a和PMOS-FET 201的源漏通路。
PMOS-FET 201的源漏通路不直接连接到供给电压VCSL，而是连接到NMOS-FET 204的源漏通路和串联连接到NMOS-FET 204的NMOS-FET203的源漏通路。
NMOS-FET 203连接到相对高的供给电压VWrite，且NMOS-FET 204连接到相对低的供给电压VRead(尤其是连接到比供给电压VWrite低的供给电压VRead)。
在上述“写入程序”期间，而不是在“读出程序”期间，将控制信号(写入)施加到在控制线206处的NMOS-FET 203的栅极。
这导致了在“写入程序”期间NMOS-FET 203被设置在导电状态，且在“读出程序”期间被设置在锁定状态。
与此相对，在上述的“读出程序”期间，而不是在“写入程序”期间，将控制信号(读出)施加在控制线207处的NMOS-FET 204的栅极。
这导致了在“读出程序”期间NMOS-FET 204被设置在导电状态且在“写入程序”期间被设置在锁定状态。
其结果是在“写入程序”期间，PMOS-FET 201的源漏通路与上述的相对高的供给电压VWrite连接，且在“读出程序”期间与上述的相对低的供给电压VRead连接。
通过在线205处的位线解码器馈送给NMOS-FET 202和PMOS-FET的栅极的信号对应于关于图4说明的并在“写入程序”和“读出程序”期间施加到位线解码器输出级13a的线105处的信号。
与图4中示出的位线解码器输出级13a相对应，在“写入程序”期间，也是利用图5中示出的位线解码器输出级213a，在位线控制线12a处输出包括上述相对高的电压强度V1，2的控制信号CSL0(因为在“写入程序”期间PMOS-PET 201的源漏通路与上述相对高的供给电压VWrite导电连接)，且在“读出程序”期间，输出包括上述相对低的电压强度V1，1的控制信号CSL0(因为在“读出程序”期间，PMOS-FET 201的源漏通路与上述相对低的供给电压VRead导电连接)。
如图3中所示，在作为图1和图4或图5中分别示出的实施例的替换的DRAM的实施例中-具有与图1中所示的另外相同的结构-在“写入程序”(WRITE)期间馈送到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)的控制信号CSL0、CSL1、CSL2、CSL3的脉冲长度t1，2可以大于在“读出程序”(READ)期间馈送到相应位线开关10a、10b、10c、10d(例如位线开关10a)的位线控制线12a、12b、12c、12d(例如位线控制线12a)的控制信号CSL0、CSL1、CSL2、CSL3的脉冲长度t3，4。
例如，在“写入程序”(WRITE)期间，控制信号CSL0、CSL1、CSL2、CSL3的脉冲长度t1，2(即，控制信号CSL0、CSL1、CSL2、CSL3为“逻辑高”或者分配的位线开关10a、10b、10c、10d(例如位线开关10a)处于导电即打开状态的持续时间)可以比在“读出程序”(READ)期间控制信号CSL0、CSL1、CSL2、CSL3的脉冲长度t3，4大了多于5％、10％、或15％(或者例如大了多于20％、30％、或40％)。
在“逻辑高”信号状态期间，控制信号CSL0、CSL1、CSL2、CSL3的电压强度V1，如借助于图3中的实例所示出的(以及不同于借助于图1和图4或图5分别说明的实施例)，在“写入程序”(WRITE)和“读出程序”(READ)期间相等或基本相等。
作为位线解码器输出级，然后可以代替图4和图5中示出的位线解码器输出级13a、213a，使用常规位线解码器输出级(具有包括例如NMOS-FET 102和PMOS-FET 101的反相放大电路，如图4中所示，但是不具有二极管104且不具有另一NMOS-FET 103)。
可替换地，相应地与上面参考图1、4和5说明的相似，除了被分别选择为不同长和相应地在图3中示出的控制信号脉冲长度t1，2或t3，4，在“写入程序”(WRITE)和“读出程序”(READ)期间，控制信号CSL0、CSL1、CSL2、CSL3的电压强度在“写入程序”(WRITE)期间的“逻辑高”信号状态的情况下-相应地与图2中示出的相似-比在“读出程序”(READ)期间高(例如高了多于5％、10％、15％、20％、25％、或30％，以及例如多于5％、10％、15％、20％、30％、或40％的不同大脉冲长度t1，2或t3，4等等)。
参考标记列表1a 单元场块1b 单元场块2 字线3 位线对3a 位线3b 位线4 读出放大器带5a 读出放大器5b 读出放大器5c 读出放大器5d 读出放大器6 信号输入/输出7 信号输入/输出8 信号输入/输出9 信号输入/输出10a位线开关10b位线开关10c位线开关10d位线开关11 LDQ线对11aLDQ线11bLDQ线
12a 位线控制线12b 位线控制线12c 位线控制线12d 位线控制线13a 位线解码器输出级13b 位线解码器输出级13c 位线解码器输出级13d 位线解码器输出级14 MDQ开关15 MDQ线对15a MDQ线15b MDQ线16 MDQ开关控制线17 读出放大器18 信号输入/输出19 EQL控制101 PMOS-FET102 NMOS-FET103 NMOS-FET104 二极管105 线106 控制线201 PMOS-FET202 NMOS-FET203 NMOS-FET204 NMOS-FET205 线206 控制线207 控制线213a位线解码器输出级
权利要求
1.一种半导体存储器，具有至少一个读出放大器(5a)和器件(10a)，其用于将读出放大器(5a)切换到至少一条线(11a，11b)或与该至少一条线断开，其中根据相应的操作模式，所述器件(10a)在将所述读出放大器(5a)切换到所述线(11a，11b)期间被不同长时间和/或不同强度地设置在导电状态。
2.根据权利要求1的半导体存储器，其中操作模式可以是读出模式。
3.根据权利要求1或2的半导体存储器，其中操作模式可以是写入模式。
4.根据前述权利要求中任一项的半导体存储器，其中所述器件是位线开关(10a)。
5.根据权利要求4的半导体存储器，其中所述位线开关(10a)包括晶体管。
6.根据权利要求5的半导体存储器，其中根据半导体存储器的相应操作模式，晶体管被从非导电状态不同长时间和/或不同强度地设置在导电状态，然后返回到非导电状态。
7.根据权利要求5或6的半导体存储器，其中根据半导体存储器的相应操作模式，将控制信号(CSL)不同长时间地馈送到晶体管的控制输入。
8.根据权利要求5、6或7的半导体存储器，其中根据半导体存储器的相应操作模式，将具有分别不同的电压强度(V1，1，V1，2)的相应控制信号(CSL)馈送到晶体管的控制输入。
9.根据前述权利要求中任一项的半导体存储器，其中在将所述读出放大器(5a)切换到所述线(11a，11b)期间，所述读出放大器(5a)通过所述线(11a，11b)与另一读出放大器(17)连接。
10.根据前述权利要求中任一项的半导体存储器，其中所述读出放大器(5a)是初级读出放大器(SA)。
11.根据权利要求9或10中任一项的半导体存储器，其中所述另一读出放大器(17)是次级读出放大器(SSA)。
12.根据前述权利要求中任一项的半导体存储器，其是DRAM。
13.一种用于操作半导体存储器的方法，该半导体存储器具有至少一个读出放大器(5a)和器件(10a)，其用于将读出放大器(5a)切换到至少一条线(11a，11b)或与该至少一条线断开，所述方法包括以下步骤-将所述器件(10a)切换在导电状态以便将所述读出放大器(5a)切换到所述线(11a，11b)，其中根据半导体存储器的相应操作模式，将所述器件(10a)不同长时间和/或不同强度地切换在导电状态。
全文摘要
本发明涉及一种操作半导体存储器的方法，并涉及一种半导体存储器，该半导体存储器具有至少一个读出放大器(5a)和装置(10a)，用于将所述读出放大器(5a)切换到至少一条线(11a，11b)或与该至少一条线断开，其中根据半导体存储器相应的操作模式，所述装置(10a)在将所述读出放大器(5a)切换到所述线(11a，11b)期间被不同长时间和/或不同强度地设置在导电状态。
文档编号G11C7/06GK1937072SQ200610139520
公开日2007年3月28日 申请日期2006年9月22日 优先权日2005年9月22日
发明者T·格拉夫, J·克利维尔, M·普罗尔, S·施勒德 申请人:奇梦达股份公司