专利名称：移位寄存器电路以及使用它的显示装置的制作方法
技术领域：
本发明涉及一种移位寄存器电路以及使用它的显示装置，特别是，涉及液晶显示器或TFT(Thin Film Transistor薄膜晶体管)有源矩阵显示器。
背景技术：
一直以来，在非结晶硅(a-Si)TFT-LCD中，为了降低安装成本和驱动IC成本、提高可靠性、削减非显示部分的面积，提出了一种移位寄存器内置方式将用于扫描选通(ゲ一ト)线的移位寄存器电路和像素部的TFT同时集成安装。作为其具体例子，例如例举了下述专利文献1。
特开2004-348940号公报在上述专利文献1中所示的以往的移位寄存器电路中，存在(1)驱动选通线的输出晶体管的栅极端子的稳定性、(2)穿透电流(貫通電流)这两个问题。
首先，就上述(1)进行说明，在以往的a-Si TFT中，在栅极端子上连续施加了比第1端子和第2端子高(低)的电压的情况下(将这种状况称为DC压力)，存在向TFT的阈值电压高(低)的一方移动的阈值移动问题。可以了解，不仅仅是a-Si TFT，对于有机TFT等也存在同样的问题。
在使用这种TFT来驱动输出晶体管的情况下，若向该TFT的栅极端子施加高电平电压的时间变长，则阈值移动执行，随着时间的流逝，驱动能力逐渐恶化。若该TFT的驱动能力恶化，则在本级操作准备时，不可能将连接到输出晶体管的栅极端子上的电容充电到充分高的电压，这样将引起操作不良。
接下来，就上述(2)进行说明，以往的移位寄存器电路在本级操作准备时，通过2个导通状态的移位寄存器而流过了穿透电流。这是不对驱动选通线直接提供的、可以说是浪费的电流，我们希望没有这种浪费。
因此，本发明的目的在于提供一种解决上述问题且稳定性和节电性优良的移位寄存器电路以及使用该电路的显示装置。
发明内容
本发明特别如图3所示，由选通线驱动电路14、定时控制电路5以及保持元件控制电路16构成了用于驱动显示装置的选通线(扫描线)的移位寄存器电路的基本电路17。利用定时控制电路15，使选通线驱动电路14中的选通线充电元件T1的输入节点N1稳定化。由此，能够令选通线驱动电路14的输出OUT也稳定化，从而能够稳定地驱动选通线。
本发明特别如图4以及图6所示，由设置元件T6、复位元件T7以及保持电容C2构成了基本电路17中的保持元件控制电路16，由于保持元件控制电路16中的第2输入端子IN2和第3输入端子IN3不同时变为H电平，因此，不消耗不需要的电流。
本发明特别如图8所示，由GDC(Gate line Drive Circuit)充电元件T4、GDC放电元件T5和GDC保持元件T8构成基本电路17中的定时控制电路15，从而使节点N1稳定。由此，能够稳定地驱动选通线。
本发明特别如图9所示，通过由选通线驱动电路14、定时控制电路15、选通线保持元件控制电路(第1保持元件控制电路)19和GDC保持元件控制电路(第2保持元件控制电路)18构成基本电路17，不消耗不需要的电流。
本发明特别如图11所示，由设置元件T9、复位元件T10和保持电容C3构成GDC保持元件控制电路18，通过向复位元件T10的栅极端子输入来自2级前的基本电路的输出，在GDC充电元件T4变为导通状态前，GDC保持元件T8能够可靠地变为断开状态，从而能够防止产生浪费的穿透电流。
本发明特别如图14所示，通过将移位寄存器电路配置在显示装置的两侧，从而使输入到各基本电路的第5输入端子IN5的2级前的基本电路的输出能够位于靠近本级之上，从而具有使该配线变得简单的优点。另外，来自输入到第3输入端子IN3上的前级的基本电路的输出端子OUT的配线具有能够利用显示部的选通配线5的优点。
根据以上有关本发明的移位寄存器电路和显示装置，能够不存在可靠性低下的问题地以低功耗来实现稳定操作。
图1是本发明的显示装置的实施例的全体概要图。
图2是图1所示的移位寄存器电路11的框图。
图3是图2所示的移位寄存器电路11的基本电路图。
图4是图3所示的保持元件控制电路16的电路图。
图5是与图4对应的时序图。
图6是表示图3所示的保持元件控制电路16的其他实施例的电路图。
图7是与图3对应的时序图。
图8是表示图3所示的定时控制电路15的其他实施例的电路图。
图9是表示关于本发明的移位寄存器电路的其他基本电路的电路图。
图10是表示关于本发明的移位寄存器电路的其他实施例的框图。
图11是图10所示的移位寄存器电路11的基本电路图。
图12是与图11对应的时序图。
图13是关于本发明的显示装置的其他实施例的全体概要图。
图14是图13所示的移位寄存器电路11A、11B的框图。
具体实施例方式
以下，参照附图来说明本发明的实施例。
(实施例1)图1是表示关于本发明的显示装置的全体结构的概要图。该显示装置由显示部1、信号线驱动器2和选通线驱动器13构成。在玻璃基板上所形成的显示部1上，矩阵式配置了像素部4。像素部4具有在信号线6和选通线5的交叉部上存在薄膜晶体管(TFT)7的结构，分别在TFT 7的栅极端子上连接有选通线5，在第1端子上连接有信号线6，在第2端子上连接有像素电极8。尽管是将TFT的第1端子和第2端子区分开来进行说明的，但是，两者功能上没有差别。
在本实施例的显示装置中，设信号线6的条数为240×RGB＝720条，选通线数为320条。在像素电极8和相对电极10之间夹有液晶层9。相对电极10由图中未示出的相对电极驱动电路来被保持在规定电位。这里，尽管就一般的纵电场方式的液晶显示装置进行的说明，但是，本发明是与选通线的驱动电路有关的发明，对于横电场方式的液晶显示装置、有机EL等通过扫描选通线来显示图像这样的矩阵型显示装置也都可以应用。
在本实施例中，信号线驱动器2是使用了单晶硅等单独的集成电路，其直接或者经由柔性基板等被连接到设置于玻璃基板上的端子部上。另一方面，选通线驱动器13由移位寄存器控制电路3和移位寄存器电路11构成，移位寄存器控制电路3是与信号线驱动器2相同地使用了单晶硅等单独的集成电路，其直接或者是经由柔性基板等被连接到设置于玻璃基板上的端子部上。
另外，移位寄存器电路11使用具有与TFT7相同结构的多个MOS晶体管被构成，与显示部1同时形成于玻璃基板上。从移位寄存器控制电路3向移位寄存器电路11输出移位寄存器控制信号组12。
在图1中，分别描述了信号线驱动器2和移位寄存器控制电路3，但是，也可考虑使用将信号线驱动器2和移位寄存器控制电路3的功能集成在1个IC上而形成的单片驱动IC。
在本实施例的情况下，构成TFT和选通线选择电路的MOS晶体管的半导体层是非结晶硅(a-Si)，但是，这些晶体管对于有机TFT等具有与本发明同样的课题的结构，同样也可应用本发明。
图2是图1所示的移位寄存器电路11的框图。移位寄存器电路11是将基本电路17多级连接构成。以将驱动第1选通线G1的基本电路称为基本电路第17-1、将针对第2选通线G2的称为基本电路17-2的方式，以下同上述情况相同，针对所有选通线来连接基本电路。由于本实施例的显示装置的选通线数是320条，因此，基本电路也存在基本电路17-1到17-320。各基本电路都具有输入端子IN1、IN2、IN3、IN4、VGL、VGH以及输出端子OUT。
输入到移位寄存器电路11的移位寄存器控制信号组12是以下的7个。它们是3相彼此相位不同的基本时钟CK1-CK3、作为辅助信号的辅助脉冲CKS和辅助脉冲CKE、以及高电平电压VGH以及低电平电压VGL。
基本电路17-1的第1输入端子IN1上连接有基本时钟CK1，以下，以在基本电路17-2的IN1上连接了基本时钟CK2、在基本电路17-3的IN1上连接了基本时钟CK3、在基本电路17-4的IN1上连接了基本时钟CK1的方式，在第1输入端子IN1上顺序连接各基本时钟。
第2输入端子IN2，若以针对基本电路17-1设为时钟CK2、针对基本电路17-2设为时钟CK3、针对基本电路17-3设为时钟CK1的方式将输入到各基本电路的第1输入端子IN1的时钟设为第i基本时钟CKi，则在第2输入端子IN2上输入时钟CKi+1。但是，在i＝3时，在IN2上输入了时钟CK1。
第3输入端子IN3除了第1基本电路17-1外，均与前级的基本电路的输出端子OUT连接。基本电路17-1上被输入脉冲CKS。
第4输入端子IN4除了第320基本电路17-320外，均与后级的基本电路的输出端子OUT连接。在基本电路17-320上输入脉冲CKE。
VGH输入端子为所有基本电路所共用，且连接高电平电压VGH，VGL输入端子同样也连接低电平电压VGL。
输出端子OUT如前所述被连接到相应的基本电路上，同时，分别与对应的选通线5连接。
图3图示了图2中的基本电路的电路结构。该基本电路17由选通线驱动电路14、定时控制电路15和保持元件控制电路16。
选通线驱动电路14由选通线充电元件T1、选通线保持元件T2、选通线放电元件T3以及电容C1构成。
选通线充电元件T1的第1端子连接到第1输入端子IN1，栅极端子连接到电容C1的第1端子以及节点N1上，第2端子连接到选通线保持元件T2的第1端子、选通线放电元件T3的第1端子以及电容C1的第2端子上，同时，还连接到输出端子OUT上。
选通线保持元件T2的栅极端子被连接到节点N2上，第2端子连接到低电平电压VGL上。
选通线放电元件T3的栅极端子连接到第4输入端子IN4上，第2端子连接到低电平电压VGL上。
定时控制电路15由GDC充电元件T4、GDC放电元件T5以及GDC保持元件T8构成。
GDC充电元件T4的第1端子连接到高电平电压输入端子VGH上，栅极端子连接到第3输入端子IN3上，第2端子连接到节点N1上。
GDC放电元件T5的第1端子连接到节点N1，栅极端子连接到第4输入端子IN4上，第2端子连接到低电平电压输入端子VGL上。
GDC保持元件T8的第1端子连接到节点N1，栅极端子连接到节点N2上，第2端子连接到低电平电压输入端子VGL上。
保持元件控制电路16由设置元件T6、复位元件T7以及保持电容C2构成。
设置元件T6的第1端子以及栅极端子连接到第2输入端子IN2上，第2端子连接到节点N2、复位元件T7的第1端子和保持电容C2的第1端子上。
复位元件T7的栅极端子连接到第3输入端子IN3上，第2端子连接到低电压输入端子VGL上。保持电容C2的第2端子连接到低电平电压输入端子VGL上。
在以下的说明中，是以各MOS晶体管是n型为前提进行说明的，但是，也可以使用p型，若使用与本发明相同的手段，则电路设计是容易的。在以下说明中，Vth(Ta)表示MOS晶体管Ta(a是1-8的整数)的阈值电压。
首先，在就移位寄存器电路整体的操作进行说明前，将仅就保持元件控制电路16的操作参照图4和图5来进行说明。
图4是提出图3所示的保持元件控制电路16的电路图。在图4中，作为操作说明的一个例子，显示了与第3选通线G3对应的基本电路17-3所包含的保持元件控制电路16-3。如图2所示，在基本电路17-3的第2输入端子IN2上连接了时钟CK1，在第3输入端子IN3上连接了前级的输出G2。另外，节点N2相当于保持元件控制电路16的输出。
以下，将参照图5的时序图来说明图4所示的保持元件控制电路16-3的操作。在图5中，显示了作为基本电路17-3的输入输出中的、有关保持元件控制电路16-3的2个输入的、显示了第2输出端子IN2和第3输入端子IN3以及相当于输出的节点N2的波形。
输入到第2输入端子IN2的第1基本时钟CK1是3相基本时钟的1种，是在图5所示的时刻t0、t3、t6、t9......上升，在时刻t1、t4、t7、t10下降的波形。
连接到第2选通线G2上的第3输入IN3是在时刻t1上升、在时刻t2下降的波形。
相当于保持元件控制电路16的输出的节点N2的电压大多的时间为H电平。这是由于每当连接到第2输入端子IN2的基本时钟CK1变为H电平时，通过被二极管连接的设置元件T6，节点N2的电压大致变为(VGH-Vth(T6))，从而该电压通过保持电容C2被保持。
第2输入端子IN2为L电平期间，设置元件T6为断开状态，由于保持电容C2工作，节点N2保持H电平。由于利用保持电容C2来保持状态，因此，若第2输入端子IN2为L电平的时间长，则产生由于漏电流而引起的输出低下，但是，正如可从图5中所了解到的那样，由于该期间顶多2个时钟，因此，不会出现问题。
节点N2的电压变为L电平是在向第3输入端子IN3输入了H电平时。若第3输入端子IN3变为H电平，则复位元件T7变为导通状态，使节点N2和低电平电压VGL连接。此时，由于输入到第2输入端子IN2的基本时钟CK1是L电平，因此，设置元件T6变为断开状态。由此，节点N2的电压大致变为VGL。该状态在第3输入端子IN3变为L电平后，接下来也一直维持，直到第2输入端子IN2变为H电平为止。
如以上说明所述，在本发明的保持元件控制电路16中，由于构成为第2输入端子IN2和第3输入端子IN3不能同时变为H电平，因此，能够不消耗不需要的电流而能得到所期望的输出。
就DC压力来说，设置元件T6由于其3端子全部的电压通常为基本相同的值，因此，几乎没有DC压力。就复位元件T7而言，在第3输入端子IN3上输入了H电平时产生DC压力，但是，该占空比为1/(选通线数+回描期间)，通常是数百分之一那样的极小值。
图6表示了保持元件控制电路16的其他实施例。设置元件T6的第1端子的连接端仅仅是从第2输入IN2变更为高电平电压VGH，而其操作原理或输出波形等与图4和图5所示的相同。
接下来，使用图7的时序图来说明移位寄存器电路整体的操作。作为操作的一个例子，表示连接到第3选通线G3上的基本电路17-3中的节点N1和节点N2、以及输出OUT的波形。
如图2所示，基本电路17-3的第1输入端子IN1上连接有时钟CK3，在第2输入端子IN2上连接有时钟CK1，在第3输入端子IN3上连接有前级的基本电路17-2的输出端子OUT(G2)，在第4输入端子IN4上，连接有后级的基本电路17-4的输出端子OUT(G4)。
本发明的显示装置其选通线数为320条、回描期间为16条。为此，图7所示的t0-t319为扫描期间，t320-t335为回描期间。从图7所示的时刻t0起开始1个扫描期间。
在时刻t0，连接到基本电路17-3的第2输入端子IN2上的基本时钟CK1变为H电平。以这种方式，被二极管连接的设置元件T6变为导通状态，节点N2的电压大致变为(VGH-Vth(T6))，选通线保持元件T2和GDC保持元件T8变为导通状态。若选通线保持元件T2变为导通状态，则输出端子OUT与低电平电压输入端子VGL连接，输出端子OUT的电压变为VGL。同样，若GDC线保持元件T8变为导通状态，则节点N1与低电平电压输入端子VGL连接，节点N1的电压变为VGL。
在下一个时刻t1，前级的选通线的输出G2变为H电平。由此，复位元件T7变为导通状态。由于复位元件T7变为导通状态，节点N2与低电平电压VGL连接，节点N2的电压变为L电平。由此，选通线保持元件T2变为断开状态。此时，输出端子OUT通过导通状态的选通线充电元件T1与第1输入IN1连接。此时，由于连接在第1输入IN1上的时钟CK3变为L电平，因此，输出端子OUT变为L电平。同时，GDC保持元件T8也变为断开状态，并且GDC充电元件T4变为导通状态。此时，节点N1的电压变为(VGH-Vth(T4))，将电容C1充电到该电压，并且选通线充电元件T1变为导通状态。
在接下来的时刻t2，第1输入IN1的时钟CK3变为H电平。此时，由于因电容C1所引起的电容耦合，节点N1的电压变为下式(1)。
(VGH-Vth(T4))+VGH(CB/(CB+CS))......(1)其中，CB是C1的电容值，CS是寄生电容的电容值。作为寄生电容，是例如GDC充电元件T4、GDC放电元件T5以及GDC保持元件T8的寄生电容。当考虑寄生电容CS，将电容C1的电容值CB设定为能够覆盖因阈值而引起的电压低下的值，选通线充电元件T1的栅极端子的电压变为比VGH高的值，从而向输出端子OUT(G3)输出VGH。
在接下来的时刻t3，下一级的输出端子G4变为H电平，并输入到第4输入端子IN4。于是，执行选通线放电元件T3变为导通状态，将位于H电平上的输出端子OUT和低电平电压VGL连接，将输出端子OUT降低为L电平的操作。同时，GDC放电元件T5变为导通状态，节点N1的电压下降到L电平，将选通线充电元件T1设为断开状态。
在该时刻t3中，连接到第2输入IN2的CK1也同时变为H电平，像在先前说明过的那样，节点N2变为H电平。于是，选通线保持元件T2变为导通状态，使输出端子OUT与低电平电压输入VGL连接。如此，由于选通线放电元件T3与选通线保持元件T2，选通线输出端子OUT变为VGL电平。同时，GDC线保持元件T8变为导通状态，使节点N1和低电平电压输入VGL连接。如此，由于GDC放电元件T5和GDC保持元件T8，节点N1变为VGL电平，接下来，在第3输入端子IN3变为H电平之前，输出端子OUT一直保持L电平。
在接下来的时刻t4，下一级的输出端子G4变为L电平，第4输入端子IN4也变为L电平。于是，选通线放电元件T3和GDC放电元件T5同时变为断开状态。为此，选通线放电元件T3和GDC放电元件T5上所产生的DC压力的占空比只不过是1/336，能够抑制阈值移动。由于即便选通线放电元件T3和GDC放电元件T5变为导通状态，节点N2依然为H电平，因此，选通线保持元件T2保持导通状态，从而为选通线的L电平稳定化作出了贡献。该节点N2在接下来第3输入端子IN3变为H电平之前的期间保持H电平。同样，由于GDC保持元件T8也变为导通状态，因此，稳定地将节点N1保持为L电平。以下，将重复同样的操作来执行扫描。
对于连接在图2所示的第1选通线G1上的基本电路17-1中的第3输入端子IN3而言，由于前级的选通线不存在，因此连接辅助脉冲CKS。该辅助脉冲CKS是在时刻t335上升、在t0下降的波形。同样，在被连接在第320选通线G320上的基本电路17-320中的第4输入端子IN4中，由于后级选通线不存在，因此辅助脉冲CKE被连接。CKE是在时刻t320上升、t321下降的波形。
另外，图3所示的选通线放电元件T3必需将处于H电平的选通线快速降低为L电平。为此，需要强驱动能力。在这种元件中，必需要极力避免随着阈值移动的进行而引起的性能恶化。本实施例中的选通线放电元件T3的DC压力占空比微小到1/336，能够防止恶化。另一方面，选通线保持元件T2的DC压力占空比为基本近似于1的值，但是，该选通线保持元件T2的作用由于是起到了保持由于选通线放电元件T3而被下降到L电平的状态的作用，因此，因阈值移动而引起的性能恶化在某种程度是被容许的。这对于GDC放电元件T5和GDC保持元件T8可以说也是同样的。
图8表示图3所示的定时控制电路15的其他实施例。在图3中，连接到高电平电压VGH上的GDC充电元件T4的第1端子与栅极端子一样，都连接到第1输入端子IN3上。操作原理或输出波形等由于与图3和图7中说明过的情况相同，因此，省略其说明。
(实施例2)图3所示的例子中，使用了1个保持元件控制电路16来控制选通线保持元件T2和GDC保持元件T8，但是，正如图9所示，也考虑了利用用于控制选通线保持元件T2的选通线保持元件控制电路19以及用于控制GDC保持元件T8的GDC保持元件控制电路18这2个第1、第2保持元件控制电路来构成。选通线保持元件控制电路19和GDC保持元件控制电路18由于具有与图4或图6所示的保持元件控制电路16-3或保持元件控制电路16-3’相同的结构以及操作原理，因此，省略对其的详细说明。
(实施例3)在图3所示的基本电路17中，为了GDC保持元件T8变为断开状态，通过第3输入端子IN3变为H电平，复位元件T7变为导通状态，从而取得对保持电容C2的电荷进行放电、使GDC保持元件T8断开的通路，与此相对，要想GDC充电元件T4变为导通状态，可以第3输入端子IN3变为H电平。为此，我们考虑在GDC保持元件T8变为充分断开状态之前，GDC充电元件T4会变为导通状态的情况。若变为这种情况，则只一瞬间，电流就会从高电平电压VGH向着低电平电压VGL流动，这不是所期望的情况。为了可靠地防止这种情况，必需在GDC充电元件T4变为导通状态之前，可靠地使GDC保持元件T8变为断开状态。将这种情况的实施例表示如下。
图10是表示移位寄存器电路的其他实施例的框图。移位寄存器电路11通过多级连接基本电路17而构成。与先前的实施例相同，基本电路存在基本电路17-1到基本电路17-320。各基本电路具有输入端子IN1、IN2、IN3、IN4、IN5以及低电平电压VGL、高电平电压VGH、输出端子OUT。
被输入到移位寄存器电路11的移位寄存器控制信号组12有以下9种。4相的彼此相位不同的基本时钟CK1-CK4，作为辅助信号的辅助脉冲CKS1、辅助脉冲CKS2和辅助脉冲CKE、以及高电平电压VGH和低电平电压VGL。
基本电路17-1的第1输入端子IN1上连接有时钟CK1，以下，在基本电路17-2的输入端子IN1上连接有时钟CK2，在基本电路17-3的输入端子IN1上连接有时钟CK3，在基本电路17-4的输入端子IN1上连接有时钟CK4，在基本电路17-5的输入端子IN1上连接有时钟CK1，第1输入端子IN1以上述这种方式顺序连接至各时钟。
第2输入端子IN2，若以对基本电路17-1设为时钟CK2、针对基本电路17-2设为时钟CK3、针对基本电路17-3设为时钟CK4、针对基本电路17-4设为时钟CK1的方式将输入到各基本电路的第1输入端子IN1上的时钟设定为第i基本时钟CKi，则在第2输入端子IN2上输入时钟CKi+1。但是，在i＝4时，在第2输入端子IN2上输入时钟CK1。
第3输入端子IN3除第1基本电路17-1外，与前级基本电路的输出端子OUT连接。在基本电路17-1上输入了脉冲CKS2。
第4输入端子IN4除第320基本电路17-320外，与下一级基本电路的输出端子OUT连接。在基本电路17-320上输入脉冲CKE。
第5输入端子IN5除第1基本电路17-1和第2基本电路17-2外，与2级前的基本电路的输出端子OUT连接。向基本电路17-1输入辅助脉冲CKS1，向基本电路17-2输入辅助脉冲CKS2。
对VGH输入端子，由所有基本电路共用，输入高电平电压VGH，对VGL输入端子输入低电平电压VGL。
输出端子OUT如前所述连接到相应的基本电路的同时，还被连接到选通线上。
图11图示了图10中的基本电路的电路结构。该基本电路17由选通线驱动电路14、定时控制电路15、选通线保持元件控制电路19、以及GDC保持元件控制电路18构成。
选通线驱动电路14由选通线充电元件T1、选通线保持元件T2、选通线放电元件T3和电容C1构成。
选通线充电元件T1的第1端子连接到第1输入端子IN1上，栅极端子连接到电容C1的第1端子以及节点N1上，第2端子连接到选通线保持元件T2的第1端子、选通线放电元件T3的第1端子以及电容C1的第2端上，同时还连接到输出端子OUT上。
选通线保持元件T2的栅极端子连接到节点N2上，第2端子被连接到低电平电压VGL上。
选通线放电元件T3的栅极端子连接到第4输入端子IN4上，第2端子连接到低电平电压VGL上。
定时控制电路15由GDC充电元件T4、GDC放电元件T5以及GDC保持元件T8构成。
GDC充电元件T4的第1端子连接到高电平电压输入端子VGH上，栅极端子连接到第3输入端子IN3上。第2端子连接到节点N1、GDC放电元件T5的第1端子和GDC保持元件T8的第1端子上。
GDC放电元件T5的栅极端子连接到第4输入端子IN4上，第2端子连接到低电平电压输入端子VGL上。
GDC保持元件T8的栅极端子连接到节点N3上，第2端子连接到低电平电压输入端子VGL上。
选通线保持元件控制电路19由设置元件T6、复位元件T7以及保持电容C2构成。
复位元件T6的第1端子和栅极端子连接到第2输入端子IN2上，第2端子连接到节点N2、复位元件T7的第1端子以及保持电容C2的第1端子上。
复位元件T7的栅极端子连接到第3输入端子IN3上，第2端子连接到低电平电压输入端子VGL上。
保持电容C2的第2端子连接到低电平电压输入端子VGL上。
GDC保持元件控制电路18由设置元件T9、复位元件T10以及保持电容C3构成。
设置元件T9的第1端子和栅极端子连接到第2输入端子IN2上，第2端子连接到节点3、复位元件T10的第1端子、保持电容C3的第1端子上。
复位元件T10的栅极端子连接到第5输入端子IN5上，第2端子连接到低电平电压输入端子VGL上。
保持电容C3的第2端子连接到低电平电压输入端子VGL上。
使用图12的时序图来说明图11所示的基本电路17的操作。作为操作的一个例子，表示连接到图10所示的第3选通线G3上的基本电路17-3的节点N1、节点N2、节点N3、以及输出OUT的波形。
如图11所示，对基本电路17-3的第1输入端子IN1输入时钟CK3，对第2输入端子IN2输入时钟CK4，在第3输入端子IN3上连接了前级的基本电路17-2的输出端子OUT(G2)，在第4输入端子IN4上连接了后级的基本电路17-4的输出端子OUT(G4)，在第5输入端子IN5上连接了2级前的基本电路17-1的输出端子OUT(G1)。
从图12所示的时刻t0起开始了1个扫描期间。到该时刻t0为止的时间，由于GDC保持元件控制电路18的操作，节点N3被稳定保持在H电平。由于该节点N3是H电平，因此，GDC保持元件T8为导通状态，节点N1稳定保持在L电平。同样，由于选通线保持元件控制电路19的操作，节点N2稳定保持在H电平，因此，选通线保持元件T2为导通状态，输出OUT稳定保持在L电平。
接下来，在时刻t0，第1选通线G1的输出变为H电平。由于与第3选通线对应的基本电路17-3的第5输入端子IN5被连接至选通线G1，因此，GDC保持元件控制电路18内的复位元件T10变为导通状态。由于复位元件T10变为导通状态，将节点N3与低电平电压VGL连接，节点N3的电压变为约VGL，将GDC保持元件T8设为断开状态。
在下一个时刻t1，前级的选通线的输出G2变为H电平。由此，GDC充电元件T4变为导通状态。于是，节点N1的电压变为(VGH-Vth(T4))，电容C1充电到该电压，并且选通线充电元件T1变为导通状态。另外，选通线保持元件控制电路19内的复位元件T7同时也变为导通状态。由于复位元件T7变为导通状态，从而将节点N2与低电平电压VGL连接，节点N2的电压变为约VGL。由此，选通线保持元件T2变为断开状态。此时，输出端子OUT通过导通状态的选通线充电元件T1与第1输入IN1相连接。此时，由于被连接到第1输入IN1的时钟CK3是L电平，因此，输出端子OUT变为L电平。
在接下来的时刻t2，时钟CK3变为H电平。此时，节点N1的电压如前所述，变为下式(1)。
(VGH-Vth(T4))+VGH(CB/(CB+CS)).........(1)在下一个时刻t3，下一级输出端子G4变为H电平，并被输入到第4输入端子IN4上。于是，选通线放电元件T3变为导通状态，将处于H电平的输出端子OUT和低电平电压VGL连接，从而执行将其下降到L电平的操作。同时，同样将第4输入端子IN4连接到栅极端子的GDC放电元件T5变为导通状态，将节点N1的电压下降到VGL电平，使选通线充电元件T1变为断开状态。
在该时刻t3，被连接到第2输入IN 2上的CK4也同时变为H电平，如先前说明过的那样，节点N2也变为H电平。于是，选通线保持元件T2变为导通状态，从而将输出端子OUT与低电平电压VGL连接。同样，节点N3也变为H电平，GDC保持元件T8变为导通状态，将节点N1与低电平电压VGL连接。由于选通线放电元件T3和选通线保持元件T2，选通线输出OUT变为VGL电平，并且由于GDC放电元件T5和GDC保持元件T8，节点N1也变为VGL电平。接下来，在直到第3输入端子IN 3变为H电平之前，节点N 1和输出端子OUT稳定保持L电平。此后的操作由于与在先说明过的情况相同，因此省略。
如此前说明的情况那样，由于利用2级前的基本电路的输出，因此，在GDC充电元件T4变为导通状态之前，能够可靠地使GDC保持元件T8变为断开状态，能够防止穿透电流的产生。
(实施例4)此前就将移位寄存器电路配置于显示部单侧的情况进行了说明，但在本实施例中，对配置于显示部两侧的例子进行说明的。
图13中显示了该情况下的显示装置的概要图。该显示装置由显示部1和信号线驱动器2及选通线驱动器13构成，选通线驱动器13由以下部件构成设置于显示部1的一侧的移位寄存器11A、设置于显示部1的另一侧的移位寄存器电路电路11B以及移位寄存器控制电路3。
移位寄存器电路11A驱动奇数线，移位寄存器11B驱动偶数线来被构成。通过这样构成，可以加宽形成于玻璃基板上的电路的信号线方向的配置宽度，提高了布局的自由度。另外，也可以将其用于缩小扫描线方向的配置宽度。
在图13中，分别描述了信号线驱动器2和移位寄存器控制电路3，但是，也可以考虑使用将信号线驱动器2和移位寄存器控制电路3的功能集成在1个IC上的单片驱动器IC。
图14表示移位寄存器电路11A和11B的框图。由于各基本电路的连接关系与图10所示的情况相同，因此，省略其详细的说明。各基本电路的电路结构也与图10所示的结构相同。但是，如图14所示，由于设为两侧配置，因此，被输入到各基本电路的第5输入端子IN5的、2级前的基本电路的输出将位于靠近本级之上，从而具有其配线变简单这样的优点。来自被输入到第3输入端子IN3上的前级的基本电路的输出端子OUT的配线构成为兼做显示部的选通配线5的功能。
权利要求
1.一种移位寄存器电路，多级连接基本电路而构成，该基本电路具有选通线驱动电路、定时控制电路以及保持元件控制电路，其特征在于，所述选通线驱动电路具有选通线充电元件、选通线放电元件以及选通线保持元件；所述选通线充电元件的第1端子被连接至基本时钟CKn，n是1-3的整数；所述选通线充电元件的栅极端子被连接至所述定时控制电路的输出端子；所述选通线充电元件的第2端子被连接至所述选通线放电元件的第1端子和所述选通线保持元件的第1端子，从而成为所述基本电路的输出端子；所述选通线放电元件的栅极端子被连接至后极的所述基本电路的输出端子，在最终级的所述基本电路中，被连接至第2辅助脉冲；所述选通线放电元件的第2端子被连接至低电平电压；所述选通线保持元件的栅极端子被连接至所述保持元件控制电路的输出；所述选通线放电元件的第2端子被连接至低电平电压。
2.如权利要求1所述的移位寄存器电路，其特征在于，所述定时控制电路具有GDC充电元件、GDC放电元件以及GDC保持元件；所述GDC充电元件的第1端子和栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述GDC充电元件的第2端子被连接至所述GDC放电元件的第1端子和GDC保持元件的第1端子，从而成为所述定时控制电路的输出端子；所述GDC放电元件的栅极端子被连接至后级的所述基本电路的输出端子，在最终级的所述基本电路中被连接至第2辅助脉冲；所述GDC放电元件的第2端子被连接至低电平电压；所述GDC保持元件的栅极端子被连接至所述保持元件控制电路的输出端子；所述GDC保持元件的第2端子被连接至低电平电压。
3.如权利要求1所述的移位寄存器电路，其特征在于，所述定时控制电路具有GDC充电元件、GDC放电元件以及GDC保持元件；所述GDC充电元件的第1端子被连接至高电平电压；所述GDC充电元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述GDC充电元件的第2端子被连接至所述GDC放电元件的第1端子以及GDC保持元件的第1端子，从而成为所述定时控制电路的输出端子；所述GDC放电元件的栅极端子被连接至后级的所述基本电路的输出端子，在最终级的所述基本电路中被连接至第2辅助脉冲；所述GDC放电元件的第2端子被连接至低电平电压；所述GDC保持元件的栅极端子被连接至所述保持元件控制电路的输出端子；所述GDC保持元件的第2端子被连接至低电平电压。
4.如权利要求1所述的移位寄存器电路，其特征在于，所述保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子和栅极端子被连接至基本时钟CKn+1，其中n是1-3的整数，但n＝3时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子和所述保持电容的第1端子，从而成为所述保持元件控制电路的输出端子；所述复位元件的栅极端子在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
5.如权利要求1所述的移位寄存器电路，其特征在于，所述保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子被连接至高电平电压；所述设置元件的栅极端子被连接至基本时钟CKn+1，其中n是1-3的整数，但n＝3时被连接至基本时钟CK1)；所述设置元件的第2端子被连接至所述复位元件的第1端子和所述保持电容的第1端子，从而成为所述保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
6.一种移位寄存器电路，通过多级连接基本电路而构成，该基本电路具有选通线驱动电路、定时控制电路、第1保持元件控制电路和第2保持元件控制电路的，其特征在于所述选通线驱动电路具有选通线充电元件、选通线放电元件以及选通线保持元件；所述选通线充电元件的第1端子被连接至基本时钟CKn，其中n是1-4的整数；所述选通线充电元件的栅极端子被连接至所述定时控制电路的输出端子；所述选通线充电元件的第2端子被连接至所述选通线放电元件的第1端子和所述选通线保持元件的第1端子，从而成为所述基本电路的输出端子；所述选通线放电元件的栅极端子被连接至后级的所述基本电路的输出端子，在最终级的所述基本电路中，被连接至第2辅助脉冲；所述选通线放电元件的第2端子被连接至低电平电压；所述选通线保持元件的栅极端子被连接至所述第1保持元件控制电路的输出端子；所述选通线保持元件的第2端子被连接至低电平电压。
7.如权利要求6所述的移位寄存器电路，其特征在于，所述定时控制电路具有GDC充电元件、GDC放电元件以及GDC保持元件；所述GDC充电元件的第1端子和栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述GDC充电元件的第2端子被连接至所述GDC放电元件的第1端子和GDC保持元件的第1端子，从而成为所述定时控制电路的输出端子；所述GDC放电元件的栅极端子被连接至后级的所述基本电路的输出端子，在最终级的所述基本电路中被连接至第2辅助脉冲；所述GDC放电元件的第2端子被连接至低电平电压；所述GDC保持元件的栅极端子被连接至所述第2保持元件控制电路的输出端子；所述GDC保持元件的第2端子被连接至低电平电压。
8.如权利要求6所述的移位寄存器电路，其特征在于，所述定时控制电路具有GDC充电元件、GDC放电元件以及GDC保持元件；所述GDC充电元件的第1端子被连接至高电平电压；所述GDC充电元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述GDC充电元件的第2端子被连接至所述GDC放电元件的第1端子和GDC保持元件的第1端子，从而成为所述定时控制电路的输出端子；所述GDC放电元件的栅极端子被连接至后级的所述基本电路的输出端子，在最终级的所述基本电路中被连接至第2辅助脉冲；所述GDC放电元件的第2端子被连接至低电平电压；所述GDC保持元件的栅极端子被连接至所述第2保持元件控制电路的输出端子；所述GDC保持元件的第2端子被连接至低电平电压。
9.如权利要求6所述的移位寄存器电路，其特征在于，所述第1保持元件控制电路具有设置元件、复位元件以及保持电容；所述复位元件的第1端子和栅极端子被连接至基本时钟CKn+1，其中n是1-3的整数，但n＝3时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子以及所述保持电容的第1端子，从而成为所述保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
10.如权利要求6所述的移位寄存器电路，其特征在于，所述第1保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子被连接至高电平电压；所述设置元件的栅极端子被连接至基本时钟CKn+1，其中n是1-3的整数，但n＝3时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子以及所述保持电容的第1端子，从而成为所述保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
11.如权利要求6所述的移位寄存器电路，其特征在于，所述第2保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子和栅极端子被连接至基本时钟CKn+1，其中，n是1-3的整数，但n＝3时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子以及所述保持电容的第1端子，从而成为所述第2保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
12.如权利要求6所述的移位寄存器电路，其特征在于，所述第2保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子被连接至高电平电压；所述设置元件的栅极端子被连接至基本时钟CKn+1，其中，n是1-3的整数，但n＝3时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子以及所述保持电容的第1端子，从而成为所述第2保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第1辅助脉冲，在次级以后的所述基本电路中被连接至前级的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
13.如权利要求6所述的移位寄存器电路，其特征在于，所述第2保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子和栅极端子被连接至基本时钟CKn+1，其中，n是1-4的整数，但n＝4时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子以及所述保持电容的第1端子，从而成为所述第2保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第3辅助脉冲，在第2级的所述基本电路中被连接至第1辅助脉冲，在第3级以后的所述基本电路中被连接至2级前的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
14.如权利要求6所述的移位寄存器电路，其特征在于，所述第2保持元件控制电路具有设置元件、复位元件和保持电容；所述设置元件的第1端子被连接至高电平电压；所述设置元件的栅极端子被连接至基本时钟CKn+1，其中，n是1-3的整数，但n＝3时被连接至基本时钟CK1；所述设置元件的第2端子被连接至所述复位元件的第1端子以及所述保持电容的第1端子，从而成为所述第2保持元件控制电路的输出端子；所述复位元件的栅极端子，在初级的所述基本电路中被连接至第3辅助脉冲，在第2级的所述基本电路中被连接至第1辅助脉冲，在第3级以后的所述基本电路中被连接至2级前的所述基本电路的输出端子；所述复位元件的第2端子被连接至低电平电压；所述保持电容的第2端子被连接至低电平电压。
15.一种显示装置，其特征在于，具有用于驱动矩阵状配置的象素部的移位寄存器电路，所述移位寄存器电路是如权利要求1所述的移位寄存器电路。
16.一种显示装置，在其中移位寄存器电路被设计在矩阵状被配置的象素部的两侧，用于驱动矩阵状配置的象素部，具有驱动第奇数扫描线的一部分移位寄存器电路以及用于驱动第偶数扫描线的另一部分移位寄存器电路，其特征在于，所述一部分或另一部分的移位寄存器电路是权利要求1所述的移位寄存器电路，并且将所述基本电路的输出传送到前后的基本电路中的配线兼做为所述矩阵状配置的象素部的选通配线。
全文摘要
一种以低功耗稳定地执行操作，从而可实现长寿命化的移位寄存器电路以及使用它的显示装置。在将3相基本时钟输入到输入端子(IN1，IN2，IN3)，并且还多级连接了由选通线驱动电路(14)、定时控制电路(15)以及保持元件控制电路(16)构成的基本电路(17)而构成的移位寄存器电路中，选通线驱动电路(14)和定时控制电路(15)分别具有放电元件(T3，T5)和保持元件(T2，T8)，利用定时控制电路(15)使节点(N1)稳定。其效果能够不存在可靠性降低的问题地以低功耗来实现稳定操作。
文档编号G11C19/28GK1941207SQ20061014142
公开日2007年4月4日 申请日期2006年9月29日 优先权日2005年9月29日
发明者江戸进, 小村真一, 若木政利 申请人:株式会社日立显示器