专利名称：熔丝调整电路的制作方法
技术领域：
本发明涉及例如半导体集成电路中使用半导体基板上形成的熔丝元件并进行调整的熔丝调整电路。
背景技术：
以前，作为使用半导体基板上形成的熔丝元件并进行调整的熔丝调整电路的技术，例如在如下文献有记载。
专利文献1美国专利第4,532,607号说明书专利文献2美国专利第5,731,733号说明书专利文献3发明协会公开技报公技编号2001-6215号图10是专利文献3所述的传统的熔丝调整电路的电路图。该熔丝调整电路由P沟道型MOS晶体管(以下称为「PMOS」。)1a、1b、电阻元件1c及熔丝元件1d构成的电阻检知部1、PMOS2a、2b及N沟道型MOS晶体管2c、2d、2e、2f构成的放大电路部2构成。
电阻检知部1中，电阻元件1c与熔丝元件1d的电阻差在节点Na、Nb中作为电压差呈现。节点Na、Nb的电压差由放大电路部2放大，通过节点Nd输出。若令电阻元件1c和熔丝元件1d的电阻值(以下简称「电阻」。)为R1c、R1d，则切断熔丝元件1d时，R1c＜R1d成立，成为(节点Na上的电压VNa＜节点Nb上的电压VNb)，因此，通过放大电路部2降低节点Nd的电压。从而，输出端子ZOUT输出低电平(以下称为「L」。)的信号。
未切断熔丝元件1d时，若预先设定成R1c＞R1d，则VNa＞VNb成立，因此通过放大电路部2提高节点Nd的电压。从而，输出端子ZOUT输出高电平(以下称为「H」。)的信号。即使熔丝元件1d不完全切断的场合(即，由于不完全切断而成为未切断状态的场合)，以电阻元件1c的电阻R1c作为阈值，若R1c＜R1d，则通过输出端子ZOUT的信号，可控制由熔丝信息控制的电路。半导体集成电路通电时，通过使能信号Enable激活放大电路部2，从而在电路动作中可利用熔丝信息。从而，即使是熔丝元件1d不完全切断的场合，也可防止电路误动作。
另外，专利文献1、2中记载了并联连接熔丝元件和电阻元件，通过比较该熔丝元件和电阻元件流过的电流，检出熔丝元件的切断状态并锁存该检出结果的技术。
发明内容
但是，专利文献1～3的传统熔丝调整电路中，存在如下的(A)、(B)的课题。
(A)例如，图10的电路中，即使熔丝元件1d的切断不完全的场合(即，由于不完全切断而成为未切断状态的场合)，只要(电阻元件1c的电阻R1c＜熔丝元件1d的电阻R1d)，正常进行电路动作。但是，PMOS1b及熔丝元件1d由于在电源电压(以下称为「VDD」。)节点和地(以下称为「GND」。)之间串联，因此经由PMOS1b，电流继续流向熔丝元件1d的切断不完全部分。电流若持续流向熔丝元件1d的切断不完全部分，则渐渐再次连接，熔丝元件1d的电阻R1d有逐渐下降的危险性。因此，若长时间连续使用，则有正常电路动作产生误动作的可靠性上的问题。
(B)即使使能信号Enable下降为L，NMOS2e为截止状态，恒电流也持续流向电阻元件1c及切断不完全的熔丝元件1d，因此例如，不适用于低消耗功率型的大规模半导体集成电路(以下称为「LSI」。)。
本发明权利要求1、2、6的发明的熔丝调整电路中，具备控制电路、偏置电路、熔丝状态判定电路、锁存电路。
上述控制电路，被输入输入脉冲，输出将上述输入脉冲延迟后的第1脉冲及将上述第1脉冲延迟后的第2脉冲的同时，从上述输入脉冲的前沿，输出具有从上述第2脉冲的后沿到延迟规定时间后的后沿为止的脉冲宽度的第3脉冲。上述偏置电路，在第1电源节点和第2电源节点之间连接，由上述第3脉冲激活，在上述第3脉冲的脉冲宽度时间的期间，输出偏置电压。
上述熔丝状态判定电路，具备在上述第1电源节点和上述第2电源节点之间串联的第1晶体管、第1输出节点、第2晶体管及电阻元件以及在上述第1电源节点和上述第2电源节点之间串联的第3晶体管、第2输出节点、第4晶体管及熔丝元件，上述第1及第3晶体管由上述第1脉冲激活而成为导通状态，上述第2及第4晶体管由上述偏置电压激活而成为导通状态，上述电阻元件的电阻值比上述熔丝元件未切断时的电阻值大，且比上述上述熔丝元件切断时的电阻值小。
上述锁存电路，在上述第1电源节点和上述第2电源节点之间连接，由上述第2脉冲激活，放大上述第1输出节点和上述第2输出节点的电压差并锁存该电压差，保持表示上述熔丝元件的切断/未切断状态的调整信息。
权利要求3、6的发明的熔丝调整电路具备权利要求1的熔丝调整电路；复位电路，在上述第1电源节点和上述第2电源节点之间连接，对上述第1或第2电源节点接通电源电压时，输出复位信号，直到上述电源电压达到使上述锁存电路可进行锁存动作的电压为止；脉冲发生电路，被输入一定逻辑电平的输入信号，上述输入信号的逻辑电平若迁移，则发生规定脉冲宽度的第4脉冲；门电路，求出上述复位信号及上述第4脉冲的逻辑积，输出该逻辑积对应的上述输入脉冲，提供给上述熔丝调整电路中的上述控制电路。
权利要求4、5、6的发明的熔丝调整电路，具备权利要求1的熔丝调整电路、复位电路、错误纠正电路、错误检出电路、第1、第2脉冲发生电路以及门电路。
上述复位电路，在上述第1电源节点和上述第2电源节点之间连接，对上述第1或第2电源节点接通电源电压时，输出复位信号，直到上述电源电压达到使上述锁存电路可进行锁存动作的电压为止。
上述错误纠正电路，根据将上述熔丝调整电路内的上述控制电路输出的上述第3脉冲反相后的第5脉冲，锁存上述熔丝调整电路内的上述锁存电路保持的上述调整信息，作为输出用调整信息保持，当检出该保持的输出用调整信息产生错误时，根据上述控制电路再度输出的上述第5脉冲，再度锁存上述锁存电路保持的上述调整信息，纠正上述输出用调整信息的错误。
上述错误检出电路，比较上述锁存电路保持的上述调整信息和上述错误纠正电路保持的上述输出用调整信息，检出上述调整信息错误的有无，当检出上述调整信息的错误时，根据上述第3脉冲，输出错误检出信号。第1脉冲发生电路，被输入一定逻辑电平的输入信号，若上述输入信号的逻辑电平迁移，则发生规定脉冲宽度的第4脉冲。
上述第2脉冲发生电路，若被输入上述错误检出信号，则发生规定脉冲宽度的错误纠正脉冲。上述门电路求出上述第4脉冲、上述复位信号及上述错误纠正脉冲的逻辑积，输出该逻辑积对应的上述输入脉冲，提供给上述熔丝调整电路中的上述控制电路。
本发明权利要求7的熔丝调整电路由以下部分构成施加第1电位电平的电压的第1节点；施加比上述第1电位电平低的电压的第2节点；将输入信号延迟后输出的控制电路；偏置电路，与上述第1及第2节点连接，输出偏置电压；第1晶体管，设在上述第1节点及第3节点间，通过上述控制电路的输出令上述第1及第3节点间为导通状态；第2晶体管，设在上述第3节点及第4节点间，通过上述偏置电压令上述第3及第4节点间为导通状态；设在上述第4及第2节点间的熔丝；锁存电路，设在上述第3节点及输出节点间，保持提供给上述第3节点的电位电平。
根据权利要求1、6的发明，由于采用了根据由电阻元件和熔丝元件的电阻值的大小关系确定的流向第2和第4晶体管的电流值的大小关系来判定熔丝元件未切断或切断状态并将该判定结果用锁存电路保持的构成，因此即使是熔丝元件切断不完全的场合，只要电阻元件的电阻值比熔丝元件切断电阻值小，就可可靠判定电阻元件的未切断或切断的状态。而且，判定动作后，由于采用了使发生偏置电压的偏置电路停止，令第2及第4晶体管为截止状态的构成，因此，仅仅在判定熔丝元件的未切断或切断的状态时，电流流向熔丝元件切断不完全部分。因此，排除了电流持续流过时可能发生的切断熔丝元件渐渐再次连接且熔丝元件切断电阻值逐渐下降的危险，可消除长时间持续使用时正常电路动作发生误动作的可靠性上的问题。而且，由于仅仅在判定熔丝元件的未切断或切断状态时流过电路电流，除此以外的电路的恒电流可为零，因此可降低功率消耗量，适用于低消耗功率LSI等。
根据权利要求2的发明，由于设置了第1～第4电容器，因此可防止第1～第4晶体管的开关噪声，提高熔丝状态的判定精度及可靠性。
根据权利要求3的发明，由于采用了电源接通时通过门电路求出复位电路输出的复位信号和脉冲发生电路发生的第4脉冲的逻辑积，将该逻辑积对应的输入脉冲提供给控制电路，控制判定动作等的构成，因此，电源接通时可自动地判定熔丝元件是未切断或切断并获得调整信息，而且，电源接通后通过输入信号的控制，可再度判定熔丝元件是未切断或切断，获得调整信息。
根据权利要求4、5的发明，由于设置了错误检出电路及错误纠正电路，因此当错误纠正电路保存的调整信息产生错误的场合，可自行纠正该错误，当锁存电路保存的调整信息产生错误的场合，再度判定熔丝元件的未切断或切断，可自行纠正该错误，因此可提高可靠性。
根据权利要求7的发明，具有与权利要求1的发明大致同样的效果。
图1是本发明实施例1的熔丝调整电路的电路图。
图2是图1的动作时序图。
图3是本发明实施例2的熔丝调整电路的电路图。
图4是图3的动作时序图。
图5是本发明实施例3的熔丝调整电路的电路图。
图6是图5中的熔丝锁存定时电路的电路图。
图7是图5中的静态型锁存电路的电路图。
图8是图5中的多数电路的电路图。
图9是图5的动作时序图。
图10是传统的熔丝调整电路的电路图。
符号的说明10，10A 熔丝锁存定时电路20 偏置电路30 熔丝锁存电路30A 熔丝状态判定电路30B 锁存电路40 ROR电路(通电复位电路)50，50-1，50-2 延时脉冲发生电路60 门电路70 ECC电路(错误纠正电路)71 EXNOR门80-1～80-3 静态型锁存电路90 多数电路100 错误检出电路110 AND门具体实施方式
本发明的最佳实施例的熔丝调整电路具备控制电路、偏置电路、熔丝状态判定电路、锁存电路。
上述控制电路被输入输入脉冲，输出将上述输入脉冲延迟后的第1脉冲及将上述第1脉冲延迟后的第2脉冲的同时，从上述输入脉冲的前沿，输出具有从上述第2脉冲的后沿到延迟规定时间后的后沿为止的脉冲宽度的第3脉冲。上述偏置电路在第1电源节点和第2电源节点之间连接，由上述第3脉冲激活，在上述第3脉冲的脉冲宽度时间的期间，输出偏置电压。
上述熔丝状态判定电路，具备在上述第1电源节点(VDD节点)和上述第2电源节点(GND)之间串联的第1晶体管(MOS晶体管)、第1输出节点、第2晶体管(MOS晶体管)及电阻元件以及在上述第1电源节点和上述第2电源节点之间串联的第3晶体管(MOS晶体管)、第2输出节点、第4晶体管(MOS晶体管)及熔丝元件。上述第1及第3晶体管由上述第1脉冲激活而成为导通状态，上述第2及第4晶体管由上述偏置电压激活而成为导通状态，上述电阻元件的电阻值比上述熔丝元件未切断时的电阻值大，且比上述上述熔丝元件切断时的电阻值小。
上述锁存电路，在上述第1电源节点和上述第2电源节点之间连接，由上述第2脉冲激活，放大上述第1输出节点和上述第2输出节点的电压差并锁存该电压差，保持表示上述熔丝元件的切断/未切断状态的调整信息。
实施例1(实施例1的构成)图1是表示本发明实施例1的熔丝调整电路的电路图。
该熔丝调整电路由以下部分构成控制电路(例如，熔丝锁存定时电路10)，被输入输入脉冲latch，输出定时用的第1脉冲latchph、其反相脉冲latchpb、第2脉冲latchnh及第3脉冲pd；偏置电路20，由脉冲pd激活，输出偏置电压Bias0；熔丝锁存电路30，由脉冲latchph、latchnh激活，判定熔丝元件35-2的切断/未切断状态并将该判定结果作为调整信息data锁存并保持。
熔丝锁存定时电路10具有顺序延迟输入脉冲latch的多级信号反相用的反相器11-1～11-10。这些反相器11-1～11-10级联，从第2级反相器11-2输出脉冲latchph，从第3级反相器11-3输出该脉冲latchph的反相脉冲latchpb，从第6级反相器11-6输出脉冲latchnh。最终级反相器11-10与2输入的“与非”(以下称为「NAND」。)门12-1连接。NAND门12-1是求出最终级反相器11-10的输出脉冲和输入脉冲latch的“与非”值的电路，该输出侧与用于输出脉冲pd的信号反相用反相器12-2连接。
偏置电路20具有由脉冲pd的L导通的PMOS21，该PMOS21的源极与第1电源节点(例如，被施加VDD的节点，该节点在权利要求7中相当于第1节点。)连接，其栅极被输入脉冲pd。PMOS21的漏极与电阻元件22、负载用NMOS23的漏极·源极、电阻元件24及第2电源节点(例如GND，该GND在权利要求7中相当于第2节点。)串联。NMOS23中，漏极及栅极连接，从该连接点输出偏置电压Bias0，供给熔丝锁存电路30。
熔丝锁存电路30由判定熔丝元件35-2的切断/未切断状态的熔丝状态判定电路30A和锁存该判定结果并作为调整信息data保持的锁存电路30B构成。
熔丝状态判定电路30A具有由脉冲latchph的L导通的一对的第1、第3晶体管(例如，PMOS)31-1、31-2(另外，PMOS31-2在权利要求7中相当于第1晶体管。)，该PMOS31-1、31-2的各栅极相互连接，被输入脉冲latchph，该PMOS31-1、31-2的各源极与VDD节点连接。PMOS31-1的漏极与第1电容器(例如，PMOS电容器)32-1的源极·漏极、第1输出节点N1、第2电容器(例如，NMOS电容器)33-1的漏极·源极、第2晶体管(例如，NMOS)34-1的源极·漏极、电阻元件35-1及GND串联。PMOS31-2的漏极与第3电容器(例如，PMOS电容器)32-2的源极·漏极、第2输出节点N2(另外，节点N2在权利要求7中相当于第3节点。)、第4电容器(例如，NMOS电容器)33-2的漏极·源极、第4晶体管(例如，NMOS)34-2(另外，NMOS34-2在权利要求7中相当于第2晶体管。)的源极·漏极(另外，漏极侧在权利要求7中相当于第4节点。)、熔丝元件35-2及GND串联。
PMOS电容器32-1、32-2的各栅极相互连接，由对其输入的脉冲latchpb的L电平导通，防止从PMOS31-1、31-2的导通向截止切换时产生的开关噪声(漏极电压的摇摆)。NMOS电容器33-1的栅极与NMOS33-2的源极连接，由该源极电压激活。NMOS电容器33-2的栅极与NMOS电容器33-1的漏极连接，由该漏极电压的H电平导通。这些NMOS电容器33-1、33-2防止NMOS34-1、34-2的开关噪声。NMOS34-1、34-2由输入其各栅极的偏置电压Bias0的H电平导通。熔丝元件35-2的两端与焊盘COMPAD、TRMTAD分别连接，该焊盘COMPAD、TRMTAD间施加电压或电流，可切断熔丝元件35-2。
输出节点N1、N2与锁存电路30B连接。锁存电路30B由在VDD节点和节点N3之间连接的PMOS36-1及NMOS37-1组成的第1反相器和在VDD节点和节点N3之间连接的PMOS36-2及NMOS37-2组成的第2反相器以及节点N3和GND之间连接的NMOS38构成。该第1反相器及第2反相器的输入输出侧相互交叉连接，构成由反相器正反馈电路组成的锁存部，它放大输出节点N1、N2间的电压差并锁存该电压差，保持调整信息data。NMOS38的漏极与节点N3连接，源极与GND连接，由输入栅极的脉冲latchnh的H电平导通，激活锁存电路30B。
输出节点N1与缓冲器用的多级(例如3级)的反相器39-1、39-2、39-3(另外，反相器39-3的输出侧在权利要求7中相当于输出节点。)级联，而且，输出节点N2也与缓冲器用的多级(例如3级)的反相器39-4、39-5、39-6级联。
熔丝锁存电路30内的NMOS34-1和NMOS34-2是相同尺寸。NMOS电容器33-1和NMOS电容器33-2也是相同尺寸，它们与NMOS34-1及NMOS34-2相同尺寸。电阻元件35-1的电阻R35-1(以下同样，表示电阻时，符号前附上「R」。)比熔丝元件35-2未切断时的电阻R35-2大。另外，PMOS31-1和PMOS31-2是相同尺寸。PMOS电容器32-1和PMOS电容器32-2也是相同尺寸，但它们为PMOS31-1及PMOS31-2的1/2的尺寸。构成锁存电路30B的NMOS37-1和NMOS37-2是相同尺寸，PMOS36-1和PMOS36-2也是相同尺寸。
(实施例1的动作)图2是图1的动作的时序图。
输入脉冲latch从H(VDD电平)变化到L(GND电平)时，脉冲pd、latchph、latchnh从H变化到L。另外，脉冲latchpb从L变化到H。
脉冲pd若成为L，则偏置电路20内的PMOS21导通，PMOS21、电阻元件22、NMOS23及电阻元件24中，(1)式的漏极电流Ids23(以下同样，表示漏极电流的场合，符号前附上「Ids」。)流过，NMOS23的漏极及栅极中，发生(2)式的偏置电压Bias0。
Ids23＝(VDD-Vdsat21-Vgs23)/(R22+R24) ...(1)其中，Vdsat21PMOS21导通时的漏极·源极间电压(以下同样，表示导通时漏极·源极间电压的场合，符号前附上「Vdsat」。)Vgs23NMOS23的栅极·源极间电压(以下同样，表示栅极·源极间电压的场合，符号前附上「Vgs」。)Bias0＝(VDD-Vdsat21-Vgs23)/(R22+R24)*R24+Vth23 ...(2)其中，Vth23NMOS23的阈值电压(以下同样，表示阈值电压的场合，符号前附上「Vth」。)此时，由于输入熔丝锁存电路30的PMOS31-1、31-2的栅极的脉冲latchph成为L，因此PMOS31-1、31-2导通。另外，NMOS34-1、34-2的栅极被施加偏置电压Bias0，因此漏极电流Ids34-1、34-2分别流过各NMOS34-1、34-2。
熔丝元件35-2在未切断状态时，该未切断熔丝元件35-2的电阻R35-2比与之对应的电阻元件35-1的电阻R35-1小。NMOS的源极电阻Rs若变大，则其相互电导(gm)值(其中，gm＝Id/V，IdMOS晶体管的漏极电流，V包含源极电阻Rs的源极·栅极间电压)降低，因此，相同尺寸且被施加同一栅极电压的NMOS34-1及NMOS34-2中流过的各漏极电流Ids34-1及Ids34-2的大小关系由其源极电阻Rs的大小关系确定，成为Ids34-1＜Ids34-2 ...(3)。
漏极电流Ids34-1及Ids34-2导通。流过PMOS31-1及PMOS31-2。节点N1及节点N2的电压由从VDD在PMOS31-1及PMOS31-2的导通电阻所形成的电压降确定。PMOS31-1和PMOS31-2是相同尺寸，因此它们的导通电阻Ron31-1和Ron31-2相等。从而，根据(2)式的Ids34-1及Ids34-2的大小关系，确定节点N1及节点N2的电压VN1、VN2，成为VN1＞VN2 ...(4)。
另一方面，熔丝元件34-2处于切断状态，该切断熔丝元件34-2的电阻值R34-2比与之对应的电阻元件35-1的电阻值R35-1大时，流向NMOS34-1及NMOS34-2的各漏极电流Ids34-1及Ids34-2的大小关系由于其源极电阻Rs的大小关系逆转而成为Ids34-1＞Ids34-2 ...(5)，根据该漏极电流Ids34-1及Ids34-2的大小关系，确定节点N1及节点N2的电压VN1、VN2，成为VN1＜VN2 ...(6)。
输入脉冲latch若从L(GND电平)变化到H(VDD电平)，则脉冲pd、latchph、latchnh从L变化到H。另外，脉冲latchpb从H变化到L。脉冲latchnh若成为H，则锁存电路30B内的NMOS38导通。这样，PMOS36-1、36-2及NMOS37-1、37-2构成的反相器正反馈电路组成的锁存部，放大节点N1和节点N2的电压差并保持(锁存)该状态。
节点N1、N2的电压为(4)式的场合，节点N1固定为VDD电平，节点N2固定为GND电平。该节点N1、N2的电平由反相器39-1～39-3驱动，输出调整信息data的L。反之，节点N1、N2的电压为(6)式的场合，节点N1固定为GND电平，节点N2固定为VDD电平。这些电平由反相器39-1～39-3驱动，输出调整信息data的H。即，熔丝元件34-2在未切断状态时，输出的调整信息data成为L，熔丝元件34-2在切断状态时，调整信息data固定为H。
节点pd若成为H，则PMOS21截止，电流不流向PMOS21、电阻元件22、NMOS23及电阻元件24。从而，偏置电压Bias0也降低，成为GND电平，NMOS34-1、34-2截止，偏置电路20及熔丝锁存电路30的恒电流成为零。
(实施例1的效果)本实施例1具有如下的(a)～(d)的效果。
(a)具备相同尺寸且栅极施加同一偏置电压Bias0的一对NMOS34-1、34-2；对应的电阻元件35-1及熔丝元件35-2；相同尺寸的一对PMOS31-1、31-2；由PMOS36-1、36-2及NMOS37-1、37-2构成的反相器正反馈电路所组成的锁存部。根据由NMOS34-1、34-2的源极电阻的大小关系确定的漏极电流Ids34-1、Ids34-2的大小关系，由熔丝状态判定电路30A来判定熔丝元件35-2的未切断或切断，结果保持在锁存电路30B，该判定动作后，使发生施加到一对NMOS34-1、34-2的栅极的偏置电压Bias0的偏置电路20停止，令偏置电压Bias0为GND电平，不流出漏极电流Ids34-1、Ids34-2。从而，即使是熔丝元件35-2切断不完全而成为未切断状态的场合，只要电阻R35-1＜熔丝元件未切断电阻R34-2，就可以可靠判定未切断或切断。
(b)由于仅仅在判定熔丝元件35-2的未切断或切断的状态时，电流流过熔丝元件切断不完全部分，因此，排除了传统问题的电流持续流过时可能发生的切断熔丝元件渐渐再次连接且熔丝元件切断电阻值逐渐下降的危险，可解决长时间持续使用时正常电路动作发生误动作的可靠性上的问题。
(c)仅仅在判定熔丝元件35-2的未切断或切断的状态时，流过电路电流，除此以外的电路的恒电流为零，因此可适用于低消耗功率LSI等。
(d)由于采用在熔丝状态判定电路30A内设置PMOS电容器32-1、32-2及NMOS电容器33-1、33-2，防止PMOS31-1、31-2及NMOS34-1、34-2的开关噪声的构成，因此，可提高对熔丝元件35-2的未切断/切断的判定精度和可靠性。
实施例2(实施例2的构成)图3是表示本发明实施例2的熔丝调整电路的电路图，与表示实施例1的图1中的要素相同的要素附上相同符号。
本实施例2的熔丝调整电路，在实施例1的熔丝锁存定时电路10、偏置电路20及熔丝锁存电路30中，新追加复位电路即通电复位电路40，输出电源接通时的复位信号reset0(以下称为「POR电路」。)；脉冲发生电路(例如，延时脉冲发生电路50)，被供给输入信号(例如，输入电压PDIN)时发生延迟(延时)的第4脉冲pd0；门电路60，求出复位信号reset0及脉冲pd0的逻辑积，将提供给熔丝锁存定时电路10的输入脉冲latch输出。
POR电路40是电源接通时输出L的复位信号reset0直到达到熔丝锁存电路30可进行锁存动作的VDD电平以上的电路，由PMOS41-1～41-7、NMOS42-1～42-7、NMOS电容器42-8、电阻元件43-1～43-4、多级(例如4级)反相器44-1～44-4所组成的缓冲器构成。
第1电源节点(例如，VDD节点)和第2电源节点(例如，GND)之间，由信号setn进行栅极控制的PMOS41-1、电阻元件43-1、节点N11、由信号setn进行栅极控制的NMOS42-1串联。节点N11和GND之间，栅极与漏极连接的NMOS42-2和电阻元件43-2串联。同样，VDD节点和GND之间，由信号setn进行栅极控制的PMOS41-2、电阻元件43-2、节点N12、栅极与NMOS42-2的栅极共同连接的NMOS42-3、电阻元件43-4串联。节点N12和GND之间，与由信号setn进行栅极控制的PMOS42-4连接。
VDD节点和GND之间，将节点N12的电压反相的由PMOS41-3及NMOS42-5组成的第1反相器和将其输出电压反相并向节点N13输出的由PMOS41-4及NMOS42-6组成的第2反相器级联。节点N13与PMOS41-5、41-6及NMOS42-7的各栅极连接，这些PMOS41-5、41-6的源极·漏极、节点N14、及NMOS42-7的漏极·源极在VDD节点和GND之间串联。节点N14与NMOS电容器42-8的栅极连接，该NMOS电容器42-8的漏极·源极共同连接到GND。节点N14和GND之间，栅极与VDD节点连接的PMOS41-7的源极·漏极进行二极管连接。
节点N14与驱动其电压并输出复位信号resrt0的由4级反相器44-1～44-4组成的缓冲器连接。从中级反相器44-2输出信号setn，该信号setn反馈输入到PMOS41-1、41-2及NMOS42-1、42-4的各栅极。
延时脉冲发生电路50是，从输入端子IN输入一定逻辑电平的输入电压PDIN，若该输入电压PDIN的逻辑电平例如从H迁移到L则从输出端子OUT输出具有规定脉冲宽度的例如L的脉冲pd0的电路。该延时脉冲发生电路50具有将从输入电压PDIN的H到L的下降沿定时顺序延迟的多级(例如10级)信号反相用反相器51-1～51-10，这些反相器级联。另外，设置将输入电压PDIN反相的反相器52-1，其输出侧与2输入的″与″(以下称为「AND」。)门52-2连接。AND门52-2是求出最终级反相器51-10的输出电压和输入电压PDIN的逻辑积并输出脉冲pd0的电路，其输出侧与门电路60连接。门电路60由2输入NAND门61及反相器62构成。NAND门61是求出复位信号reset0和脉冲pd0的“与非”值的电路，其输出侧与将输入脉冲latch向熔丝锁存定时电路10输出用的反相器62连接。
POR电路40内的电阻元件43-1和43-3是同一电阻值，且偏置电路20内的电阻元件22都是同一电阻值。POR电路40内的电阻元件43-2和偏置电路20内的电阻元件24也是同一电阻值。对于POR电路40内的电阻元件43-4，设定成比电阻元件43-2、43-3的电阻值小的电阻值。POR电路40内的NMOS42-2和NMOS42-3是相同尺寸，且偏置电路20内的NMOS23及熔丝锁存电路30内的NMOS34-1都是相同尺寸。同样，POR电路40内的PMOS41-1和PMOS41-2是相同尺寸，且偏置电路20内的PMOS21也是相同尺寸。
(实施例2的动作)图4是图3的动作的时序图。该图4中表示了如下动作例电源接通时从POR电路40输出复位信号reset0的L(GND电平)，直到达到可使熔丝锁存电路30进行锁存动作的VDD电平以上，达到可进行锁存动作的VDD电平以上后，从POR电路40输出复位信号reset0的H(VDD电平)。
偏置电路20动作，为了流过(1)式的NMOS23的漏极电流Ids23，必须有(NMOS23的栅极·源极间电压Vgs23＞NMOS23的阈值电压Vth23)。该场合的VDD成为VDD＞Vdsat21+Vth23 ...(7)。
由于栅极被输入偏置电压Bias0的熔丝锁存电路30内的NMOS34-1、34-2与偏置电路20内的NMOS23为相同尺寸，因此，若是(7)式的VDD，则可发生NMOS34-1的漏极电流Ids34-1及NMOS34-2的漏极电流Isd34-2。
熔丝锁存电路30内的PMOS36-1、36-2及NMOS37-1、37-2的反相器正反馈电路所组成的锁存部中，为了在NMOS38导通时放大节点N1、N2的电压差并保持(锁存)状态，节点N1及N2的电压，即PMOS36-1和NMOS37-1及PMOS36-2和NMOS37-2各自的栅极·源极间电压Vgs值必须在阈值电压Vth以上。该场合的VDD成为如(8)、(9)式所示。
VDD＞Vth37-1(＝Vth37-2) ...(8)VDD＞Vth36-2(＝Vth36-1) ...(9)即，满足(7)、(8)、(9)式的VDD电平成为使熔丝锁存电路30可进行锁存动作的VDD，但是(8)式的条件是(7)式的条件所包含的。
POR电路40的VDD为GND电平时，对NMOS电容器42-8的栅极电容充电的电荷，经由二极管连接的PMOS41-7放电。VDD处于GND电平的时间若足够长，则节点N14的电压降低到GND电平。VDD若从该状态上升，则POR电路40的信号setn成为L(GND电平)，输入PMOS41-1及NMOS42-1的栅极。从而，NMOS42-1截止。VDD若上升到PMOS41-1的阈值电压Vth41-1及PMOS41-2的阈值电压Vth41-2以上，则PMOS41-1、41-2成为可截止状态。VDD在VDD＜Vdsat41-1+Vth42-2 ...(10)(＝Vdsat21+Vth23)VDD＜Vdsat41-2+Vth42-3 ...(11)状态的时，NMOS42-2的漏极电流Ids42-2及NMOS42-3的漏极电流Ids42-3是非常微小的电流值，因此，节点N11及节点N12的电压VN11及VN12成为VN11＝VDD-Vdsat41-1≈VDD电平VN12＝VDD-Vdsat41-2≈VDD电平的H(VDD电平)。由于节点N12的电压VN12是H(VDD电平)，节点N13也成为H(VDD电平)，NMOS42-7导通，PMOS41-5、41-6截止。由于节点N14维持GND电平，信号setn保持L，复位信号reset0也保持L。
以上，在VDD电平成为使偏置电路20可动作的电压之前的期间，POR电路40输出的复位信号reset0成为L。而且VDD上升，VDD电平若成为(10)、(11)式的右边以上所示，则NMOS42-2的漏极电流Ids42-2及NMOS42-3的漏极电流Ids42-3增加，节点N11及节点N12的电压VN11及VN12成为VN11＝VDD-Vdsat41-1-Ids42-2*R43-1VN12＝VDD-Vdsat41-2-Ids42-3*R43-3 ...(12)，从VDD电平降低。这里，NMOS42-3的源极侧的电阻元件43-4设定成比NMOS42-2的源极侧的电阻元件43-2小的值，因此，NMOS42-2的漏极电流Ids42-2变得比NMOS42-3的漏极电流Ids42-3大得多，节点N12的电压VN12显著降低，NMOS42-3向非饱和区域动作迁移。此时的电压VN12成为VN12＝Vdsat42-3+Ids42-3*R43-4 ...(13)。
电压VN12和VDD的差分若成为PMOS41-3的阈值Vth41-3以上，即根据(12)式，成为
Vth41-3＜VDD-VN12＝Vdsat41-2-Ids42-3*R43-3 ...(14)，则PMOS41-3从截止变化到导通。此时电压VN12若在NMOS42-5的阈值Vth42-5以下，则NMOS42-5从导通变化到截止，因此，节点N13从H(VDD电平)变化到L(GND电平)。根据(13)、(14)式，此时的VDD成为VDD＞Vth41-3+Vdsat42-3+Ids42-3*R43-4 ...(15)，比(9)式的VDD值高。
节点N13若从H(VDD电平)变化到L(GND电平)，则NMOS42-7从导通变化到截止，PMOS41-5、41-6从截止变化到导通。NMOS电容器42-8的栅极电容开始充电，节点N14的电压VN14上升，最终成为VDD电平。节点N14的电压VN14若成为VDD电平，则反相器44-2的输出信号setn从L(GND电平)变化到H(VDD电平)，PMOS41-1、41-2截止，NMOS42-2的漏极电流Ids42-2及NMOS42-3的漏极电流Ids42-3被切断的同时，NMOS42-1、42-4从截止变化到导通，节点N11、N12固定为L(GND电平)。节点N12若固定为L(GND电平)，则节点N13也固定为L(GND电平)，信号setn固定为H(VDD电平)并维持该状态。从而，反相器44-4输出的复位信号reset0也固定为H(VDD电平)。
本实施例2中，延时脉冲发生电路50是，若输入电压PDIN从H变化到L，则在一定期间输出L的脉冲pd0的电路。从而，即使电源接通时，输入电压PDIN若为H或L的固定状态，则脉冲pd0也不从H(VDD电平)变化。通过NAND门61及反相器62取复位信号reset0和脉冲pd0的逻辑积，成为输入脉冲latch，提供给熔丝锁存定时电路10。电源接通时，输入脉冲latch在达到熔丝锁存电路30可判定熔丝元件35-2的未切断或切断并进行锁存动作的VDD电平以上之前是L(GND电平)状态，若达到熔丝锁存电路30可进行判定锁存动作的VDD电平以上，则变化到H(VDD电平)。输入脉冲latch从L变化到H时的动作与实施例1相同，熔丝元件35-2在未切断状态时，反相器39-3输出的调整信息data是L，熔丝元件35-2在切断状态时，调整信息data固定为H。另外，各电路的恒电流成为零。
在以上的电源接通时的动作后，输入电压PDIN若从H变化到L，则延时脉冲发生电路50的输出脉冲pd0成为一定期间L。复位信号reset0固定为H(VDD电平)，因此，熔丝锁存定时电路10的输入脉冲latch也成为一定期间L。输入脉冲latch从L变化到H时的动作如前述，与实施例1相同，熔丝元件35-2在未切断状态时，调整信息data成为L，熔丝元件35-2在切断状态时，调整信息data固定为H。另外，各电路的恒电流成为零。
(实施例2的效果)本实施例2具有与实施例1的(a)～(d)同样的效果，而且，具有以下(e)的效果。
(e)本实施例2中采用如下构成设置电源接通时，在达到熔丝锁存电路30可进行锁存动作的VDD电平以上之前输出复位信号reset0的L的POR电路40和输入电压PDIN从H变化到L时输出一定期间L的脉冲pd0的延时脉冲发生电路50，通过NAND门61及反相器62对该复位信号reset0及脉冲pd0取逻辑积，求出输入脉冲latch，将该输入脉冲latch提供给熔丝锁存定时电路10。因此，电源接通时自动地判定熔丝元件35-2未切断或切断，可获得调整信息data。而且，电源接通后，输入电压PDIN从H下降到L，再度判定熔丝元件35-2是未切断或切断，可获得调整信息data。从而，在电源接通的同时，调整信息data成为必要，可适用于具有节电功能的LSI等。
实施例3(实施例3的构成)图5是本发明实施例3的熔丝调整电路的电路图，与表示实施例1、2的图1、图3中的要素相同的要素附上相同符号。
本实施例3的熔丝调整电路中，具备不同于实施例2结构的控制电路(例如，熔丝锁存定时电路10A)和与实施例2相同的偏置电路20、熔丝锁存电路30、POR电路40及第1脉冲发生电路(例如，延时脉冲发生电路50)，新追加了第2脉冲发生电路(例如，延时脉冲发生电路50-1)、纠正熔丝调整的错误的错误纠正电路(以下称为「ECC」。)70、错误检出电路100、门电路(例如，3输入AND门110)。
熔丝锁存定时电路10A中，相对于实施例1、2的熔丝锁存定时电路10追加了输出第5脉冲latchd的功能，第5脉冲在该电路10输出的第3脉冲pd例如从H变化到L时，与其同时地从L变化到H，该脉冲pd从L变化到H时，比其稍微延迟地从H变化到L。延时脉冲发生电路50-1是，相对于具有输入端子IN及输出端子OUT的延时脉冲发生电路50仅仅输入输出信号不同而构成相同，若从输入端子IN输入从错误检出电路100输出的错误检出信号Relatch则从输出端子OUT输出规定脉冲宽度的错误纠正脉冲Ecc0的电路。通过AND门110取得这些延时脉冲发生电路50输出的第4脉冲pd0、延时脉冲发生电路50-1输出的错误纠正脉冲Ecc0及POR电路40输出的复位信号reset0的逻辑积，生成输入脉冲latch，该输入脉冲latch提供给熔丝锁存定时电路10A。
ECC电路70是，根据熔丝锁存定时电路10A输出的脉冲latchd，锁存熔丝锁存电路30保持的调整信息data并作为输出用调整信息trmout保持，在检出该保持的输出用调整信息trmout产生错误时，根据熔丝锁存定时电路10A再度输出的脉冲latchd，再度锁存熔丝锁存电路30保持的调整信息data，纠正输出用调整信息trmout的错误的电路。该ECC电路70由多个锁存部件(例如，3个静态型锁存电路80-1～80-3)、多数逻辑部件(例如，多数电路90)、错误检出部件(例如，3输入的“异或非”(以下称为「EXNOR」。)门71)、纠正部件(例如，延时脉冲发生电路50-2、反相器722及2输入的“或”(以下称为「OR」。)门73)构成。
各静态型锁存电路80-1～80-3是，具有输入端子DATA、CLK及输出端子OUT，根据从熔丝锁存定时电路10A输出的脉冲latchd，将熔丝锁存电路30保持的调整信息data分别锁存并保持的电路。多数电路90是，从输入端子IN1、IN2、IN3输入3个静态型锁存电路80-1～80-3的输出信号Lda1、Lda2、Lda3，求出这些多数逻辑，从输出端子OUT输出输出用调整信息trmout的电路。EXNOR门71是，比较3个静态型锁存电路80-1～80-3的输出信号Lda1、Lda2、Lda3并检出它们的错误，输出该检出信号LdaNG的电路。由延时脉冲发生电路50-2、反相器72及2输入OR门73构成的纠正部件是，由EXNOR门71检出调整信息data的错误时，根据从熔丝锁存定时电路10A再度输出的脉冲latchd，将熔丝锁存电路30保持的调整信息data再度锁存到静态型锁存电路80-1～80-3，纠正输出用调整信息trmout的错误的电路。
构成纠正部件的延时脉冲发生电路50-2，具有与延时脉冲发生电路50相同的构成，是若将EXNOR门71输出的检出信号LdaNG从输入端子IN输入，则规定的脉冲宽度的脉冲从输出端子OUT输出的电路，该输出端子OUT经由反相器72与2输入OR门73连接。2输入OR门73是求出熔丝锁存定时电路10A输出的脉冲latchd和反相器72输出脉冲clkx的逻辑和并生成脉冲clk，将该脉冲clk提供给各锁存电路80-1～80-3的输入端子CLK的电路。
错误检出电路100是，与熔丝锁存电路30、熔丝锁存定时电路10A及ECC电路70的输出侧连接，例如，将熔丝锁存电路30保持的调整信息data和ECC电路70保持的输出用调整信息trmout用2输入的“异或”(以下称为「EXOR」。)门101比较，检出调整信息data错误的有无并输出检出信号trmNG，在检出调整信息data的错误时，由2输入NAND门102根据脉冲pd将错误检出信号Relatch向延时脉冲发生电路50-1输出的电路。
另外，3输入AND门110是，与POR电路40的输出侧及延时脉冲发生电路50、50-1的输出端子OUT连接，求出脉冲pd0、复位信号reset0及错误纠正脉冲Ecc0的逻辑积，输出该逻辑积对应的输入脉冲latch，提供给熔丝锁存定时电路10A的电路。
图6是表示图5中的熔丝锁存定时电路10A的构成例的电路图。
该熔丝锁存定时电路10A相对于图1的熔丝锁存定时电路10，追加了2输入NAND门13-1及反相器13-2。2输入NAND门13-1是与NAND门12-1的输出侧连接，求出该NAND门12-1的输出信号和输入脉冲latch的“与非”值的电路，其输出侧与反相器13-2连接。反相器13-2是将NAND门13-1的输出信号反相并输出脉冲latchd的电路。
图7是表示图5中的静态型锁存电路80-1的构成例的电路图。
该静态型锁存电路80-1与其他静态型锁存电路80-2、80-3具有相同的电路构成，具有将从输入端子CLK输入的脉冲clk反相的反相器81和通过脉冲clk及其反相脉冲进行导通/截止动作并分别获取从输入端子DATA输入的调整信息data的2个模拟开关82-1、82-2。各模拟开关82-1、82-2由并联的PMOS及NMOS构成。一个模拟开关82-1的输出端子和GND之间，串联2个PMOS83-1、83-2，该PMOS83-1的栅极与另一个模拟开关82-2的输出端子连接。VDD节点和另一个模拟开关82-2之间，串联2个NMOS84-1、84-2，该NMOS84-2的栅极与一个模拟开关82-1的输出端子连接。
另外，一个模拟开关82-1的输出端子与PMOS85-1的栅极连接，另一个模拟开关82-2的输出端子也与NMOS86-1的栅极连接。PMOS85-1及NMOS86-1在VDD节点和GND之间串联，该PMOS85-1及NMOS86-1的连接点与PMOS85-2及NMOS86-2组成的反相器的输入端子连接。该反相器的输出端子与PMOS83-2及NMOS84-1的各栅极连接的同时，与缓冲器用的2级反相器87-1、87-2连接。反相器87-2是将输出信号Lda1从输出端子OUT输出的电路。
图8是表示图5中的多数电路90的构成例的电路图。
该多数电路90由相互比较从输入端子IN1、IN2、IN3输入的输出信号Lda1、Lda2、Lda3的3个2输入NAND门91～93及1个3输入NAND门94构成，从输出端子OUT输出输出用调整信息trmout。
(实施例3的动作)图9是表示图5的动作的时序图。该图9为了简化动作说明，表示了电源接通后延时脉冲发生电路50的输入电压PDIN从H变化到L时的动作波形。
输入电压PDIN从H变化到L时，从延时脉冲发生电路50输出的脉冲pd0成为一定期间L。此时，延时脉冲发生电路50-1输出的错误纠正脉冲Ecc0和POR电路40输出的复位信号reset0若都是H，则AND门110输出的输入脉冲latch也成为一定期间L。输入脉冲latch从L变化到H时的熔丝锁存定时电路10A、偏置电路20及熔丝锁存电路30的动作与实施例1相同，熔丝元件35-2在未切断状态时，熔丝锁存电路30输出的调整信息data成为L，熔丝元件35-2在切断状态时，调整信息data固定为H。
本实施例3中，熔丝锁存定时电路10A输出的脉冲pd、latchd中，脉冲pd从H变化到L时，与此同时脉冲latchd从L变化到H，脉冲pd从L变化到H时，稍微延迟后脉冲latchd从H变化到L。该脉冲latchd通过ECC电路70内的OR门73取逻辑和后，成为脉冲clk，其输入各静态型锁存电路80-1～80-3的输入端子CLK。各静态型锁存电路80-1～80-3中，从输入端子CLK输入的脉冲clk为H时，从各输入端子DATA取得调整信息data并原样发送到各输出端子OUT，分别输出输出信号Lda1、Lda2、Lda3。
脉冲latchd若为H，则OR门73的输出脉冲clk也为H，因此该期间，根据熔丝元件35-2未切断或切断的判断结果的逻辑，调整信息data的逻辑通过各静态型锁存电路80-1～80-3，作为输出信号Lda1～Lda3输出，这些是同一逻辑。因此，EXNOR门71输出的检出信号LdaNG成为H，经由延时脉冲发生电路50-2从反相器72输出的脉冲clkx成为L。脉冲clkx成为L后，OR门73的输出脉冲clk从H变化到L时，锁存电路80-1～80-3的输出信号Lda1～Lda3的逻辑被固定。该输出信号Lda1～Lda3的多数逻辑由多数电路90求出，作为输出用调整信息trmout输出。
通过以上的动作，熔丝元件35-2未切断或切断的判断结果的调整信息data保存在熔丝锁存电路30和静态型锁存电路80-1～80-3的4个锁存电路中。
静态型锁存电路80-1～80-3保存的调整信息data的哪一个产生错误时，EXNOR门71输出的检出信号LdaNG从H反转到L，经由延时脉冲发生电路50-2，反相器72的输出脉冲clkx成为一定期间H。这样，OR门73的输出脉冲clk也成为一定期间H，熔丝锁存电路30保存的调整信息data再度锁存到静态型锁存电路80-1～80-3，纠正错误信息。
熔丝锁存电路30保存的调整信息data产生错误时，在输出用调整信息trmout和调整信息data之间的逻辑产生错误，EXOR门101输出的检出信号trmNG从L变化到H。熔丝锁存定时电路10A输出的脉冲pd在常态为H，因此NAND门102输出的错误检出信号ReLach从H变化到L。这样，延时脉冲发生电路50-1输出的错误纠正脉冲Ecc0成为一定期间L，因此AND门110输出的输入脉冲latch与输入电压PDIN从H变化到L的情况同样，成为一定期间L。因此，通过熔丝锁存电路30再度进行熔丝元件35-2未切断或切断的判断，该调整信息data再度保存到熔丝锁存电路30和静态型锁存电路80-1～80-3的4个锁存电路，纠正错误信息。
(实施例3的效果)根据本实施例3，具备与实施例1的(a)～(d)及实施例2的(e)同样的效果，而且，还具有如下的(f)的效果。
(f)实施例3中，ECC电路70内设置3个静态型锁存电路80-1～80-3，将熔丝元件35-2未切断或切断的判断结果的调整信息data保存在熔丝锁存电路30和静态型锁存电路80-1～80-3的4个锁存电路，由于设置了当静态型锁存电路80-1～80-3保存的调整信息data的哪一个产生错误时自行纠正该错误，当熔丝锁存电路30保存的调整信息data产生错误时再度进行熔丝元件35-2未切断或切断的判断的动作并自行纠正错误信息的功能，因此，可适用于必须长时间驱动的场合和恶劣环境条件下使用的担心静电或软故障的LSI等。
另外，本发明不限于图示的实施例1～3，例如，也可将熔丝锁存定时电路10、10A、偏置电路20、熔丝锁存电路30、POR电路40、延时脉冲发生电路50、50-1、50-2、门电路60、ECC电路70、错误检出电路100等变更成图示以外的晶体管或电路构成等。
权利要求
1.一种熔丝调整电路，其特征在于，具备控制电路，被输入输入脉冲，输出将上述输入脉冲延迟后的第1脉冲及将上述第1脉冲延迟后的第2脉冲的同时，从上述输入脉冲的前沿，输出具有从上述第2脉冲的后沿到延迟规定时间后的后沿为止的脉冲宽度的第3脉冲；偏置电路，在第1电源节点和第2电源节点之间连接，由上述第3脉冲激活，在上述第3脉冲的脉冲宽度时间的期间，输出偏置电压；熔丝状态判定电路，具备在上述第1电源节点和上述第2电源节点之间串联的第1晶体管、第1输出节点、第2晶体管及电阻元件以及在上述第1电源节点和上述第2电源节点之间串联的第3晶体管、第2输出节点、第4晶体管及熔丝元件，上述第1及第3晶体管由上述第1脉冲激活而成为导通状态，上述第2及第4晶体管由上述偏置电压激活而成为导通状态，上述电阻元件的电阻值比上述熔丝元件未切断时的电阻值大，且比上述上述熔丝元件切断时的电阻值小；锁存电路，在上述第1电源节点和上述第2电源节点之间连接，由上述第2脉冲激活，放大上述第1输出节点和上述第2输出节点的电压差并锁存该电压差，保持表示上述熔丝元件的切断/未切断状态的调整信息。
2.权利要求1所述的熔丝调整电路，其特征在于，设有第1电容器，在上述第1晶体管和上述第1输出节点之间并联，由将上述第1脉冲反相后的反相脉冲激活；第2电容器，在上述第1输出节点和上述第2晶体管之间并联，在上述第2输出节点的电压迁移到高电平时被激活；第3电容器，在上述第3晶体管和上述第2输出节点之间并联，由上述反相脉冲激活；第4电容器，在上述第2输出节点和上述第4晶体管之间并联，在上述第1输出节点的电压迁移到高电平时被激活。
3.一种熔丝调整电路，其特征在于，具备权利要求1或2所述的熔丝调整电路；复位电路，在上述第1电源节点和上述第2电源节点之间连接，对上述第1或第2电源节点接通电源电压时，输出复位信号，直到上述电源电压达到使上述锁存电路可进行锁存动作的电压为止；脉冲发生电路，被输入一定逻辑电平的输入信号，上述输入信号的逻辑电平若迁移，则发生规定脉冲宽度的第4脉冲；门电路，求出上述复位信号及上述第4脉冲的逻辑积，输出该逻辑积对应的上述输入脉冲，提供给上述熔丝调整电路中的上述控制电路。
4.一种熔丝调整电路，其特征在于，具备权利要求1或2所述的熔丝调整电路；复位电路，在上述第1电源节点和上述第2电源节点之间连接，对上述第1或第2电源节点接通电源电压时，输出复位信号，直到上述电源电压达到使上述锁存电路可进行锁存动作的电压为止；错误纠正电路，根据将上述熔丝调整电路内的上述控制电路输出的上述第3脉冲反相后的第5脉冲，锁存上述熔丝调整电路内的上述锁存电路保持的上述调整信息，作为输出用调整信息保持，当检出该保持的输出用调整信息产生错误时，根据上述控制电路再度输出的上述第5脉冲，再度锁存上述锁存电路保持的上述调整信息，纠正上述输出用调整信息的错误；错误检出电路，比较上述锁存电路保持的上述调整信息和上述错误纠正电路保持的上述输出用调整信息，检出上述调整信息错误的有无，当检出上述调整信息的错误时，根据上述第3脉冲，输出错误检出信号；第1脉冲发生电路，被输入一定逻辑电平的输入信号，若上述输入信号的逻辑电平迁移，则发生规定脉冲宽度的第4脉冲；第2脉冲发生电路，若被输入上述错误检出信号，则发生规定脉冲宽度的错误纠正脉冲；门电路，求出上述第4脉冲、上述复位信号及上述错误纠正脉冲的逻辑积，输出该逻辑积对应的上述输入脉冲，提供给上述熔丝调整电路中的上述控制电路。
5.权利要求4所述的熔丝调整电路，其特征在于，上述错误纠正电路具备多个锁存部件，根据将上述熔丝调整电路内的上述控制电路输出的上述第3脉冲反相后的第5脉冲，分别锁存并保持上述熔丝调整电路内的上述锁存电路保持的上述调整信息；多数逻辑部件，求出上述多个锁存部件分别保持的上述多个调整信息的多数逻辑，输出输出用调整信息；错误检出部件，比较上述多个锁存部件分别保持的上述多个调整信息，检出它们的错误；纠正部件，由上述错误检出部件检出上述调整信息的错误时，根据上述控制电路再度输出的上述第5脉冲，将上述锁存电路保持的上述调整信息再度锁存到上述多个锁存部件，纠正上述输出用调整信息的错误。
6.权利要求2～5的任一项所述的熔丝调整电路，其特征在于，上述第1、第2、第3、第4晶体管由MOS晶体管构成，上述第1、第2、第3、第4电容器由MOS电容器构成。
7.一种熔丝调整电路，其特征在于，由以下部分构成施加第1电位电平的电压的第1节点；施加比上述第1电位电平低的电压的第2节点；将输入信号延迟后输出的控制电路；偏置电路，与上述第1及第2节点连接，输出偏置电压；第1晶体管，设在上述第1节点及第3节点间，通过上述控制电路的输出令上述第1及第3节点间为导通状态；第2晶体管，设在上述第3节点及第4节点间，通过上述偏置电压令上述第3及第4节点间为导通状态；设在上述第4及第2节点间的熔丝；锁存电路，设在上述第3节点及输出节点间，保持提供给上述第3节点的电位电平。
全文摘要
本发明的熔丝调整电路可高精度判定熔丝元件的未切断或切断，实现可靠性的提高和低消耗功率化。根据由NMOS(34－1、34－2)的源极电阻的大小关系确定的漏极电流Ids(34－1)、Ids(34－2)的大小关系，由熔丝状态判定电路(30A)判定熔丝元件35－2的未切断或切断，结果保持在锁存电路(30B)，该判定动作后，使发生施加到一对NMOS(34－1、34－2)的栅极的偏置电压BiasO的偏置电路(20)停止，令偏置电压BiasO为地电平，不流过漏极电流Ids(34－1)、Ids(34－2)。从而，即使是熔丝元件(35－2)未完全切断并保持未切断状态的场合，只要电阻元件(35－1)的电阻R35－1＜熔丝元件未切断电阻R34－2，就可以可靠判定未切断或切断。
文档编号G11C29/00GK1937086SQ20061015372
公开日2007年3月28日 申请日期2006年9月8日 优先权日2005年9月21日
发明者杉村直昭 申请人:冲电气工业株式会社