测试装置和测试方法

专利名称：测试装置和测试方法
技术领域：
本发明涉及测试装置和测试方法。特别是本发明涉及并行地测试多个 被测试存储器的测试装置以及测试方法。本申请与下述的日本申请有关。 对于承认引用文献的参考的指定国家，通过参考下述的申请中所记载的内 容，引用至本申请，成为本申请的一部分。l.特愿2005-355024号申请日2005年12月8曰 背景技术以提高测试的效率为目的，设计了能够并行地测试多个被测试存储器 的半导体存储器测试装置。具体地，半导体存储器测试装置向多个被测试 存储器的每个写入测试数据，使写入的该测试数据从多个被测试存储器的 每个输出。然后，通过判断各个输出的测试数据是否与期待值数据一致，判 断各个被测试存储器的好坏。此处，当被测试存储器为闪存时，由于读写错误的产生，这些多个被 测试存储器的测试所需要的时间不同一。因此，对于测试失败已确定的被 测试存储器，设计了控制其不进行之后的测试，以使不妨碍其它被测试存 储器的测试等各种功能，以期获得测试的高效率。另外，由于在现阶段，不知有关在先申请技术文献的存在，所以省略 了关于在先技术文献的相关记载。上述的半导体存储器测试装置包括分别和多个被测试存储器相对应，控 制对于相应被测试存储器的测试数据的输入输出的电路(以下，称为输入 输出电路)。因此，能分别从多个被测试存储器并行地读取测试数据，判断 每个被测试存储器的好坏。当被测试存储器为闪存时，测试数据的读取顺 序如下。首先，半导体存储器测试装置向各个被测试存储器发出读取开始 的命令，直到闪存数据输出的准备结束为止等待规定的时间。接着，半导 体存储器测试装置从各个被测试存储器中并行地依次读取多个测试数据。此处，支配测试数据读取所需时间的是从发出读取开始命令开始至最 初的数据被读出为止的等待时间。因此，即使是从多个被测试存储器并行 地读取测试数据，由此减少的读取所需要的时间却很少。进一步，在测试 数据写入时可以向多个被测试存储器同时写入同一数据的情况也很多。这 样，存在这些多个输入输出电路没有被有效应地用于测试效率提高的情况。对此，如果能够省略一部分没有被有效利用的输入输出电路，减少其
数量，就能够节约测试装置的规;漠和设置费用。此结果，例如使可以同时 并行地进行测试的被测试存储器的数量增加，能提高测试整体的能率。还 有，优选即使省略一部分输入输出电路，也不会破坏并行地测试闪存的各 种功能。发明内容因此，本发明的目的在于提供能够解决上述问题的测试装置以及测试 方法。此目的通过专利申请范围内独立权项中所记载的特征的组合来实 现。另外，丛属权项规定了本发明更有利的具体例，根据本发明的第1技术方案,提供测试多个被测试存储器的测试装置，包括与所述多个被测试存储器的数据输入输出端子通过总线相连，与所述 输入输出端子间发送接收数据的输入输出部；经由所述输入输出部，向所 述多个被测试存储器并行地提供测试数据的测试数据提供部；与所述测试 数据的提供同步，通过向所述多个被测试存储器并行地提供可写入信号,向 所述多个被测试存储器并行地写入所述测试数据的写入控制部；通过分别 对所述多个被测试存储器连续地提供可读取信号，经由所述数据输入输出 部，分别从所述多个被测试存储器连续地读取所述测试数据的读取控制 部；将从各个所述被测试存储器连续地读取的所述测试数据与期待值进行 比较的比较部；以某一所述测试数据与期待值不一致为条件，检测对输出 了该测试数据的所述被测试存储器的写入不良的检测部。另外，所述被测试存储器也可以是对于某一读取命令，输出1个存储 器块大小的多个所述测试数据的存储器，所述读取控制部对所述多个被测 试存储器并行地提供读取命令，通过对各个所述被测试存储器依次提供所 述可读取信号，从所述多个被测试存储器并行地读取1个存储器块大小的 所述测试数据。另外，也可以进一步包括当所述检测部检测出写入失败时，所述测 试数据提供部以及所述写入控制部对发生了写入失败的所述被测试存储器 再次写入测试数据，当所述检测部对同 一个所述被测试存储器检测出预先 设定次数的写入失败时，屏蔽该被测试存储器的测试，进行其它所述被测 试存储器的测试的测试屏蔽部。另外，也可以进一步包括以所述检测部检测出写入失败为条件，将 表示存在所述写入失败的存储器块为坏块的失败信息进行存储的存储部；当 测试各个所述多个被测试存储器所具有的某一存储器块时，基于所述存储 部所存储的失败信息，屏蔽该存储器块为坏块的所述被测试存储器的测 试，进^f于其它的所述被测试存储器的测试的测试屏蔽部。根据本发明的第2形态是提供测试多个被测试存储器的测试方法，包
括经由与所述多个被测试存储器的数据输入输出端子通过总线相连、与所述数据输入输出端子之间发送接收数据的数据输入输出部，向所述多个被测试存储器并行地提供测试数据的测试数据提供步骤；与所述测试数据 的提供同步，通过向所述多个被测试存储器并行地提供可写入信号，对所 述多个被测试存储器并行地写入所述测试数据的写入控制步骤；通过分别 对所述多个被测试存储器连续地提供可读取信号，经由所述数据输入输出 部，分别从所述多个被测试存储器连续地读取所述测试数据的读取控制步 骤；将从各个所述被测试存储器连续读取的所述测试数据和期待值进行比 较的比较步骤；以某一所述测试数据与期待值不一致为条件，检测对输出 了该测试数据的所述被测试存储器的写入失败的检测步骤的测试方法。还有，上述的发明概要并没有列举出本发明必要特征的全部，这些特 征的各种组合当然也构成发明。根据本发明，能比现有方法更高效地测试多个被测试存储器。


图1表示测试装置10的全体构成。图2是被测试存储器100-1 2周围的连接电路的图。图3表示读出控制器140以及失效存储器150的功能构成。图4表示关于本发明的实施方式的测试装置IO在数据写入时的动作时序。图5表示关于本发明的实施方式的测试装置IO在数据读取时的动作时序。图6表示本实施方式的变形例中的读出控制器140以及失效存储器150的功能构成。10:测试装置100:被测试存储器110:时序发生器120:模式发生器130:波形成形器132:数据输出部135:时间输出部138:时间输出部140:读出控制器150:失效存储器152:坏块存储器.154:地址失效存储器16。:数据输入输出部170:驱动器180:电压提供部200:端子侧测量电路210:时间比4交部220:逻辑比较部230:匹配4企测部232:解多路选择器234:解多路选择器240:DUT侧测量电路242:全部^吝径;险测部245:计数器部 260:测试屏蔽部272:解多路选择器2卯选择部250:多路选择器 258:多路选择器 262:或门 280:多路选择器具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式并不用于 限定权利要求内的发明。另外，在实施方式中说明的特征的组合对于发明 的解决方法来说并非全部是必须的。图1表示测试装置10的全体构成。测试装置IO测试被测试装置100-1 2 的存储器功能。此处，被测试存储器100-1 2可以分别是例如半导体存储器 或者增加了存储器功能的SoC (芯片系统System on Chip))等,作为一例， 可以是闪存。在闪存中，读取数据所需要的时间包括从发出读取开始命令 开始，至读取最初的数据为止的等待时间和实际传送数据的时间之和。此 等待时间要远远大于数据的传送所需要的时间，此等待时间对于数据读取 所需要的时间长短起支配作用。因此，即使在每个被测试存储器中设置了 数据输入输出所需要的电路，由此缩短的所需要的时间却很少。对此，在 本实施例中，测试装置IO通过代替每个被测试存储器的输入输出电路，对 于多个被测试存储器设置1个输入输出电路(在本实施例中是数据输入输 出部160),在不降低测试效率的情况下，达到简化测试装置IO的构成的目 的。另外，在写入测试数据时，通过从1个输入输出电路对多个被测试存 储器并行地写入同一个测试数据，达到减少测试所需要的时间的目的。测试装置10包括:时序发生器110、模式发生器120、波形成形器130、 读出控制器140、失效存储器150、数据输入输出部160、驱动器170-1 2、 电压提供部180和测试屏蔽部260。时序发生器110基于从模式发生器120 输出的测试速率信号，生成表示测试的1周期的周期时钟，提供给波形生 成器130。另外，时序发生器110对读出控制器140输出选通信号。此选通 信号是控制比较从被测试存储器100-1 2输出的输出模式与期待值模式的 时间的信号。模式发生器120生成为被测试存储器100-卜2提供的测试模 式，提供给波形生成器130。另外，模式发生器120对读出控制器140输出 为了向被测试存储器100-1 2写入测试数据的命令以及为了从被测试存储 器100-1 2读取测试数据的命令。波形成形器130基于接收了提供的周期时钟以及测试模式，形成测试 模式的波形，向数据输入输出部160以及驱动器170-1 2输出。读出控制器 140是关于本发明的检测部的一例，将从数据输入输出部160取得的测试数
据与从模式发生器120取得的期待值模式进行比较。然后，读出控制器40 以某一测试数据与期待值不一致为条件，检测对于输出了该测试数据的被 测试存储器的写入失败，将此检测结果写入失效存储器150。失效存储器 150围绕构成被测试存储器100-1 2的多个块的每个，存储此块是否是包含 规定数量以上的数据错误的坏块。数据输入输出部160与^f皮测试存储器100-1 2的数据输入输出端子相 连，在和此数据输入输出端子之间发送接收数据。各个驱动器170-1 2与被 测试存储器100-1-2的各个相对应设置。然后，各个驱动器170-1 2通过对 对应的被测试存储器输出可写入信号或者可读取信号，读取或者写入被测 试存1"诸器100-1~2。电压提供部180输出对被测试存储器100-1~2的输入信号的基准电压 (VI )。即，例如从波形成形器130输出的输入信号由数据输入输出部160内 的驱动器基于基准电压(VI)进行放大，输入至被测试存储器100-1~2。另 外，电压提供部180输出作为比较从被测试存储器100-l 2输出的输出信号 的电压的对象的基准电压(VO )。即，例如来自被测试存储器100-1 2的输 出通过数据输入输出部160内的比较器与基准电压(VO)进行比较，与从 模式发生器120输出的期待值模式在读出控制器140中进行比较。比较的 结果是，当检测出被测试存储器不良的情况下，表示此不良意思的信息被 存储在失效存储器150中。另外，测试屏蔽部260在读出控制器140对于 同一个被测试存储器检测出预先设定次数的写入不良时，屏蔽该被测试存 储器的测试，进行其它被测试存储器的测试。图2是被测试存储器100-1 2周围的连接电路的图。波形成形器130 包括数据输出部132、时间输出部135-1 2、时间输出部138-1 2。数据输 出部132经由数据输入输出部160向被测试存储器100-l 2并行地提供测试 数据。即，数据输出部132对于被测试存储器100-1~2只提供一组测试数据， 数据输入输出部160将接收了提供的测试数据向与被测试存储器100-1 2 的任何一个通过总线相连的信号线输出。时间输出部135-l 2作为关于本发明的写入控制部发挥作用。即，时间 输出部135-1与被测试存储器100-1相对应设置,与测试数据的提供同步,通 过向被测试存储器100-1提供可写入信号，对被测试存储器100-1写入测试 数据。另外，时间输出部135-2与被测试存储器100-2相对应设置，与时间 输出部135-l并行地、与测试数据的提供同步，向被测试存储器100-2提供 可写入信号。此结果是时间输出部135-2与时间输出部135-1能够并行地对 被测试存储器100-2写入测试数据。另夕卜，当袜测试存储器100-1 2例如是闪存等的情况下，如果由于一次 的写入/读取不良的检测，被测试存储器未被认为不合格，则直到能够正确 读取为止的重试次数成为问题。因此，测试装置IO在即使检测出瞬间不良 的情况下，也反复写入直到重试次数达到上限次数为止。具体说数据输出部132以及时间输出部135-1-2在由后述的读出控制 器140检测出写入失败的情况下，对于发生了此写入失败的被测试存储器 再次写入测试数据。更详细地说，数据输出部132以及时间输出部135-1 2 当由后述的匹配4企测部230输出了匹配信号的情况下，输出下一个测试数 据，只要不输出匹配信号，便基于规定的测试周期，不断地写入同一个测 试数据。时间输出部138-l 2具有本发明涉及的读取控制部的功能。即，时间输 出部138-1与被测试存储器100-1相对应设置，通过对^皮测试存储器100-1 连续地提供可读取信号，经由数据输入输出部160分别从被测试存储器 100-1-2连续地读取测试数据。另外，时间输出部138-2与被测试存储器 100-2相对应设置，通过对被测试存储器100-2连续地提供可读取信号，经 由数据输入输出部160分别从被测试存储器100-1-2连续地读取测试数据。数据输入输出部160与被测试存储器100-1以及被测试存储器100-2的 数据输入输出端子通过总线相连。然后，数据输入输出部160从数据输出 部132将接收了提供的测试数据对这些数据输入输出端子输出。另外，数 据输入输出端子160将从被测试存储器100-1 2输出的测试数据向读出控制 器140输出。各个驱动器170-1 2与被测试存储器100-1 2分别对应设置。驱动器 170-1将从时间输出部135-1输出的可写入信号基于输入信号的基准电压 (VI)调整为规定的电压电平，施加到被测试存储器100-1的可写入信号输 入用的端子(WE)。另外，驱动器170-1将从时间输出部138-1输出的可读 取信号基于基准电压(VI)调整为规定的电压电平，施加到被测试存储器 100-1的可读取信号输入用的端子(RE)。同样地，驱动器170-2将从时间输出部135-2输出的可写入信号基于基 准电压(VI)调整为规定的电压电平，施加到被测试存储器100-1的端子 (WE)。另外，驱动器170-2将从时间输出部138-2输出的可读取信号基于 基准电压(VI)调整为规定的电压电平，施加到被测试存储器100-2的端子 (RE )。图3表示读出控制器140以及失效存储器150的功能构成。读出控制 器140在被测试存储器100-1 2的每个数据输入输出端子上具有测量电路。 与数据输入输出端子IO1 10n分别对应的测量电路，分别为不同端子的测 量电路200-l n。即，读出控制器140具有端子测量电路200-l n。在图3 中，作为这些测量电路的代表，对于和101对应的不同端子测量电路200-1 进行说明。
不同端子测量电路200-1包括时间比较部210;逻辑比较部220;匹 配才全测部230;解多路选择器232-1 2; DUT不同测量电路240-1 2;多路 选择器250-l 2;多路选择器256;多路选择器258和选择部290。时间比 较部210对于分别从被测试存储器100-l 2连续地读取的测试数振测试表 示其测试数据的信号的输出时间。在此测试中，采用了从数据输入输出部 160提供的选通信号。逻辑比较部220将分别从被测试存储器100-1 2连续 读取的测试数据与从模式发生器120提供的期待值进行比较。匹配检测部230对于从数据输入输出端子IOImi输出的各个测试数 据，将由逻辑比较部220比较的比较结果作为输入。然后，匹配检测部230 在输入的全部比较结果表示测试数据与期待值一致的情况下，将表示此意 思的匹配信号向模式发生器120以及解多路选择器231-1输出。另夕卜，匹配 检测部230在从多路选择器258接收了强制匹配信号时，与比较结果无关，输 出匹配信号。解多路选择器232-1基于表示正在测试哪个被测试存储器的选择信号 (SELCMD )向DUT侧测量电路240-1或者DUT侧测量电3各240-2输出匹 配信号。另外，解多路选择器232-2基于选择信号(SELCMD)，将测试数 据和期待值的比较结果向DUT侧测量电路240-1或者DUT侧测量电路 240-2输出。DUT侧测量电路240-1 2分别和被测试存储器100-1 2的各个 相对应设置。在各个DUT侧测量电路240-1-2中，判断各个被测试存储器的好坏的 方法被周知。但当被测试存储器100-1 2为闪存的情况下，DUT侧测量电路 240-1 2大致采用以下这样的构成DUT分别的测量电路249-1 2分别具有 全路径(all pass)检测部242陽1~2的每个;计数器部245-1~2的每个;或门 248-1 2的每个。全3各径4全测部242-1对于被测试存储器100-1内作为测试 对象的块，在从此块经由101输出的全部测试数据被正确读取的情况下,将表 示此意思的信号向多路选择器250-1以及或门248-1输出。同样地，全路径 检测部242-2对于被测试存储器内作为测试对象的块，在从此块经由101 输出的全部测试数据被正确读取的情况下，将表示此意思的信号向多路选 择器250-1以及或门248-2输出。或门248-1将表示不良的检测次数达到上限次数的信号，以及表示从测 试对象的块经由101输出的全部测试数据被正确读取的信号作为输入，将 这些信号的逻辑和向或门262-1输出。或门248-2将表示不良的检测次数达 到上限次数的信号，以及表示从测试对象的块经由101输出的全部测试数 据被正确读取的信号作为输入，将这些信号的逻辑和向或门262-2输出。计数器部245-1对于被测试存储器100-1直到在全部数据输入输出端子 上的测试数据和期待值一致为止，重复读取的次数进行计数。另外，此次 数达到预先设定的上限次数时，计数器部245-1向多路选择器250-2输出此 次数，将表示达到了上限次数意思的控制信号向或门248-1输出。同样地,计 数器部245-2对于被测试存储器100-2直到在全部数据输入输出端子上的测 试数据和期待值一致为止，重复读取的次数进行计数。另外，此次数达到 预先设定的上限次数时，计数器部245-2向多路选择器250-2输出此次数，将 表示达到了上限次数意思的控制信号向或门248-2输出。多^各选^奪器250-1基于选择信号(SELCMD )选^奪全部^各径^r测部242-1 或者全部路径检测部242-2的输出信号，向多路选择器256输出。多路选择 器252-2基于选择信号(SELCMD )选择计数器部245-1或者计数器部245-2 的输出信号，向多路选择器256输出。多路选择器256将逻辑比较部220 的比较结果、多路选择器250-1的输出信号以及多路选择器252-2的输出信 号并串行发送至失效存储器150。多路选择器258基于选择信号(SELCMD )选择和被测试存储器100-1 对应的写入禁止信号或者和被测试存储器100-2对应的写入禁止信号，作为 强制匹配信号向匹配检测部230输出。选择部290与分别由时间输出部 138-1~2输出的可读取信号同步，输出选择信号(SELCMD )。此选择信号 被输出至解多路选择器232-1 2、多路选择器252-1 2、多路选择器258以 及解多路选择器272-l 2。另外，失效存储器150具有坏块存储器152-1 2、地址失效存储器 154-1 2、解多路选择器272-1 2。坏块存储器152-1 2是本发明的存储部的 一例，以读出控制器140检测出写入失败为条件，将表示存在此写入失败 的存储器块作为坏块的失败信息进行存储。更具体说，坏块存储器152-1 存储被测试存储器100-1的失败信息，坏块存储器152-2存储被测试存储器 100-2的失败信息。然后，解多路选择器272-1根据选择信号(SELCMD) 选#^不块存储器152-1或者坏块存储器152-2，对于选择的坏块存储器，存 储由读出控制器140提供的失败信息。代之以将由1个地址空间构成的存 储器的一部分区域作为坏块存储器152-l发挥功龍其它的区域作为坏块存 储器152-2发挥功能，根据对应于SELCMD的地址，存取此存储器也可以。地址失效存储器154-l 2将被测试存储器100-l 2输出的数据和期待值 不一致的结果存储于和该数据对应的地址。更具体说，地址失效存储器 154-1对于被测试存储器100-1输出的数据，存储其数据和期待值不一致的 结果，地址失效存储器154-2对于被测试存储器100-2输出的数据，存储其 数据和期待值不一致的结果。然后，解多路选择器272-2对于根据选择信号 (SELCMD)选择的地址失效存储器，将由读出控制器140提供的、表示失 败的数据进行存储。代之以将由1个地址空间构成的存储器的一部分区域 作为地址失效存储器154-1发挥功能，其它的区域作为地址失效存储器
154-2发挥功能也可以。测试屏蔽部260在对被测试存储器100-1 2分别具有的某一存储器块进 行测试时，基于在坏块存储器152中所存储的失败信息，将其存储器块为坏 块的被测试存储器的测试屏蔽，进行其它的被测试存储器的测试。具体说,测 试屏蔽部260具有或门262-l Z或门262-1将作为测试对象的块中,表示失 败检测次数达到了上限次数的信号以及表示从此块开始经由IOl输出的全 部测试数据被正确地读取的信号的逻辑和从或门248-1输入。另外，或门 262-1将在坏块存储器152-1中存储的失败信息作为输入。在任何一个输入 信号为真的情况下，或门262-1使对被测试存储器100-1以后的测试变为无 效，输出写入禁止信号。同样地，或门262-2将表示失败检测次数达到了上限次数的信号，以及 表示从此块开始经由101输出的全部测试数据被正确地读取的信号的逻辑 和从或门248-2输入。另外，或门262-2将在坏块存储器152-2中存储的失 败信息作为输入。在任何一个输入信号为真的情况下，或门262-2为使对被 测试存储器100-2以后的测试变为无效，输出写入禁止信号。多路选择器258 接收此写入禁止信号,向匹配检测部230输出强制匹配信号。此结果是，在以 后的测试中，使测试数据与期待值通常一致这样进行控制。由此，可将已 经被判断为失败的被测试存储器的测试加以屏蔽，使其它的被测试存储器 的测试能够进行，进一步，能防止向已经被判断为正常的块的多余的数据 写入，使测试效率提高。选择部290输出选择信号(SELCMD),为了选择作为测试对象的被测 试存储器100-1或者被测试存储器100-2。此选择信号与为了从被测试存储 器100-1 2读取测试数据的可读取信号同步，在从被测试存储器100-1 2读 取测试数据的时间输出。还有，根据图3所示的功能构成，有必要和被测 试存储器100-1~2的每个分别对应设置DUT的测量电路240-1~2,还可增 加电路的必要面积。但是，根据近年的ASIC的技术革新，电路的贴装密度 变得极高，该程度的电路增加所带来的电路规模的增加微乎其微。另一方 面，使测试装置10的输入输出端子减少，在测试装置10的导入、管理成 本削减方面是有效果的，通过对多个被测试存储器只设置1个数据输入输 出部160,可以实现此目的。图4表示本发明的实施方式的测试装置IO在数据写入时的动作时序。 在第0周期至第x+l周期的每个周期中，时间输出部135-1 2分别对被测 试存储器100-1 2并行地提供可写入信号。与此同步，数据输出部132经由 数据输入输出部160向被测试存储器100-1 2并行地提供测试数据。提供的测试数据的格式由被测试存储器100-1 2的标准规定。在图4 的例子中，具体说，数据输出部132首先输出用于指示数据的写入的命令(CMD)(第O周期)。接着，数据输出部132将作为指定写入对象的列和行 的数据连续地输出(第1至第3周期)。进一步，数据输出部132作为写入 对象的数据将测试数据连续输出(第4至第x周期)。最后，数据输出部132 输出表示作为写入对象的数据输出结束的意思的命令(CMD)(第x+l周期)。接收此写入处理，被测试存储器100-1使表示处于写入处理中的信号 R/B为"0"，被测试存储器100-2使表示处于写入处理中的信号R/B为 "0"。在两个被测试存储器中，在信号R/B为"1"的时刻，结束由测试 装置IO对被测试装置100-1-2的测试数据的写入。以上，如本图的例子，测试装置IO分别对被测试存储器100-1 2进行 测试数据的写入。在此写入处理中，测试装置10利用l个数据输入输出部 160,能够分别对被测试存储器100-1 2并行地同时写入同一个测试数据。图5表示关于本发明的实施方式的测试装置IO在数据读取时的动作时 序。在第0周期开始至第3周期的各个周期中，时间输出部135-1 2为了向 被测试存储器100-l 2发送读取数据的命令,输出可写入信号。与此同步，数 据输出部132输出指示从被测试存储器读取1个存储器块数据的命令 (CMD)(第O周期)。接着，数据输出部132输出作为读取对象的地址(从 第1周期至第3周期)。根据此命令，可以输出位于指定地址的、1个存储 器块的测试数据。如果指定了作为读取对象的地址,被测试存储器100-1 2开始进行可以 输出其地址中的数据的状态的处So在此处理的处理中，R/B信号为"0"。 在图5的例子中，因为指示了对被测试存储器100-1 2并行地进行读取,所以 被测试存储器100-1的R/B以及被测试存储器100-2的R/B都为"0"。然 后，在第x+l周期中，被测试存储器100-1的处理结束，在第x+2周期中,被 测试存储器100-2的处理结束。接着,数据输出部132对被测试存储器100-1~2并行地提供读取命令。 在图5的例子中，数据输出部132首先对被测试存储器100-1输出读取第n 个列的数据的命令，接着，对被测试存储器100-2输出读取第n个列的数据 的命令。然后，数据输出部132对被测试存储器100-1输出读取第n+l个列 的数据的命令，接着，对被测试存储器100-2输出读取第n+l个列的数据的 命令。与此同步，时间输出部138-1 2依次对各个被测试存储器100-1 2提供 可读取信号。例如，首先，时间输出部138-1对被测试存储器100-1提供可 读取信号(第x+l 2个周期〗接春时间输出部138-2对被测试存储器100-2 提供可读取信号(第x+3 4个周期)。然后，时间输出部138-1对被测试存 储器100-1提供可读取信号(第x+5 6个周期)。接着，时间输出部138-2 对被测试存储器100-2提供可读取信号(第x+7 8个周期)。这样，通过时 间输出部138-1~2对被测试存储器100-1~2依次交互地输出可读取信号，可 以分别从被测试存储器100-1~2并行地读取1个存储器块大小的测试数据。 还有，这样分别从被测试存储器100-1~2交互地读取测试数据的情况和 分别从被测试存储器100-1 2并行地读取测试数据的情况相比较，需要2 倍的时间。但是，如前所述，支配测试数据读取所需要时间的是从发出读 取命令开始至读取最初的测试数据为止所需要的时间。进一步，测试数据的读取可以和测试周期的周期分别进行，例如，也可以用至此为止的读取 周期的1/2周期进行测试数据的读取。此结果是即使在从被测试存储器 100-1 2交互地读取测试数据的情况下，也可以用至此为止相同的处理时间 以及功率消耗结束处理。图6表示本实施方式的变形例中的读出控制器140以及失效存储器150 的功能构成本变形例的目的在于对各个被测试存储器100-1 2并行地进行 时间测试以及逻辑测试。本变形例中，读出控制器140与图3所示的读出 控制器140同样地具有端子不同的测量电路200-1 n在本变形例中，端子分 别的测量电路200-1 n与图3中所示的端子分别的测量电路200-1不同，代 替逻辑比较部220,包括逻辑比较部220-l 2;代替匹配检测部230，包括 匹配才企测部230-1 2。另外，端子分别的测量电路200-1也可以不包括解多 路选择器232-1 2，代之以具有多路选择器280。另夕卜，本变形例中，时间比较部210从测试装置10输入和各个被测试 存储器100-l 2对应的选通信号。然后，时间比较部210基于输入的选通信 号，相对于各个被测试存储器100-1 2独立地，测试表示测试数据的信号的 输出时间。逻辑比较部220-1和被测试存储器100-1相对应地设置，将从被 测试存储器100-1连续地读取的测试数据和期待值依次相比一先将比较结果 向匹配检测部230-1发送。另外，逻辑比较部220-1在从或门262-1输入了 写入禁止信号时，即使测试数据和期待值不一致的情况下，也输出表示它 们一致的比较结果。同样地，逻辑比较部220-2和被测试存储器100-2相对应地设置，将从 被测试存储器100-2连续地读取的测试数据和期待值依次相比4么将比较结 果向匹配才企测部230-2发送。另外，逻辑比较部220-2在从或门262-2输入 了写入禁止信号时，即使测试数据和期待值不一致的情况下，也输出表示 它们一致的比较结果。匹配检测部230-1和被测试存储器100-1相对应设置，对于从被测试存 储器100-1的数据输入输出端子I01~n输出的各个测试数据，将由逻辑比 较部220-1进行了比较的比较结果作为输入。然后，匹配4全测部230-1在输 入的全部比较结果表示测试数据和期待值一致的情况下，将表示此意思的 匹配信号向DUT侧测量电路240-1以及DUT侧测量电路240-2输出。同样地，匹配检测部230-2和被测试存储器100-2相对应设置，对于从 被测试存储器100-2的数据输入输出端子I01 n输出的各个测试数据，将 由逻辑比较部220-2进行了比较的比较结果作为输入。然后，匹配检测部 230-2在输入的全部比较结果表示测试数据和期待值一致的情况下，将表示 此意思的匹配信号向DUT侧测量电路240-1以及DUT侧测量电路240-2 输出。多路选择器280将由逻辑比较部220-1以及逻辑比较部220-2的比较结 果向多路选择器256串行发送。多路选择器256将从多路选择器280接收 的比较结果和从多路选择器250-1 2接收的比较结果并串行地向失效存储 器150输出。这样，根据本变形例，不需要每个被测试存储器的输入输出电路，能够 减小测试装置10的电路必要的面积等。以上，利用实施方式对本发明进行了说明，但本发明的技术范围并不 限于上述实施方式中所记载的范围。本领域的技术人员明白对上述实施方 式可以进行各种变更或者改良。施加了这种变更或者改良的实施方式也包 含在本发明的技术范围之内，这点从权利要求的记载中可以清晰明了 。
权利要求
1、 一种测试装置，是测试多个被测试存储器的测试装置，其特征在于包括与所述多个被测试存储器的输入输出端子通过总线相连、与所述数据 输入输出端子之间发送接收数据的输入输出部；经由所述数据输入输出部，向所述多个被测试存储器并行地提供测试 数据的测试数据提供部；通过与所述测试数据的提供同步，向所述多个被测试存储器并行地提 供可写入信号，对所述多个被测试存储器并行地写入所述测试数据的写入 控制部；通过分别对所述多个被测试存储器连续地提供可读取信号，经由所述 数据输入输出部，分别从所述多个被测试存储器连续地读取所述测试数据 的读取控制部；分别从多个被测试存储器连续地读取的所述测试数据和期待值相比较 的比4交部；以某一所述测试数据与期待值不一致为条件,检测对输出了该测试数据 的所述被测试存储器的写入不良的检测部。
2、 根据权利要求1所述的测试装置，其特征在于， 所述被测试存储器对于某一读取命令，输出1个存储器块大小的多个所述测试数据；所述读取控制部对所述多个被测试存储器并行地提供读取命令，通过 对各个所述被测试存储器依次提供所述可读取信号，从所述多个被测试存 储器并行地读取1个存储器块大小的所述测试数据。
3、 根据权利要求1所述的测试装置，其特征在于，进一步包括 所述检测部检测出写入失败时，所述测试数据提供部以及所述写入控制部对发生了写入失败的所述被测试存储器再次写入测试数据；当所述检测部对同 一个所述被测试存储器检测出预先设定的次数的写 入失败时，屏蔽该被测试存储器的测试，进行其它所述被测试存储器的测 试的测试屏蔽部。
4、 根据权利要求1所述的测试装置，其特征在于，进一步包括 以所述检测部检测出写入失败为条件，将存在所述写入失败的存储器块表示为坏块的失败信息进行存储的存储部；当测试各个所述多个被测试存储器所具有的某一存储器块时，基于所 述存储部中所存储的失败信息，屏蔽该存储器块为坏块的所述被测试存储 器的测试，进行其它的所述被测试存储器的测试的测试屏蔽部。
5、 一种测试方法，是测试多个被测试存储器的测试方法;其特征在于包含与所述多个被测试存储器的数据输入输出端子通过总线相连、与所述 数据输入输出端子之间经由数据输入输出部发送接收数据，向所述多个被 测试存储器并行地提供测试数据的测试数据提供步骤；与所述测试数据的提供同步，通过向所述多个被测试存储器并行地提 供可写入信号，对所述多个被测试存储器并行地写入所述测试数据的写入 控制步骤； -通过分别对所述多个被测试存储器连续地提供可读取信号，经由所述 数据输入输出部，分別从所述多个被测试存储器连续地读取所述测试数据 的读取控制步骤；将分别从所述被测试存储器中连续地读取的所述测试数据与期待值相 比较的比较步骤；以某一所述测试数据与期待值不一致为条件,检测对输出了该测试数据 的所述被测试存储器的写入失败的检测步骤。
全文摘要
本发明的目的在于比传统方法更有效地测试多个被测试存储器。本发明提供测试多个被测试存储器的测试装置。该测试装置包括与多个被测试存储器的数据输入输出端子通过总线相连、与数据输入输出端子之间发送接收数据的数据输入输出部；经由数据输入输出部、向多个被测试存储器并行地提供测试数据的测试数据提供部；与测试数据的提供同步、向多个被测试存储器并行地提供可写入信号的写入控制部；为多个被测试存储器的每个连续地提供可读取信号的读取控制部；将从各个被测试存储器连续读出的测试数据与期待值进行比较的比较部；以某一测试数据与期待值不一致为条件，检测对输出了该测试数据的被测试存储器写入失败的检测部。
文档编号G11C29/56GK101147206SQ200680009100
公开日2008年3月19日 申请日期2006年11月28日 优先权日2005年12月8日
发明者佐藤新哉, 新岛启克 申请人:爱德万测试株式会社