专利名称：输入等待时间控制电路、半导体存储设备及其方法
技术领域：
本申请的示例性实施例通常涉及输入等待时间(latency)控制电路，包括输 入等待时间控制电路的半导体存储设备及其方法，更具体的涉及输入等待时 间控制电路，包括输入等待时间控制电路的半导体存储设备及其控制等待时 间的方法。
背景技术：
同步半导体存储设备可以与外部时钟同步地接收数据和/或输出数据。倍 速(DDR)动态随机存取存储器(DRAM)可以包括写等待时间(WL)控制电路或 附加等待时间(AL)控制电路，以增加地址总线和/或命令总线的效率。
当传统的包括输入等待时间控制电路的半导体存储设备从存储控制器接 收命令，诸如读命令或写命令后，该半导体存储设备可以激活内部命令信号 和/或地址信号多个时钟周期，该多个时钟周期数与半导体存储设备的等待时 间对应。因此，可以包括通过WL、 AL或WL+AL延迟地址信号或命令信号 的电路。
图1是用于示意传统的输入等待时间控制电路100的电路图。 参照图1,传统的输入等待时间控制电路100可以包括串联连接的寄存 器111至117和多路器121至127。写等待时间信号(WLi, i二l 7)可以对应于 根据半导体存储设备的运行速度设定的给定的写等待时间。例如，如果写等 待时间是7，则只有WL7可以被激活，而其他信号(WLi, i=l、 2、 3、 4、 5、 6)可以不激活。因此，如果写等待时间是7，则地址信号Ai可以作为列地址 信号CAi通过七个寄存器111、 112、 113、 114、 115、 116和117输出。进一 步，如果写等待时间是4，地址信号Ai可以作为延迟的地址信号CAi通过四 个寄存器114、 115、 116和117输出。
参照图1,当自施加外部命令信号(诸如写命令)的时间点起的输入等 待时间WL之后，传统的输入等待时间控制电路100可以产生用于激活相应 列选择线路的列地址信号CAi。因此，在传统的输入等待时间控制电路中，
可能需要多个与最大输入等待时间对应的寄存器，用于地址信号的每个比特。 通常，可以用于触发器实现寄存器。例如，传统的输入等待时间控制电路可 以包括多个与半导体存储设备的输入等待时间对应的触发器。可以通过将地 址信号延迟与内部时钟信号PCLK同步的给定量的等待时间，来产生列地址。 参照图1,传统的输入等待时间控制电路100可包括相对大量的触发器。 因此，包括输入等待时间控制电路的半导体存储设备可能具有相对较高的功 率损耗，以及可能在半导体集成电路中占用更大的面积。
随着DRAM运行频率的增加(例如800MHz以上)，AL和WL可同样增 加(例如10以上)，并且所包含的用以控制地址和命令的等待时间的触发器的 数量也增加。
例如，在具有AL为8、 WL为10的DDR SDRAM中，需要8个用于 AL的寄存器和IO个用于WL的寄存器，总共18个寄存器，以控制具有16 比特的地址信号中每个比特的等待时间。进一步，针对每个命令，可需要8 个用于AL的寄存器。如果接收到5个命令，诸如/WE、 /CS、 /RAS、 /CAS 和/OE,则控制地址和命令等待时间所需的寄存器的总数是18 x 16+8 x 5=248。
参照图1,如果增加寄存器的数量超过给定的阈值(例如200个寄存器)， 那么电路占用的面积将变大，电路的布线将变得复杂。进一步，随着电路尺 寸的增加，用于时钟信号的传输线路可能增加。相应地，时钟信号的延迟时 间可能增加，由此恶化设备的性能。
发明内容
本发明的示例性实施例涉及半导体存储设备，其包括时钟緩冲器，构 造为基于外部时钟信号，产生内部时钟信号；命令解码器，构造为解码外部 命令信号，以产生写命令信号；以及输入等待时间控制电路，构造为基于内 部时钟信号、写命令信号和写等待时间信号，以流水线(pipeline)模式选通 地址信号，以产生列地址信号和存储体(bank)地址信号。
本发明的另 一示例性实施例涉及一种用于控制半导体存储设备的输入等 待时间的方法，其包括基于内部时钟信号、写命令信号和写等待时间信号， 产生列控制信号和写地址控制信号；响应于列控制信号和写地址控制信号以 流水线模式选通第一地址信号，以产生列地址信号；以及响应于列控制信号 和写地址控制信号以流水线模式选通第二地址信号，以产生存储体地址信号。 本发明的另 一示例性实施例涉及输入等待时间控制电路，其包括主电路， 构造用以基于内部时钟信号，写命令信号和写等待时间信号产生列控制信号 和第一写地址控制信号；至少一个列从电路，构造用于响应于列控制信号、 和第一写地址控制信号和第二写地址控制信号两个中的一个，以流水线模式
选通第一地址信号，以产生列地址信号；以及至少一个存储体从电路，构造
用于响应于列控制信号以及第一和第二写地址控制信号两个中的至少一个， 以流水线模式选通第二地址信号，以产生存储体地址信号。
为进一步理解本发明，而包括附图，附图被并入说明书，并组成说明书 的一部分。附图用于示意本发明的示例性实施例，且和文字描述一起用来解 释本发明的原理。
图1是用于示意传统的输入等待时间控制电路100的电路图。
图2是用于示意半导体存储设备的框图，其中该半导体存储设备包括根
据本发明示例性实施例的输入等待时间控制电路。
图3是用于示意根据本发明另一示例性实施例的图2的输入等待时间控
制电路的框图。
图4是用于示意根据本发明另一示例性实施例的图3的输入等待时间控 制电路中主电路的框图。
图5是用于示意根据本发明另一示例性实施例的图4的主电路中写等待 时间计数器的电路图。
图6是用于示意根据本发明另一示例性实施例的图4的主电路中脉冲长 度计数器的电路图。
图7是用于示意根据本发明另一示例性实施例的图4的主电路中第一延 迟电路的电路图。
图8是用于示意根据本发明另一示例性实施例的图4的主电路中第二延 迟电路的电路图。
图9是用于示意根据本发明另一示例性实施例的图3的输入等待时间控 制电路中，用以产生列地址的列从电路的电路图。
图10是用于示意根据本发明另一示例性实施例的图3的输入等待时间
控制电路中，用以产生存储体地址的存储体从电路的电路图。
图11是用于示意根据本发明另一示例性实施例的图3的输入等待时间 控制电路运行的时序图。
图12是根据本发明另一示例性实施例的图2的半导体存储设备中输入等 待时间控制电路的框图。
图13是根据本发明另一示例性实施例的图12的输入等待时间控制电路 中主电路的框图。
图14是用于示意根据本发明另一示例性实施例的图13的主电路中脉冲 长度计数器的电路图。
图15是用于示意根据本发明另一示例性实施例的图13的主电路中第一 延迟电路的电路图。
图16是用于示意根据本发明另一示例性实施例的图13的主电路中第二 延迟电路的电路图。
图17是用于示意根据本发明另一示例性实施例的图12的输入等待时间 控制电路中，用以产生列地址的列从电路的电路图。
图18是用于示意根据本发明另一示例性实施例的图12的输入等待时间 控制电路中，用以产生存储体地址的存储体从电路的电路图。
图19是根据本发明另一示例性实施例的图2的半导体存储设备中输入等 待时间控制电路的框图。
图20是根据本发明另一示例性实施例的图19的输入等待时间控制电路 中主电路的框图。
图21是用于示意根据本发明另一示例性实施例的图20的主电路中脉冲 长度计数器的电路图。
图22是用于示意根据本发明另一示例性实施例的图20的主电路中第一 延迟电路的电路图。
图23是用于示意根据本发明另一示例性实施例的图20的主电路中第二 延迟电路的电路图。
图24是用于示意根据本发明另一示例性实施例的图19的输入等待时间 控制电路中，用以产生列地址的列从电路的电路图。
图25是用于示意根据本发明另一示例性实施例的图19的输入等待时间 控制电路中，用以产生存储体地址的存储体从电路的电路图。
图26是用于示意根据本发明另一示例性实施例的图19的输入等待时间
控制电路运行的时序图。
具体实施例方式
这里公开本发明详细的示意性实施例。但是，这里公开的特定的结构和 功能性细节仅用于描述本发明的示例性实施例。然而，本发明的示例性实施 例可以体现为许多其他的形式，并且不应当理解为限制于这里提出的实施例。
相应地，由于本发明的示例性实施例能够具有各种修改和替换的形式， 所以这里通过附图中的示例表示本发明的特定的实施例，并在此对其进行详 细描述。但是，应当理解，目的并不是将本发明的示例性实施例限定为这里 公开的特殊形式，相反，本发明的示例性实施例覆盖了落入本发明精神和保 护范围中的所有修改、等效、以及替换。在整个附图的描述中，相似的标号 代表相似的元件。
可以理解，虽然这里使用第一，第二等术语描述各种元件，但是这些元 件并不限制于这些术语。这些术语仅用于将一个元件和另一个区分开。例如， 在不脱离本发明的保护范围内，第一元件可以称为第二元件，类似的，第二 元件可被称为第一元件。正如这里所使用的，术语"和/或"包括一个或多个 相关列出的项目的任意和所有组合。
可以理解，当提及一个元件"连接"或"耦接"至另一个元件时，它可 以指直接连接或耦接至另一个元件或者存在中间元件。相反，当提及一个元 件"直接连接"或"直接耦接"至另一个元件时，则不存在中间元件。用于 描述元件之间关系的其他词语应当以类似方式来理解(例如，"之间"与"之 间直接"，"相邻"与"直接相邻"等)。
这里使用的术语意在仅仅描述特殊的实施例，并不想限制本发明的示例 性实施例。正如这里使用的，单数形式"一个"和"该"意在也包括复数形 式，除非是上下文有明显指示。还应当理解的是，当这里使用术语"包括"、 "包括有"、"包含"和/或"包含有"时，则是指定存在所述的特征、整体、 步骤、操作、元件、和/或成份，但是不排除存在或附加一个或多个其他特征、 整体、步骤、操作、元件、和/或成份。
除非另外限定，否则这里使用的所有术语(包括技术和科学术语)具有的 含义同本发明技术领域的普通技术人员理解的含义相同。还应当理解，诸如
的含义一致的含义，不应当解释为理想的或过度形式上的意思，除非这里清 楚的限定。
图2是用于示意根据本发明的示例性实施例的半导体存储设备100的框图。
在图2的示例性实施例中，该半导体存储设备100可以包括存储单元阵 列1100、地址緩冲器1550、行解码器1150、列解码器1200、存储体解码器 1250、数据输入电路1300、数据输出电路1350、时钟緩冲器1400、命令解 码器1450、模式寄存器设定(MRS)电路1500、以及输入等待时间控制电路 1600。
在图2的示例性实施例中，存储单元阵列1100可以包括多个以矩阵结构 布置的存储单元。数据输入电路1300可以緩冲输入数据DIN,以及可以响应 于内部地址信号ADD，将緩冲的数据写入存储单元阵列1100。输出电路1350 可以緩冲从存储单元阵列1100输出的数据，以产生输出数据DOUT。地址緩 沖器1550可以接收外部地址XADD，以及可以缓冲外部地址XADD,以产 生内部地址信号ADD。行解码器1150可以解码内部地址信号ADD,以产生 解码的行地址信号。列解码器1200可以从输入等待时间控制电路1600接收 列地址信号CA,并可以解码该列地址信号CA，以产生解码的列地址信号。 存储体解码器1250可以从输入等待时间控制电路1600接收存储体地址信号 CBA,并可以解码该存储体地址信号CBA,以产生解码的存储体地址信号， 该存储体地址信号用于分配存储器存储体。
在图2的示例性实施例中，时钟缓冲器1400可以接收外部时钟信号 ECLK，并可緩冲该外部时钟信号，以产生内部时钟信号PCLK。命令解码器 1450可以接收命令CMD(例如，/WE、 /CS、 /RAS、 /CSA)并可以解码该命令 信号CMD,以产生解码的命令信号(例如，PWA)。
在图2的示例性实施例中，MRS电路1500可以响应于MRS命令 MRS—CMD (这可以用于确定半导体存储设备的运行模式)和内部地址信号 ADD来设定模式寄存器组。包括写等待时间WLi和附加等待时间ALj的输 入等待时间可以响应于MRS命令MRS—CMD，由MRS电路1500设定。例 如，i和j可以是自然数(例如正整数)。MRS电路1500可以基于写等待时间 WL产生输入等待时间信号WLi。在图2的示例性实施例中，输入等待时间控制电路1600可以以流水线模 式执行对内部地址信号ADD的选通，以基于内部时钟信号PCLK、写命令信 号PWA、和写等待时间信号WLi,产生列地址信号CA和存储体地址信号 CBA。
在图2的示例性实施例中，输入等待时间控制电路1600可以根据写等待 时间信号WLi和附加等待时间Alj控制产生列地址信号CA和存储体地址信 号CBA的时间点。
图3是用于示意根据本发明另一示例性实施例的图2的输入等待时间控 制电路1600的框图。例如，在图3中，输入等待时间的最大值可以是7，脉 冲长度可以是8。
在图3的示例性实施例中，输入等待时间控制电路1600可以包括主电路 1610、第一列从电路1630、第二列从电路1650、第(n+l)列从电路1670和存 储体从电路1690。输入等待时间控制电路1600可以根据写等待时间信号WL1 至WL7,控制产生具有(n+l)个比特〈0:n〉的列地址信号CA和存储体地址信 号CBA的时间点。例如，输入等待时间控制电路1600可以通过将地址信号 AO至An以及BAO延迟一段与写等待时间信号WLi对应的延迟时间，来控 制激活列地址信号CA和存储体地址信号CBA的时间点。
在图3的示例性实施例中，主电路1610可以基于内部时钟信号PCLK、 写命令信号PWA、以及具有7个比特WL1至WL7的写等待时间信号，产生 具有三个比特PWAj:SLl、 PWA—CSL2、和PWA—CSL3的列控制信号和具有 三个比特PWA1、 PWA2、和PWA3的写地址控制信号。
在图3的示例性实施例中，第一列从电路1630响应于具有三个比特 PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控制信号和具有三个比特 PWA1、 PWA2、和PWA3的写地址控制信号，以流水线4莫式选通内部地址信 号ADD的第一比特AO,以产生列地址信号的第一比特CAO。第二列从电路 1650响应于具有三个比特PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控 制信号和具有三个比特PWA1、 PWA2、和PWA3的写地址控制信号，以流水 线模式选通内部地址信号ADD的第二个比特Al,以产生列地址信号的第二 个比特CA1。第(n+l)个列从电路1670响应于具有三个比特PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控制信号和具有三个比特PWA1、 PWA2、 和PWA3的写地址控制信号，以流水线模式选通内部地址信号ADD的第(n+l)
个比特An,以产生列地址信号的第(n+l)个比特CAn。存储体从电路1690响 应于具有三个比特PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控制信号 和具有三个比特PWA1、 PWA2、和PWA3的写地址控制信号，以流水线模式 选通内部地址信号ADD的比特CBO,以产生存储体地址信号的比特CBA。 例如，内部地址信号ADD的比特BA0可以是用于存储体选择的比特。可将 列控制信号CA0至CAn提供至列解码器1200,可将存储体地址信号CBA提 供至存储体解码器1250。
在图3的示例性实施例中，只示意了一个用于产生存储体地址信号CBA 的存储体从电路1690。但是，可以理解，存储体地址信号可以包括任意个比 特，在输入等待时间控制电路1600中可以包括多个用于产生具有多个比特的 存储体地址信号的从电路。
图4是根据本发明另一示例性实施例的图3的输入等待时间控制电路 1600的主电路1610的框图。
在图4的示例性实施例中，主电路1610可以包括写等待时间计数器 1611,脉沖长度计数器1613，第一延迟电路1615和第二延迟电路1617。写 等待时间计数器1611可响应于内部时钟信号PCLK和写等待时间信号WL1 至WL7，延迟写命令信号PWA,以产生第一信号PWA—D。脉冲长度计数器 1613可响应于内部时钟信号PCLK,将第一信号PWA—D延迟一脉冲长度 (BL)，以产生第二信号PWA—CSL。第一延迟电路1615可以响应于写命令信 号PWA产生具有多个比特PWA1、 PWA2和PWA3的写地址控制信号。多个 比特PWA1、 PWA2和PWA3中相邻的比特可以具有与写命令信号PWA的周 期对应的相位差。第二延迟电路1617可以响应于第二信号产生具有多个比特 的列控制信号。多个比特PWAj:SLl、 PWA—CSL2、和PWA—CSL3中相邻的 比特可以具有与第二个信号PWA_CSL的周期对应的相位差。
图5是用于示意根据本发明另 一示例性实施例的图4的主电^各1610中写 等待时间计数器1611的电路图。
在图5的示例性实施例中，写等待时间计数器1611可以包括第一多路器 Ml、第二多路器M2、第三多路器M3、第四多路器M4、第五多路器M5、 第六多路器M6、第七多路器M7、第一触发器F1、第二触发器F2、第三触 发器F3、第四触发器F4、第五触发器F5、第六触发器F6、和第七触发器F7。 例如，每个触发器F1至F7可以用D型触发器实现。
在图5的示例性实施例中，第一多路器M1可以响应于写等待时间信号
的第一个比特WL7，选择写命令信号PWA和接地电压之中的一个。第一触 发器F1可以响应于内部时钟信号PCLK锁存第 一多路器Ml的输出信号。
在图5的示例性实施例中，第二多路器M2可以响应于写等待时间信号 的第二个比特WL6，选择写命令信号PWA和接地电压之中的一个。第二触 发器F2可以响应于内部时钟信号PCLK锁存第二多路器M2的输出信号。
在图5的示例性实施例中，第三多路器M3可以响应于写等待时间信号 的第三个比特WL5，选择写命令信号PWA和接地电压之中的一个。第三触 发器F3可以响应于内部时钟信号PCLK锁存第三多路器M3的输出信号。第 四多路器M4可以响应于写等待时间信号的第四个比特WL4，选择写命令信 号PWA和接地电压之中的一个。第四触发器F4可以响应于内部时钟信号 PCLK锁存第四多路器M4的输出信号。
在图5的示例性实施例中，第五多路器M5可以响应于写等待时间信号 的第五个比特WL3，选择写命令信号PWA和接地电压之中的一个。第五触 发器F5可以响应于内部时钟信号PCLK锁存第五多路器M5的输出信号。第 六多路器M6可以响应于写等待时间信号的第六个比特WL2，选择写命令信 号PWA和接地电压之中的一个。第六触发器F6可以响应于内部时钟信号 PCLK锁存第六多路器M6的输出信号。
在图5的示例性实施例中，第七多路器M7可以响应于写等待时间信号 的第七个比特WL1，选择写命令信号PWA和接地电压之中的一个。第七触 发器F7可以响应于内部时钟信号PCLK锁存第七多路器M7的输出信号。
下文中，将更详细描述图5的写等待时间计数器1611的示例性运行。
在图5的写等待时间计数器1611示例性运行中，写等待时间计数器1611 中包含的触发器的个数可以通过输入等待时间的最大值确定。例如，如果写 等待时间的最大值是M,则写等待时间计数器1611中触发器的个数可以是 M。在图5的示例性实施例中，例如，输入等待时间的最大值可以是7。下文 中，UCK可以代表一个时钟周期或内部时钟信号PCLK的周期。
在图5的写等待时间计数器1611的示例性运行中，如果输入等待时间是 7,则可将写命令信号PWA输入至第一触发器F1的输入端，并且可穿过第二 触发器F2、第三触发器F3、第四触发器F4、第五触发器F5、第六触发器F6、 和第七触发器F7。因此，写命令信号PWA后，对应于输入等待时间，写等
待时间计数器1611的输出信号PWA—D可以被产生多个时钟周期。例如，写 命令信号PWA后，写等待时间计数器1611的输出信号PWA—D可以被产生7 个tCK。
在图5的写等待时间计数器1611的示例性运行中，如果输入等待时间是 6,则可将写命令信号PWA输入至第二触发器F2的输入端，并且可穿过第三 触发器F3、第四触发器F4、第五触发器F5、第六触发器F6、和第七触发器 F7。因此，写命令信号PWA后，对应于输入等待时间，写等待时间计数器 1611的输出信号PWA—D可以被产生多个时钟周期。例如，写命令信号PWA 后，写等待时间计数器1611的输出信号PWA—D可以被产生6个tCK。
在图5的写等待时间计数器1611的示例性运行中，如果输入等待时间被 设定为另一值(例如，5、 4、 3、 2、 1等)，则在写命令信号PWA后，对应于 输入等待时间，写等待时间计数器1611的输出信号PWA—D可以被产生多个 时钟周期。
图6是用于示意根据本发明另 一示例实施例的图4的主电路1610中脉冲 长度计数器1613的电路图。在图6的示例性实施例中，脉冲长度计数器1613 可以包括第一触发器1613a、第二触发器1613b、第三触发器1613c和第四触 发器1613d。
在图6的示例性实施例中，第一触发器1613a可响应于内部时钟信号 PCLK,锁存第一信号PWA_D。第二触发器1613b可响应于内部时钟信号 PCLK，锁存第一触发器1613a的输出信号。第三触发器1613c可响应于内部 时钟信号PCLK,锁存第二触发器1613b的输出信号。第四触发器1613d可 响应于内部时钟信号PCLK,锁存第三触发器1613c的输出信号，以输出第 二信号PWA—CSL。
在图6的示例性实施例中，例如，如果脉冲长度(BL)是8，即如果半导 体存储设备具有8-比特预取运行模式，则脉冲长度计数器1613可包含在半导 体存储设备中。如图6的示例性实施例中所示，四个触发器1613a、 1613b、 1613c和1613d可以包含BL是8。但是，如果使用双连泵地址浏览 (double-pump address skim )，则可例如使用三个触发器设计使用脉冲长度为 8的脉沖长度计数器。
图7是用于示意根据本发明另 一示例实施例的图4的主电路1610中第一 延迟电路1615的电路图。在图7的示例性实施例中，第一延迟电路1615可
以包括第五触发器Fll、第六触发器F12和第七触发器Fi3。
在图7的示例性实施例中，第五触发器Fll可响应于写命令信号PWA, 锁存输入端的信号，以产生写地址控制信号的第一个比特PWA1。第六触发 器F12可响应于写命令信号PWA锁存写地址控制信号的第一个比特PWA1, 以产生写地址控制信号的第二个比特PWA2。第七触发器F13可响应于写命 令信号PWA锁存写地址控制信号的第二个比特PWA2，以产生写地址控制信 号的第三个比特PWA3。第七触发器F13的输出端可被电耦接至第五触发器 Fll的输入端。
在图7的示例性实施例中，第一延迟电路1615可以响应于写命令信号 PWA产生具有多个比特PWA1 、 PWA2和PWA3的写地址控制信号。多个比 特PWA1、 PWA2和PWA3中相邻的比特可具有与写命令信号PWA的周期对 应的相^立差。
图8是用于示意根据本发明另 一示例实施例的图4的主电路1610中第二 延迟电路1617的电路图。在图8的示例性实施例中，第二延迟电路1617可 以包括第八触发器F14、第九触发器F15和第十触发器F16。
在图8的示例性实施例中，第八触发器F14可响应于第二信号PWA一CSL 锁存输入端的信号，以产生列控制信号的第一个比特PWA一CSL1。第九触发 器F15可响应于第二信号PWA_CSL锁存列控制信号的第一个比特 PWA一CSL1，以产生列控制信号的第二个比特PWA一CSL2。第十触发器F16 响应于该第二信号锁存列控制信号的第二个比特PWA一CSL2，以产生列控制 信号的第三个比特PWAj:SL3。第十触发器F16的输出端可被电耦接至第八 触发器F14的输入端。
在图8的示例性实施例中，第二延迟电^各1617可以响应于第二信号 PWA—CSL产生具有多个比特PWA—CSL1、 PWA—CSL2和PWA—CSL3的列控 制信号。多个比特PWA_CSL1、 PWA—CSL2和PWA—CSL3中相邻的比特可 具有与第二信号PWA一CSL的周期对应的相位差。
图9是用于示意其中 一个列从电路1630的电路图，其构造用于产生根据 本发明另一示例实施例的图3的输入等待时间控制电路1600中的列地址。在 图9的示例性实施例中，第一列从电路1630可以包括第一选通电路1631和 第二选通电3各1633。
在图9的示例性实施例中，第一选通电路1631可响应于写地址控制信号
PWA 1 、 PWA2和PWA3,锁存第 一地址信号的第 一 比特Ai,以产生第 一选通 信号Ai一l、 Ai—2、和Ai—3。第二选通电路1633可响应于列控制信号 PWA—CSLl 、 PWA—CSL2和PWA—CSL3锁存第一选通信号Ai—1、 Ai—2、和 Ai一3，以产生列地址信号的比特CAi。
在图9的示例性实施例中，第一选通电^各1631可以包括第一触发器F17、 第二触发器F18和第三触发器F19。第一触发器F17可响应于写地址控制信 号的第一个比特PWA1锁存第一地址信号的第一个比特Ai,以产生第一选通 信号的第一个比特Aij。第二触发器F18可响应于写地址控制信号的第二个 比特PWA2锁存第一地址信号的第 一比特Ai,以产生第一选通信号的第二个 比特Ai_2。第三触发器F19可响应于写地址控制信号的第三个比特PWA3锁 存第 一地址信号的第 一比特Ai,以产生第 一选通信号的第三个比特Ai_3 。
在图9的示例性实施例中，第二选通电路1633可包括第四触发器F20、 第五触发器F21和第六触发器F22。第四触发器F20响应于列控制信号的第 一个比特pwaj:sli锁存第一选通信号的第一个比特AiJ,以产生列地址信 号的比特CAi。第五触发器F21可响应于列控制信号的第二个比特PWA—CSL2 锁存第一选通信号的第二比特Ai—2，以产生列地址信号的比特CAi。第六触 发器F22可响应于列控制信号的第三个比特PWA一CSL3锁存第 一选通信号的 第三比特Ai—3,以产生列地址信号的比特CAi。触发器F20、 F21和F22的 输出端彼此电耦接。
在图9的示例性实施例中，每个列从电路1630、 1650和1670响应于具 有三个比特PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控制信号和具有三 个比特PWA1、 PWA2、和PWA3的写地址控制信号，以流水线4莫式选通内部 地址信号ADD的一个比特，以产生列地址信号的一个比特。例如，PWA1和 PWA—CSL1可作为一对(例如"成对")产生，PWA2和PWA—CSL2可成对产 生，以及PWA3和PWA—CSL3可成对产生。
图IO是用于示意存储体从电路1690的电路图，其构造用于产生根据本 发明另一示例实施例的图3的输入等待时间控制电路1600中的存储体地址。 在图10的示例性实施例中，存储体从电路1690可以包括第 一选通电路1691 、 存储体编码电路1692和第二选通电路1693。
在图IO的示例性实施例中，第一选通电^各1691可响应于写地址控制信 号PWA1、 PWA2和PWA3锁存第二地址信号的第一个比特BAi，以产生第
一选通信号BAi—1、 BAi—2和BAi—3。存储体编码电路1692可在第一选通信 号BAiJ、 BAi—2和BAi—3上执行存储体编码，以产生编码信号。第二选通 电路1693可响应于列控制信号PWA—CSLl、 PWA—CSL2、和PWA—CSL3锁 存编码信号，以产生存储体地址信号的第一个比特CBA。
在图IO的示例性实施例中，第一选通电路1691可包括第一触发器F23、 第二触发器F24、和第三触发器F25。第一触发器F23可响应于写地址控制信 号的第一个比特PWA1，锁存第二地址信号的第一个比特BAi,以产生第一 选通信号的第一个比特BAi—1。第二个触发器F24可响应于写地址控制信号 的第二个比特PWA2,锁存第二地址信号的第一个比特BAi,以产生第一选 通信号的第二个比特BAi一2。第三触发器F25可响应于写地址控制信号的第 三个比特PWA3，锁存第二地址信号的第一个比特BAi,以产生第一选通信 号的第三个比特BAi一3。
在图IO的示例性实施例中，存储体编码电路1692可包括第一存储体编 码器BC1、第二存储体编码器BC2和第三存储体编码器BC3。第一存储体编 码器BC1可对于第一选通信号的第一个比特BAiJ执行存储体编码，以产生 编码信号的第一比特。第二存储体编码器BC2可对于第一选通信号的第二个 比特BAi—2执行存储体编码，以产生编码信号的第二比特。第三存储体编码 器BC3可对于第一选通信号的第三个比特BAi—3执行存储体编码，以产生编 码信号的第三比特。
在图IO的示例性实施例中，第二选通电路1693可包括第四触发器F26、 第五触发器F27、和第六触发器F28。第四触发器F26可响应于列控制信号 PWA—CSL1的第一个比特锁存编码信号的第一个比特，以产生存储体地址信 号的第一个比特CBA。第五触发器F27可响应于列控制信号PWA—CSL2的 第二个比特锁存编码信号的第二个比特，以产生存储体地址信号的第一个比 特CBA。第六触发器F28可响应于列控制信号的第三个比特PWA—CSL3锁 存编码信号的第三个比特，以产生存储体地址信号的第一个比特CBA。触发 器F26、 F27、和F28的输出端彼此电耦接。
在图10的示例性实施例中，存储体从电路1690响应于具有三个比特 PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控制信号和具有三个比特 PWA1、 PWA2、和PWA3的写地址控制信号，以流水线才莫式选通内部地址信 号ADD的一个比特，以产生存储体地址信号的一个比特。例如，内部地址信 号ADD的比特BAi可以用作存储体选择的比特。
图11是用于示意根据本发明另 一示例性实施例的图3的输入等待时间控 制电路1600运行的时序图。在图ll的示例性实施例中，假设写等待时间是 7。同时，图11中所示的时钟信号CLK可以对应于图4的内部时钟信号PCLK。
在图ll的示例性实施例中，可以每隔四个时钟周期产生写命令WR。响 应于写命令信号PWA，可以产生具有比特PWA1、 PWA2和PWA3的写地址 控制信号。多个比特PWA1、 PWA2和PWA3中的相邻比特可具有与写命令 信号PWA的周期对应的相位差。脉沖长度计数器1613的输出信号PWA一CSL 可以是输出信号PWA—D延迟脉冲长度(BL)的延迟信号。进一步，具有多个 比特PWA—CSL1、 PWA—CSL2、和PWA—CSL3的列控制信号可具有与第二 信号PWA—CSL的周期对应的相位差。多个比特PWA—CSL1、 PWA—CSL2、 和PWA一CSL3中相邻的比特可具有与第二信号PWA一CSL的周期对应的相位 差。
在图11的示例性实施例中，为了描述方便，仅示出了 PWA—CSL1、 PWA—CSL2。可以响应于写地址控制信号的比特PWA1、 PWA2和PWA3，分 别产生图9的第一列从电路1630中包含的选通电路1631的输出信号Ai—1、 Ai—2以及Ai—3。可以响应于具有多个比特PWA—CSL1、 PWA—CSL2、和 PWA_CSL3的列控制信号，产生列地址信号的比特CAi。
下面，将参照图3至11描述输入等待时间控制电路1600的示例性运行。
参照图3至11,在输入等待时间控制电路1600的示例性运行中，在"最 坏"的情况下，控制信号PWA—CSL1、 PWA—CSL2、和PWA—CSL3与有效 地址信号(例如选通信号Ai—1 、 Ai—2以及A^3)之间的间距可能是3个tCK。 这里，tCK代表时钟信号CLK的周期。在传统技术中，控制信号和有效地址 信号之间的间距低到等于或小于1个tCK。但是，如果控制信号和有效地址 信号之间的间距足够大(例如象本发明的示例性实施例中的至少几个)，那么控 制信号PWA—CSL1、 PWA—CSL2、和PWA—CSL3的时间控制可更容易控制， 并且电路设计也可以简化，功率损耗也可以降低。
图12是根据本发明另一示例性实施例的图2的半导体存储设备中输入等 待时间控制电路1700的框图。在图7的输入等待时间控制电路1700中，例 如，输入等待时间的最大值可以是7，脉冲长度可以是4。
在图12的示例性实施例中，输入等待时间控制电路1700可以包括主电
路1710、第一列从电路1730、第二列从电路1750、第(n+l)列从电路1770、 和存储体从电路1790。输入等待时间控制电路1700可以根据写等待时间信 号WL1至WL7,控制产生具有(11+1)个比特<0:11>的列地址信号CA和存储体 地址信号CBA的时间点。例如，输入等待时间控制电路1700可以通过将地 址信号AO至An和BAO延迟一段与写等待时间信号WLi对应的延迟时间， 来控制激活列地址信号CA和存储体地址信号CBA的时间点。
在图12的示例性实施例中，主电路1710可以基于内部时钟信号PCLK， 写命令信号PWA,以及具有7个比特WL1至WL7的写等待时间信号，产生 具有五个比特PWA—CSL1、 PWA—CSL2、 PWA—CSL3 、 PWA—CSL4和 PWA_CSL5的列控制信号和具有五个比特PWA1、 PWA2、 PWA3、 PWA4以 及PWA5的写地址控制信号。
在图12的示例性实施例中，第一列从电路1730可以响应于具有五个比 特PWAj:SLl、 PWA—CSL2、 PWA—CSL3、 PWA—CSL4和PWA—CSL5的歹寸 控制信号和具有五个比特PWA1、 PWA2、 PWA3、 PWA4以及PWA5的写地 址控制信号，以流水线模式选通内部地址信号ADD的第一个比特AO，以产 生列地址信号的第一个比特CAO。第二列从电路1750可以响应于具有五个比 特PWA—CSL1、 PWA—CSL2、 PWA—CSL3、 PWA—CSL4和PWA—CSL5的列 控制信号和具有五个比特PWA1、 PWA2、 PWA3、 PWA4以及PWA5的写地 址控制信号，以流水线模式选通内部地址信号ADD的第二个比特Al，以产 生列地址信号的第二个比特CA1。第(n+l)列从电路1770可以响应于具有五 个比特PWA_CSL1、 PWA—CSL2、 PWA—CSL3、 PWA—CSL4和PWA—CSL5 的列控制信号和具有五个比特PWA1、 PWA2、 PWA3、 PWA4以及PWA5的 写地址控制信号，以流水线模式选通内部地址信号ADD的第(n+l)个比特An, 以产生列地址信号的第(n+l)个比特CAn。
在图12的示例性实施例中，存储体从电路1790可以响应于具有五个比 特PWA—CSL1、 PWA_CSL2、 PWA—CSL3、 PWA—CSL4和PWA—CSL5的列 控制信号和具有五个比特PWA1、 PWA2、 PWA3、 PWA4以及PWA5的写地 址控制信号，以流水线形式选通内部地址信号ADD的比特BAO，以产生存 储体地址信号的比特CBA。例如，内部地址信号ADD的比特BAO可以是用 于存储体选择的比特。可将列控制信号CAO至CAn提供至列解码器1200, 将存储体地址信号CBA可以提供至存储体解码器1250。
在图12的示例性实施例中，仅示出了用于产生存储体地址信号CBA的 一个存储体从电路1790。但是，可以理解的是，存储体地址信号可以包括任 意个比特，输入等待时间控制电路1700可以包括用于产生具有任意个比特的 存储体地址信号的任意个从电路。
图13是用于示意根据本发明另一示例性实施例的图12的输入等待时间 控制电路1700中主电路1710的框图。
在图13的示例性实施例中，主电路1710可以包括写等待时间计数器 1711、脉沖长度计数器1713、第一延迟电路1715、以及第二延迟电路1717。 写等待时间计数器1711可以响应于内部时钟信号PCLK和写等待时间信号 WL1至WL7，延迟写命令信号PWA，以产生第一信号PWA一D。脉冲长度计 数器1713可以响应于内部时钟信号PCLK将第一信号PWA—D延迟一脉沖长 度(BL),以产生第二信号PWA一CSL。第一延迟电路1715可响应于写命令信 号PWA,产生具有五个比净争P^WA1、 PWA2、 PWA3、 PWA4以&PWA5的写 地址控制信号。五个比特PWA1、 PWA2、 PWA3、 PWA4以及PWA5中相邻 的比特可以具有与写命令信号PWA的周期对应的相位差。第二延迟电路1717 可以响应于第二信号，产生具有多个比特的列控制信号。五个比特 PWA—CSL1、 PWA—CSL2、 PWA—CSL3、 PWA—CSL4和PWA—CSL5中相邻 的比特具有与第二信号PWA一CSL的周期对应的相位差。例如，图13中示出 的写等待时间计数器1711构造方式可和图5的写等待时间计数器1611的一 样。
图14是根据本发明另一示例性实施例的图13的主电路1710中脉冲长度 计数器1713的电路图。
在图14的示例性实施例中，脉冲长度计数器1713可以包括第一触发器 1713a和第二触发器1713b。第一触发器1713a可以响应于内部时钟信号PCLK 锁存第一信号PWA一D。第二触发器1713b可以响应于内部时钟信号PCLK， 锁存第一触发器1713a的输出信号，以输出第二信号PWA—CSL。
图15是根据本发明另一示例性实施例的图13的主电路1710中第一延迟 电路1715的电路图。在图15的示例性实施例中，第一延迟电路1715可以包 括第三触发器F31、第四触发器F32、第五触发器F33、第六触发器F34和第 七触发器F35。
在图15的示例性实施例中，第三锁存器F31可响应于写命令信号PWA，
锁存输入端的信号，以产生写地址控制信号的第一个比特PWA1。第四触发
器F32可以响应于写命令信号PWA,锁存写地址控制信号的第一个比特 PWA1，以产生写地址控制信号的第二个比特PWA2。第五触发器F33可以响 应于写命令信号PWA,锁存写地址控制信号的第二个比特PWA2，以产生写 地址控制信号的第三个比特PWA3。第六触发器F34可以响应于写命令信号 PWA,锁存写地址控制信号的第三个比特PWA3,以产生写地址控制信号的 第四个比特PWA4。第七触发器F35可以响应于写命令信号PWA，锁存写地 址控制信号的第四个比特PWA4,以产生写地址控制信号的第五个比特 PWA5。第七触发器F35的输出端可电耦接至第三触发器F31的输入端。
图16是根据本发明另一示例性实施例的图13的主电路1710中第二延迟 电路1717的电路图。在图16的示例性实施例中，第二延迟电路1717可以包 括第八触发器F36、第九触发器F37、第十触发器F38、第十一触发器F39和 第十二触发器F40。
在图16的示例性实施例中，第八触发器F36可以响应于第二信号 PWA_CSL锁存输入端的信号，以产生列控制信号的第 一个比特PWA—CSL1 。 第九触发器F37可以响应于第二信号PWA_CSL,锁存列控制信号的第一个 比特PWA一CSLl,以产生列控制信号的第二个比特PWA一CSL2。第十触发器 F38可以响应于第二信号，锁存列控制信号的第二个比特PWA一CSL2，以产 生列控制信号的第三个比特PWA一CSL3。第十一触发器F39可以响应于第二 信号，锁存列控制信号的第三个比特PWA—CSL3，以产生列控制信号的第四 个比特PWA—CSL4。第十二触发器F40可以响应于第二信号，锁存列控制信 号的第四个比特PWA—CSL4,以产生列控制信号的第五个比特PWA—CSL5 。 第十二触发器F40的输出端电耦接至第八触发器F36的输入端。
图17是其中一个列从电路1730的电路图，其构造为产生根据本发明另 一示例性实施例的图12的输入等待时间控制电路1700中的列地址。在图17 的示例性实施例中，第一列从电路1730可以包括第一选通电路1731和第二 选通电路1732。
在图17的示例性实施例中，第一选通信号1731可以响应于写地址控制 信号PWA1、 PWA2、 PWA3、 PWA4以及PWA5，锁存第一地址信号的比特 Ai，以产生第一选通信号Ai—1、 Ai—2、 Ai—3、 Ai—4和Ai—5。第二选通电路 1732可以响应于列控制信号PWA—CSLl、 PWA_CSL2、 PWA—CSL3 、
PWA—CSL4和PWA—CSL5,锁存第一选通信号Ai—1、 Ai—2、 Ai—3、 Ai—4和 Ai—5,以产生列地址信号的比特CAi。在图17的示例性实施例中，第一选通 电路1731可包括第一触发器F41、第二触发器F42和第三触发器F43、第四 触发器F44、以及第五触发器F45。
在图17的示例性实施例中，第一触发器F41可以响应于写地址控制信号 的第一个比特PWA1，锁存第一地址信号的比特Ai,以产生第一选通信号的 第一个比特Ai_l。第二触发器F42可以响应于写地址控制信号的第二个比特 PWA2,锁存第一地址信号的比特Ai,以产生第一选通信号的第二个比特 Ai—2。第三触发器F43可以响应于写地址控制信号的第三个比特PWA3,锁 存第一地址信号的比特Ai，以产生第一选通信号的第三个比特Ai—3。第四触 发器F44可以响应于写地址控制信号的第四个比特PWA4，锁存第一地址信 号的比特Ai,以产生第一选通信号的第四个比特Ai—4。第五触发器F45可以 响应于写地址控制信号的第五个比特PWA5,锁存第一地址信号的比特Ai, 以产生第一选通信号的第五个比特Ai—5。
在图17的示例性实施例中，第二选通电路1732可以包括第六触发器 F46、第七触发器F47、第八触发器F48、第九触发器F49、第十触发器F50。 第六触发器F46可以响应于列控制信号的第一个比特PWA—CSL1，锁存第一 选通信号的第一个比特Ai一l,以产生列地址信号的比特CAi。第七触发器F47 可以响应于列控制信号的第二个比特PWA—CSL2，锁存第一选通信号的第二 个比特Ai一2，以产生列地址信号的比特CAi。第八触发器F48可以响应于列 控制信号的第三个比特PWA—CSL3,锁存第一选通信号的第三个比特Ai一3， 以产生列地址信号的比特CAi。第九触发器F49可以响应于列控制信号的第 四个比特PWA—CSL4，锁存第一选通信号的第四个比特Ai—4,以产生列地址 信号的比特CAi。第十触发器F50可以响应于列控制信号的第五个比特 PWA—CSL5,锁存第一选通信号的第五个比特Ai—5，以产生列地址信号的比 特CAi。触发器F46、 F47、 F48、 F49和F50的输出端可彼此电耦接。
图18是存储体从电路1790的电路图，其构造为产生根据本发明另一示 例性实施例的图12的输入等待时间控制电路1700中的存储体地址。在图18 的示例性实施例中，存储体从电路1790可以包括第一选通电路1791、存储 体编码电路1792和第二选通电路1793。
在图18的示例性实施例中，第一选通电^各1791可以响应于写地址控制
信号PWA1、 PWA2、 PWA3、 PWA4以及PWA5，锁存第二地址信号的比特 BAi，以产生第一选通信号BAi—1、 BAi—2、 BAi—3、 BAi—4和BAi—5。存储 体编码电路1792可以对于第一选通信号BAi—1、 BAi—2、 BAi—3、 BAi—4和 BAi一5执行存储体编码，以产生编码信号。第二选通电路1793可以响应于列 控制信号PWA—CSL1 、 PWA—CSL2、 PWA—CSL3、 PWA—CSL4和PWA—CSL5, 锁存编码信号，以产生存储体地址信号的比特CBA。
在图18的示例性实施例中，第一选通电路1791可以包括第一触发器 F51、第二触发器F52、第三触发器F53、第四触发器F54、以及第五触发器 F55。第一触发器F51可以响应于写地址控制信号的第一个比特PWA1，锁存 第二地址信号的比特BAi，以产生第一选通信号的第一个比特BAi—1。第二 触发器F52可以响应于写地址控制信号的第二个比特PWA2，锁存第二地址 信号的比特BAi，以产生第一选通信号的第二个比特BAL2。第三触发器F53 可以响应于写地址控制信号的第三个比特PWA3,锁存第二地址信号的比特 BAi,以产生第一选通信号的第三个比特BAi—3。第四触发器F54可以响应于 写地址控制信号的第四个比特PWA4，锁存第二地址信号的比特BAi,以产 生第一选通信号的第四个比特BAi—4。第五触发器F55可以响应于写地址控 制信号的第五个比特PWA5,锁存第二地址信号的比特BAi，以产生第一选 通信号的第五个比特BAi—5 。
在图18的示例性实施例中，存储体编码电路1792可以包括第一存储体 编码器BCll、第二存储体编码器BC12、和第三存储体编码器BC13、第四 存储体编码器BC14以及第五存储体编码器BC15。第一存储体编码器BC11 可以对于第一选通信号的第一个比特BAi—1执行存储体编码，以产生编码信 号的第一个比特。第二存储体编码器BC12可以对于第一选通信号的第二个 比特BAi一2执行存储体编码，以产生编码信号的第二个比特。第三存储体编 码器BC13可以对于第一选通信号的第三个比特BAi一3执行存储体编码，以 产生编码信号的第三个比特。
在图18的示例性实施例中，第二选通电i 各1793可以包括第六触发器 F56、第七触发器F57、第八触发器F58、第九触发器F59、以及第十触发器 F60。第六触发器F56可以响应于列控制信号的第一个比特PWA—CSL1,锁 存编码信号的第一个比特，以产生存储体地址信号的比特CBA。第七触发器 F57可以响应于列控制信号的第二个比特PWA一CSL2，锁存编码信号的第二
个比特，以产生存储体地址信号的比特CBA。第八触发器F58可以响应于列 控制信号的第三个比特PWA一CSL3，锁存编码信号的第三个比特，以产生存 储体地址信号的比特CBA。第九触发器F59可以响应于列控制信号的第四个 比特PWA一CSL4，锁存编码信号的第四个比特，以产生存储体地址信号的比 特CBA。触发器F56、 F57、 F58、 F59和F60的输出端可彼此电耦接。
在本发明的另一示例性实施例中，图12至18的输入等待时间控制电路 1700与图3至10的输入等待时间控制电路1600的运行相似。在图12的输 入等待时间控制电路1700中，输入等待时间的最大值可以是7，脉冲长度可 以是4。
图19是根据本发明另一示例性实施例的图2的半导体存储设备中输入等 待控制电路1800的框图。在图19的输入等待时间控制电路1800中，例如， 输入等待时间的最大值可以是7,脉冲长度可以是4。
在图19的示例性实施例中，输入等待时间控制电路1800可以包括主电 路1810、第一列从电路1830、第二列从电路1850、第(n+l)列从电路1870、 以及存储体从电路1890。输入等待时间控制电路1800可以根据写等待时间 信号WL1至WL7，控制产生具有(n+l)个比特〈0:n〉的列地址信号CA和存储 体地址信号CBA的时间点。例如，输入等待时间控制电路1800可以通过将 地址信号AO至An和BAO延迟一段与写等待时间信号WLi对应的延迟时间， 控制激活列地址信号CA和存储体地址信号CBA的时间点。
在图19的示例性实施例中，主电路1810可以基于内部时钟信号PCLK， 写命令信号PWA,和具有七个比特WL1至WL7的写等待时间信号，产生具 有五个比特PWA—D1、 PWA—D2、 PWA—D3、 PWA—D4和PWA—D5的第一写 地址控制信号，具有五个比特PWA—AL1、 PWA—AL2、 PWA—AL3、 PWA—AL4 和PWA—AL5的第二写地址控制信号，和列控制信号PWA—CSL。
在图19的示例性实施例中，第一列从电路1830可以响应于具有五个比 特P^VA—Dl、 PWA—D2、 PWA—D3、 P\VA_D4和P^VA—D5的第一写i也址4空制 信号，具有五个比特PWA—AL1、 PWA—AL2、 PWA—AL3 、 PWA_AL4和 PWA—AL5的第二写地址控制信号和列控制信号PWAj:SL，以流水线模式选 通内部地址信号ADD的第一个比特AO，以产生列地址信号的第一个比特 CAO。第二列从电路1850可以响应于具有五个比特PWA_D1、 PWA_D2、 PWA一D3、 PWA一D4和PWA_D5的第一写地址控制信号，具有五个比特 PWA—ALl 、 PWA—AL2、 PWA—AL3、 PWA—AL4和PWA—AL5的第二写地址 控制信号和列控制信号PWA—CSL,以流水线;漠式选通内部地址信号ADD的 第二个比特Al，以产生列地址信号的第二个比特CA1。第(n+l)列从电路1870 可以响应于具有五个比特PWA—Dl 、PWA—D2、PWA—D3、PWA—D4和PWA—D5 的第一写地址控制信号，具有五个比特PWA—ALl、 PWA—AL2、 PWA_AL3、 PWA—AL4和PWA—AL5的第二写地址控制信号和列控制信号PWA_CSL，以 流水线模式选通内部地址信号ADD的第(n+l)个比特An，以产生列地址信号 的第(n+l)个比特CAn。
在图19的示例性实施例中，存储体从电路1890可以响应于具有五个比 特PWA—Dl、 PWA_D2、 PWA—D3、 PWA—D4和PWA—D5的第一写地址控制 信号，具有五个比特PWA—ALl 、 PWA—AL2、 PWA—AL3 、 PWA—AL4和 PWA一AL5的第二写地址控制信号和列控制信号PWAj:SL,以流水线模式选 通内部地址信号ADD的比特BAO,以产生存储体地址信号的比特CBA。例 如，内部地址信号ADD的比特BA0可以是用于存储体选择的比特。可以将 列控制信号CA0至CAn提供至列解码器1200，并可以将存储体地址信号CBA 提供至存储体解码器1250。
在图19的示例性实施例中，仅示出了 一个用于产生存储体地址信号CBA 的存储体从电路18卯。但是，可以理解的是，存储体地址信号可以包括任意 个比特，在输入等待时间控制电路1800中可以包括任意个用于产生具有任意 个比特的存储体地址信号的电路。
图20是根据本发明另一示例性实施例的图19的输入等待时间控制电路 1800中主电路1810的框图。在图20的示例性实施例中，主电路1810可以 包括写等待时间计数器1811、脉冲长度计数器1813、第一延迟电路1815、 和第二延迟电路1817。
在图20的示例性实施例中，写等待时间计数器1811可以响应于内部时 钟信号PCLK和写等待时间信号WL1至WL7，延迟考命令信号PWA,以产 生第一信号PWA—D。脉冲长度计数器1813可以响应于内部时钟信号PCLK, 将第一信号PWA—D延迟一脉冲长度(BL)，以产生列控制信号PWA—CSL和 第二信号PWA—AL。第一延迟电路1815可以响应于第一信号PWA一D，产生 具有五个比特PWA—D1 、 PWA—D2 、 PWA—D3 、 PWA_D4和PWA—D5的第一 写地址控制信号。五个比特PWA—Dl、 PWA—D2、 PWA—D3、 PWA—D4和
PWA—D5中的相邻比特可以具有与第一信号PWA—D的周期对应的相位差。 第二延迟电路1817可以响应于第二信号PWA—AL，产生具有五个比特 PWA—ALl 、 PWA—AL2、 PWA—AL3、 PWA—AL4和PWA—AL5的第二写地址 控制信号。五个比特PWA—ALl 、 PWA—AL2、 PWA—AL3 、 PWA—AL4和 PWA一AL5中相邻的比特可以具有与第二信号PWA—AL的周期对应的相位 差。
在图20的示例性实施例中，写等待时间计数器1811可以具有和图5所 示的写等待时间计数器1611相同的结构，因此为了简单起见，这里省略其进 一步的描述。
图21是根据本发明另 一示例性实施例的图20的主电路1810中脉冲长度 计数器1813的电路图。在图21的示例性实施例中，脉冲长度计数器1813可 以包括第一触发器1813a和第二触发器1813b。
在图21的示例性实施例中，第一触发器1813a可以响应于内部时钟信号 PCLK锁存第一信号PWA一D，以产生第二信号PWA一AL。第二触发器1813b 可以响应于内部时钟信号PCLK,锁存第二信号PWA一AL,以产生列控制信 号PWA—CSL。
图22是根据本发明另 一示例性实施例的图20的主电路1810中第 一延迟 电路1815的电路图。在图22的示例性实施例中，第一延迟电路1815可以包 括第三触发器1815a、第四触发器1815b、第五触发器1815c、第六触发器1815d 和第七触发器1815e。
在图22的示例性实施例中，第三触发器1815a可以响应于第一信号 PWAJD锁存输入端的信号，以产生第一写地址控制信号的第一个比特 PWA一D1。第四触发器1815b可以响应于第一信号PWA—D,锁存第一写地址 控制信号的第一个比特PWA一D1，以产生第一写地址控制信号的第二个比特 PWA一D2。第五触发器1815c可以响应于第一信号PWA_D,锁存第一写地址 控制信号的第二个比特PWA_D2，以产生第一写地址控制信号的第三个比特 PWAJD3。第六触发器1815d可以响应于第一信号PWA一D,锁存第一写地址 控制信号的第三个比特PWA一D3，以产生第一写地址控制信号的第四个比特 PWA一D4。第七触发器1815e可以响应于第一信号PW^JD,锁存第一写地址 控制信号的第四个比特PWA_D4,以产生第一写地址控制信号的第五个比特 PWA一D5。第七触发器1815e的输出端可电耦接至第三触发器1815a的输入 端。
图23是根据本发明另一示例性实施例的图20的主电路1810中第二延迟 电路1817的电路图。在图23的示例性实施例中，第二延迟电路1817可以包 括第八触发器1817a、第九触发器1817b、第十触发器1817c、第十一触发器 1817d和第十二触发器1817e。
在图23的示例性实施例中，第八触发器1817a可以响应于第二信号 PWA_AL,锁存输入端的信号，以产生第二写地址控制信号的第一个比特 PWA一AL1。第九触发器1817b可以响应于第二信号PWA一AL，锁存第二写地 址控制信号的第一个比特PWA一AL1，以产生第二写地址控制信号的第二个比 特PWA—AL2。第十触发器1817c可以响应于第二信号PWA—AL，锁存第二 写地址控制信号的第二个比特PWA—AL2,以产生第二写地址控制信号的第三 个比特PWA—AL3。第十一触发器1817d可以响应于第二信号PWA一AL，锁 存第二写地址控制信号的第三个比特PWA—AL3,以产生第二写地址控制信号 的第四个比特PWA_AL4。第十二触发器1817e可以响应于第二信号 PWA—AL,锁存第二写地址控制信号的第四个比特PWA一AL4，以产生第二写 地址控制信号的第五个比特PWA_AL5 。第十二触发器1817e的输出端电耦接 至第八触发器1817a的输入端。
图24是用于示意一个列从电路1830的电路图，其构造为用于产生#4居 本发明另一示例实施例的图19的输入等待时间控制电路1800中的列地址。 在图24的示例性实施例中，第一列从电路1830可以包括输入级1833、第一 选通电路1831、第二选通电路1832、以及输出级1834。第一选通电路1831 和第二选通电路1832可以共同组成选通电路1840。
在图24的示例性实施例中，输入级1833可以响应于写命令信号PWA, 锁存第一地址信号的比特Ai,以产生锁存的地址信号Ai_P的比特。第一选 通电路1831可响应于第一写地址控制信号PWAJD1、 PWA_D2、 PWA一D3、 PWA_D4和PWA—D5，对锁存的地址信号Ai—P的比特进行锁存，以产生第 一选通信号Ai—1、 Ai—2、 Ai—3、 Ai—4和Ai—5。第二选通电路1832可以响应 于具有五个比特PWA_AL1、 PWA_AL2、 PWA—AL3、 PWA—AL4和PWA—AL5 的第二写地址控制信号，锁存第一选通信号Ai—1、 Ai—2、 Ai—3、 Ai—4和Ai_5， 以产生第二选通信号。输出级1834可以响应于列控制信号PWA一CSL,锁存 第二选通信号，以产生列地址信号的比特CAi。例如，输入级1833和输出级
1834中的每一个都可以用触发器实现。
在图24的示例性实施例中，第一选通电路1831可以包括第一触发器 1831a、第二触发器1831b、第三触发器1831c、第四触发器1831d和第五触 发器1831e。第一触发器1831a可以响应于第一写地址控制信号的第一个比特 PWA—Dl,对锁存的地址信号Ai—P的比特进行锁存，以产生第一选通信号的 第一个比特Ai一l。第二触发器1831b可以响应于第一写地址控制信号的第二 个比特PWA一D2，对锁存的地址信号Ai—P的比特进行锁存，以产生第一选通 信号的第二个比特Ai一2。第三触发器1831c可以响应于第一写地址控制信号 的第三个比特PWA一D3，对锁存的地址信号Ai—P的比特进行锁存，以产生第 一选通信号的第三个比特Ai—3。第四触发器1831d可以响应于第一写地址控 制信号的第四个比特PWA一D4，对锁存的地址信号Ai—P的比特进行锁存，以 产生第一选通信号的第四个比特Ai—4。第五触发器1831e可以响应于第一写 地址控制信号的第五个比特PWA—D5,对锁存的地址信号Ai一P的比特进行锁 存，以产生第一选通信号的第五个比特Ai_5。
在图24的示例性实施例中，第二选通电路1732可以包括第六触发器 1832a、第七触发器1832b、第八触发器1832c、第九触发器1832d、第十触发 器1832e。第六触发器1832a可以响应于第二写地址控制信号的第一个比特 PWA_AL1,锁存第一选通信号的第一个比特Ai—1，以产生第二选通信号。第 七触发器1832b可以响应于第二写地址控制信号的第二个比特PWA—AL2，锁 存第一选通信号的第二个比特Ai—2，以产生第二选通信号。第八触发器1832c 可以响应于第二写地址控制信号的第三个比特PWA—AL3 ，锁存第 一选通信号 的第三个比特Ai—3,以产生第二选通信号。第九触发器1832d可以响应于第 二写地址控制信号的第四个比特PWA—AL4,锁存第一选通信号的第四个比特 Ai—4，以产生第二选通信号。触发器1832a、 1832b、 1832c、 1832d和1832e 的输出端可以彼此电耦接。
图25是用于示意存储体从电路1890的电路图，其构造为用于产生根据 本发明另一示例性实施例的图19的输入等待时间控制电路1800中的存储体 地址。在图25的示例性实施例中，存储体从电^各1890可以包括输入级1894、 第一选通电i 各1891、存储体编码电路1892、第二选通电路1893、以及输出 级1895。
在图25的示例性实施例中，输入级1894可以响应于写命令信号PWA, 的地址信号的比特。第一选通电
路1891可以响应于具有五个比特PWA_D 1 、 PWA—D2 、 PWA—D3 、 PWA—D4 和PWA—D5的第一写地址控制信号，对锁存的地址信号进行锁存，以产生具 有五个比特BAi—1、 BAi—2、 BAi—3、 BAi—4和BAi—5的第一选通信号。存储 体编码电路1892可以对第一选通信号BAi—1 、BAi—2、BAi—3、BAi—4和BAi—5 进行存储体编码，以产生编码信号。第二选通电路1893可以响应于具有五个 比特PWA—ALl、 PWA—AL2、 PWA—AL3、 PWA—AL4和PWA—AL5的第二写 地址控制信号，锁存编码信号，以产生第二选通信号。输出级1895可以响应 于列控制信号PWA—CSL,锁存第二选通信号，以产生存储体地址信号的比特 CBA。例如，输入级1894和输出级1895中的每一个都可以用触发器实现。
在图25的示例性实施例中，第一选通电路1891可以包括第一触发器 1891a、第二触发器1891b、第三触发器1891c、第四触发器1891d和第五触 发器1891e。第一触发器1891a可以响应于第一写地址控制信号的第一个比特 PWA_D1,对锁存的地址信号的比特进行锁存，以产生第一选通信号的第一 个比特BAi一l。第二触发器1891b可以响应于第一写地址控制信号的第二个 比特PWA—D2,对锁存的地址信号的比特进行锁存，以产生第一选通信号的 第二个比特BAi—2。第三触发器1891c可以响应于第一写地址控制信号的第 三个比特PWA—D3,对锁存的地址信号的比特进行锁存，以产生第一选通信 号的第三个比特BAi_3。第四触发器1891d可以响应于第一写地址控制信号 的第四个比特PWA—D4，对锁存的地址信号的比特进行锁存，以产生第一选 通信号的第四个比特BAi_4 。
在图25的示例性实施例中，存储体编码电路1892可以包括第一存储体 编码器1892a、第二存储体编码器1892b、第三存储体编码器1892c、第四存 储体编码器1892d和第五存储体编码器1892e。第一存储体编码器1892a可以 对第一选通信号的第一个比特BAi—1进行存储体编码，以产生编码信号的第 一个比特。第二存储体编码器1892b可以对第一选通信号的第二个比特BAi一2 进行存储体编码，以产生编码信号的第二个比特。第三存储体编码器1892c 可以对第一选通信号的第三个比特BAi—3进行存储体编码，以产生编码信号 的第三个比特。第四存储体编码器1892d可以对第一选通信号的第四个比特 BAi—4进行存储体编码，以产生编码信号的第四个比特。第五存储体编码器 1892e可以对第一选通信号的第五个比特BAi—5进行存储体编码，以产生编
码信号的第五个比特。
在图25的示例性实施例中，第二选通电路1893可以包括第六触发器 1893a、第七触发器1893b、第八触发器1893c、第九触发器1893d、第十触发 器1893e。第六触发器1893a可以响应于第二写地址控制信号的第一个比特 PWA—AL1,锁存编码信号的第一个比特，以产生第二选通信号。第七触发器 1893b可以响应于第二写地址控制信号的第二个比特PWA_AL2，锁存编码信 号的第二个比特，以产生第二选通信号。第八触发器1893c可以响应于第二 写地址控制信号的第三个比特PWA一AL3,锁存编码信号的第三个比特，以产 生第二选通信号。第九触发器1893d可以响应于第二写地址控制信号的第四 个比特PWA一AL4，锁存编码信号的第四个比特，以产生第二选通信号。第十 触发器1893e可以响应于第二写地址控制信号的第五个比特PWA—AL5,锁存 编码信号的第五个比特，以产生第二选通信号。触发器1893a、 1893b、 1893c、 1893d和1893e的输出端彼此电耦接。
图26是用于示意根据本发明另一示例性实施例的图19的输入等待时间 控制电路1800的运行的时序图。在图26中，例如，写等待时间可以假设为 7。在另一示例中，图26中示出的时钟信号CLK可以对应于图20所示的内 部时钟信号PCLK。
在图26的示例性实施例中，可以每隔两个时钟周期产生写命令WR。第 一信号PWA—D可以是写命令信号PWA的延迟形式(例如，通过图20的写等 待时间计数器1811延迟)。可以响应于第一信号PWA一D产生具有比特 PWA—Dl、 PWA—D2、 PWA—D3、 PWA—D4和P^VA—D5的第一写i也址4空制信 号。五个比特PWA一D1、 PWA—D2、 PWA—D3、 PWA—D4和PWA—D5中相邻 的比特可具有与第一信号PWA—D的周期对应的相位差。
在图26的示例性实施例中，为了方便描述，没有示出PWA—D5。列控 制信号PWA—CSL可以是第一信号PWA—D被延迟形式的信号(例如，通过图 20中脉冲长度计数器1813延迟一脉沖长度(BL))。第二信号PWA—AL可以是 第一信号PWA—D被延迟形式的信号(例如通过图20中的脉冲长度计数器 1813延迟一半脉冲长度)。可以响应于第二信号PWA一AL，产生具有比特 PWA—AL1、 PWA—AL2、 PWA—AL3、 PWA_AL4和PWA—AL5的第二写地址 控制信号。五个比特PWA—ALl、 PWA—AL2、 PWA—AL3 、 PWA—AL4和 PWA—AL5中的相邻比特可具有与第二信号PWA一AL的周期对应的相位差。
在图26的示例性实施例中，为了描述方便，没有示出PWA—AL5。可以 响应于写命令信号PWA,产生第一列从电路1830中包含的输入级1833的输 出信号Ai—P。可以响应于列控制信号PWA—CSL，产生列地址信号的比特CAi。
下文中，将更详细地描述图19至图26的示例性实施例中输入等待时间 控制电路1800的示例性运行。
在图11的示例性实施例中，在"最坏"的情况下，控制信号PWA—CSL1、 PWA—CSL2和PWA—CSL3和有效地址信号Ai—1、 Ai—2、和Ai—3之间的间距 可以是3个tCK。这里，tCK代表时钟信号CLK的周期。相反，在传统技术 中，控制信号和有效地址信号之间的间距可以低到等于或小于1个tCK。如 果控制信号和有效地址信号之间的间距大于阈值，则控制信号PWA—CSL1、 PWA—CSL2和PWA—CSL3的时序控制更容易控制，电路设计可更筒单，相关 的功率损耗也可减少。
参照图19至26,在输入等待时间控制电路1800的示例性运行中，输入 等待时间控制电路1800可以以流水线模式执行选通，并可产生列地址信号和 存储体地址信号。因此，包括输入等待时间控制电路1800的半导体存储设备 可以减少控制半导体存储设备的等待时间所需的触发器的数量，并可以增加 输入控制信号和有效地址信号之间的间距。
参照图19至图26，在输入等待时间控制电路1800的示例性运行中，输 入等待时间控制电路1800可以包括响应于写命令信号PWA而运行的输入级 和响应于列控制信号PWA一CSL而运行的输出级(例如，与图12的输入等待 时间控制电^各1700相反)。
参照图19至26，在输入等待时间控制电路1800的示例性运行中，可以 仅响应于一个控制信号PWA,输入地址信号的比特Ai和存储体地址信号的 比特BAi中的每一个。进一步，可以仅响应于一个控制信号PWA一CSL，输 出列地址信号的比特CAi和存储体地址信号的比特CBA中的每一个。
参照图19至26,在输入等待时间控制电路1800的示例性运行中，由于 输入等待时间控制电路1800中包含的从电路可以包括输入级、选通电路和输 出级，因此，可以串行输入地址信号的比特和存储体地址信号BAi的比特， 并且并行处理和串行输出。所以，输入等待时间控制电路1800可以减少由控 制信号中相位偏移(skew)引起的地址信号的建立时间和保持时间的不稳定 性。进一步，输入等待时间控制电路1800可以减少列地址信号和存储体地址
信号的相位偏移。
在本发明的另一示例性实施例中，包含输入等待时间控制电路的半导体 存储设备可以以流水线模式选通地址信号，以产生列地址信号和存储体地址 信号。因此，半导体存储设备可以减少用于充分控制该半导体存储设备的等 待时间所需的触发器的个数，以及可增加输入控制信号和有效地址信号之间 的间距。进一步，半导体存储设备可以具有较小的功率损耗，且在半导体集 成电路中可占用更小的面积。进一步，根据本发明的包括输入等待时间控制 电路的半导体存储设备可以控制建立时间和保持时间，并可以减少列地址信
号和存储体地址信号的相位偏移。
很明显，这里描述的本发明示例性实施例可以以各种方式改变。例如， 虽然上述本发明的示例性实施例涉及具有脉冲长度为4或8的输入等待时间 控制电路，但是可以理解，本发明的其他示例性实施例可以用于具有任意脉 沖长度的输入等待时间控制电路。
这样的变化不能被认为脱离了本发明典型性实施例的精神和保护范围， 所有对于本领域技术人员来说显而易见的修改都意在包含于下述权利要求的 保护范围内。
优先权声明
本申请要求2006年3月8日在韩国知识产权局(KIPO)申请的韩国专利申 请No.2006-21710，以及2006年9月25日在韩国知识产权局申请的韩国专利 申请No.2006-92619的优先权，其公开通过引用而全部包含于此。
权利要求
1、一种半导体存储设备，包括时钟缓冲器，构造为基于外部时钟信号产生内部时钟信号；命令解码器，构造用于解码外部命令信号，以产生写命令信号；以及输入等待时间控制电路，构造为基于内部时钟信号、写命令信号和写等待时间信号，以流水线模式选通地址信号，以产生列地址信号和存储体地址信号。
2、 如权利要求1所述的半导体存储设备，其中所述输入等待时间控制电 路包括主电路，构造为基于内部时钟信号、写命令信号和写等待时间信号，产 生列控制信号和写地址控制信号；至少一个列从电路，构造为响应于列控制信号和写地址控制信号，以流 水线模式选通第一地址信号，以产生列地址信号；以及至少一个存储体从电路，构造为响应于列控制信号和写地址控制信号， 以流水线模式选通第二地址信号，以产生存储体地址信号。
3、 如权利要求2所述的半导体存储设备，其中所述主电路包括写等待时间计数器，构造为响应于内部时钟信号和写等待时间信号，延 迟写命令信号，以产生第一信号；脉冲长度计数器，构造为响应于内部时钟信号，将第一信号延迟一脉冲 长度，以产生第二信号；第一延迟电路，构造为响应于写命令信号，产生具有多个比特的写地址 控制信号，所述写地址控制信号的相邻比特具有与写命令信号的周期对应的 相位差；以及第二延迟电路，构造为响应于第二信号，产生具有多个比特的列控制信 号，所述列控制信号的相邻比特具有与第二信号的周期对应的相位差。
4、 如权利要求3所述的半导体存储设备，其中所述写等待时间计数器基 于写等待时间信号的使能比特，设定写命令信号的延迟时间。
5、 如权利要求3所述的半导体存储设备，其中所述输入等待时间控制电 路具有的写等待时间是7，脉冲长度是8。
6、 如权利要求5所述的半导体存储设备，其中所述写等待时间计数器构 造为具有多个单元电路，所述每个单元电路包括多路器，构造为响应于写等待时间信号运行；以及触发器，构造为响应于内部时钟信号，锁存多路器的输出信号。
7、 如权利要求5所述的半导体存储设备，其中所述脉冲长度计数器包括 第一触发器，构造为响应于内部时钟信号锁存第一信号；第二触发器，构造为响应于内部时钟信号锁存第一触发器的输出信号； 第三触发器，构造为响应于内部时钟信号锁存第二触发器的输出信号；以及第四触发器，构造为响应于内部时钟信号锁存第三触发器的输出信号以 输出第二信号。
8、 如权利要求5所述的半导体存储设备，其中所述第一延迟电路包括 第一触发器，构造为响应于写命令信号，锁存输入端的信号，以产生写地址控制信号的第一个比特；第二触发器，构造为响应于写命令信号，锁存写地址控制信号的第一个 比特，以产生写地址控制信号的第二个比特；以及第三触发器，构造为响应于写命令信号，锁存写地址控制信号的第二个 比特，以产生写地址控制信号的第三个比特，所述第三触发器的输出端电耦 接至所述第 一触发器的输入端。
9、 如权利要求5所述的半导体存储设备，其中所述第二延迟电路包括 第一触发器，构造为响应于第二信号锁存输入端的信号，以产生列控制信号的第一个比特；第二触发器，构造为响应于第二信号锁存列控制信号的第一个比特，以 产生列控制信号的第二个比特；以及第三触发器，构造为响应于第二信号锁存列控制信号的第二个比特，以 产生列控制信号的第三个比特，所述第三触发器的输出端电耦接至所述第一 触发器的输入端。
10、 如权利要求5所述的半导体存储设备，其中所述每个列从电路包括 第一选通电路，构造为响应于写地址控制信号，锁存第一地址信号的第一个比特，以产生第一选通信号；以及第二选通电路，构造为响应于列控制信号，锁存第一选通信号，以产生 列地址信号的第一个比特。
11、 如权利要求IO所述的半导体存储设备，其中所述第一选通电路包括 第一触发器，构造为响应于写地址控制信号的第一个比特，锁存第一地址信号的第一个比特，以产生第一选通信号的第一个比特；第二触发器，构造为响应于写地址控制信号的第二个比特，锁存第一地址信号的第一个比特，以产生第一选通信号的第二个比特；以及第三触发器，构造为响应于写地址控制信号的第三个比特，锁存第一地址信号的第一个比特，以产生第一选通信号的第三个比特。
12、 如权利要求11所述的半导体存储设备，其中所述第二选通电路包括 第四触发器，构造为响应于列控制信号的第一个比特，锁存第一选通信号的第 一个比特，以产生列地址信号的第 一个比特；第五触发器，构造为响应于列控制信号的第二个比特，锁存第一选通信 号的第二个比特，以产生列地址信号的第一个比特；以及第六触发器，构造为响应于列控制信号的第三个比特，锁存第一选通信 号的第三个比特，以产生列地址信号的第 一个比特。
13、 如权利要求5所述的半导体存储设备，其中所述每个存储体从电路包括第一选通电路，构造为响应于写地址控制信号，锁存第二地址信号，以产生第一选通信号；存储体编码电路，构造为对第一选通信号执行存储体编码，以产生编码信号；以及第二选通电路，构造为响应于列控制信号，锁存编码信号，以产生存储 体地址信号的第一个比特。
14、 如权利要求13所述的半导体存储设备，其中所述第一选通电路包括 第一触发器，构造为响应于写地址控制信号的第一个比特，锁存第二地址信号的第一个比特，以产生第一选通信号的第一个比特；第二触发器，构造为响应于写地址控制信号的第二个比特，锁存第二地址信号的第一个比特，以产生第一选通信号的第二个比特；以及第三触发器，构造为响应于写地址控制信号的第三个比特，锁存第二地址信号的第一个比特，以产生第一选通信号的第三个比特。
15、 如权利要求14所述的半导体存储设备，其中所述存储体编码电路包括第一存储体编码器，构造为对于第一选通信号的第一个比特执行存储体编码，以产生编码信号的第一个比特；第二存储体编码器，构造为对于第一选通信号的第二个比特执行存储体编码，以产生编码信号的第二个比特；以及第三存储体编码器，构造为对于第一选通信号的第三个比特执行存储体 编码，以产生编码信号的第三个比特。
16、 如权利要求15所述的半导体存储设备，其中所述第二选通电路包括 第四触发器，构造为响应于列控制信号的第一个比特，锁存编码信号的第一个比特，以产生存储体地址信号的第一个比特；第五触发器，构造为响应于列控制信号的第二个比特，锁存编码信号的 第二个比特，以产生存储体地址信号的第一个比特；以及第六触发器，构造为响应于列控制信号的第三个比特，锁存编码信号的 第三个比特，以产生存储体地址信号的第一个比特。
17、 如权利要求3所述的半导体存储设备，其中所述输入等待时间控制 电路具有的写等待时间是7，脉冲长度是4。
18、 如权利要求17所述的半导体存储设备，其中所述脉冲长度计数器包括第一触发器，构造为响应于内部时钟信号锁存第一信号；以及 第二触发器，构造为响应于内部时钟信号锁存第一触发器的输出信号以 输出第二信号。
19、 如权利要求17所述的半导体存储设备，其中所述第一延迟电路包括 第一触发器，构造为响应于写命令信号，锁存输入端的信号，以产生写地址控制信号的第一个比特；第二触发器，构造为响应于写命令信号，锁存写地址控制信号的第一个 比特，以产生写地址控制信号的第二个比特；第三触发器，构造为响应于写命令信号，锁存写地址控制信号的第二个 比特，以产生写地址控制信号的第三个比特；第四触发器，构造为响应于写命令信号，锁存写地址控制信号的第三个 比特，以产生写地址控制信号的第四个比特；以及第五触发器，构造为响应于写命令信号，锁存写地址控制信号的第四个 比特，以产生写地址控制信号的第五个比特，所述第五触发器的输出端电耦接至所述第一触发器的输入端。
20、 如权利要求17所述的半导体存储设备，其中所述第二延迟电路包括 第一触发器，构造为响应于第二信号，锁存输入端的信号，以产生列控制信号的第一个比特；第二触发器，构造为响应于第二信号，锁存列控制信号的第一个比特， 以产生列控制信号的第二个比特；第三触发器，构造为响应于第二信号，锁存列控制信号的第二个比特， 以产生列控制信号的第三个比特；第四触发器，构造为响应于第二信号，锁存列控制信号的第三个比特， 以产生列控制信号的第四个比特；以及第五触发器，构造为响应于第二信号，锁存列控制信号的第四个比特， 以产生列控制信号的第五个比特，所述第五触发器的输出端电耦接至所述第 一触发器的输入端。
21、 如权利要求17所述的半导体存储设备，其中所述每个列从电路包括 第一选通电路，构造为响应于写地址控制信号，锁存第一地址信号，以产生第一选通信号；以及第二选通电路，构造为响应于列控制信号，锁存第一选通信号，以产生 列地址信号的第一个比特。
22、 如权利要求21所述的半导体存储设备，其中所述第一选通电路包括 第一触发器，构造为响应于写地址控制信号的第一个比特，锁存第一地址信号的第 一个比特，以产生第 一选通信号的第一个比特；第二触发器，构造为响应于写地址控制信号的第二个比特，锁存第一地 址信号的第 一个比特，以产生第 一选通信号的第二个比特；第三触发器，构造为响应于写地址控制信号的第三个比特，锁存第一地 址信号的第一个比特，以产生第一选通信号的第三个比特；第四触发器，构造为响应于写地址控制信号的第四个比特，锁存第一地 址信号的第一个比特，以产生第一选通信号的第四个比特；以及第五触发器，构造为响应于写地址控制信号的第五个比特，锁存第一地 址信号的第一个比特，以产生第一选通信号的第五个比特。
23、 如权利要求22所述的半导体存储设备，其中所述第二选通电路包括 第六触发器，构造为响应于列控制信号的第一个比特，锁存第一选通信 号的第 一个比特，以产生列地址信号的第 一个比特；第七触发器，构造为响应于列控制信号的第二个比特，锁存第一选通信号的第二个比特，以产生列地址信号的第一个比特；第八触发器，构造为响应于列控制信号的第三个比特，锁存第一选通信 号的第三个比特，以产生列地址信号的第一个比特；第九触发器，构造为响应于列控制信号的第四个比特，锁存第一选通信 号的第四个比特，以产生列地址信号的第一个比特；以及第十触发器，构造为响应于列控制信号的第五个比特，锁存第一选通信 号的第五个比特，以产生列地址信号的第一个比特。
24、 如权利要求17所述的半导体存储设备，其中所述每个存储体从电路 包括第一选通电路，构造为响应于写地址控制信号，锁存第二地址信号，以 产生第一选通信号；存储体编码电路，构造为对第一选通信号执行存储体编码，以产生编码 信号；以及第二选通电路，构造为响应于列控制信号，锁存编码信号，以产生存储 体地址信号的第一个比特。
25、 如权利要求24所述的半导体存储设备，其中所述第一选通电路包括 第一触发器，构造为响应于写地址控制信号的第一个比特，锁存第二地址信号的第 一个比特，以产生第 一选通信号的第 一个比特；第二触发器，构造为响应于写地址控制信号的第二个比特，锁存第二地 址信号的第一个比特，以产生第一选通信号的第二个比特；第三触发器，构造为响应于写地址控制信号的第三个比特，锁存第二地 址信号的第一个比特，以产生第一选通信号的第三个比特；第四触发器，构造为响应于写地址控制信号的第四个比特，锁存第二地 址信号的第一个比特，以产生第一选通信号的第四个比特；以及第五触发器，构造为响应于写地址控制信号的第五个比特，锁存第二地 址信号的第一个比特，以产生第一选通信号的第五个比特。
26、 如权利要求25所述的半导体存储设备，其中所述存储体编码电路包括第一存储体编码器，构造为对第一选通信号的第一个比特执行存储体编码，以产生编码信号的第一个比特；第二存储体编码器，构造为对第一选通信号的第二个比特执行存储体编 码，以产生编码信号的第二个比特；第三存储体编码器，构造为对第一选通信号的第三个比特执行存储体编 码，以产生编码信号的第三个比特；第四存储体编码器，构造为对第 一选通信号的第四个比特执行存储体编 码，以产生编码信号的第四个比特；以及第五存储体编码器，构造为对第 一选通信号的第五个比特执行存储体编 码，以产生编码信号的第五个比特。
27、 如权利要求26所述的半导体存储设备，其中所述第二选通电路包括 第六触发器，构造为响应于列控制信号的第一个比特，锁存编码信号的第一个比特，以产生存储体地址信号的第一个比特；第七触发器，构造为响应于列控制信号的第二个比特，锁存编码信号的 第二个比特，以产生存储体地址信号的第一个比特；第八触发器，构造为响应于列控制信号的第三个比特，锁存编码信号的 第二个比特，以产生存储体地址信号的第一个比特；第九触发器，构造为响应于列控制信号的第四个比特，锁存编码信号的 第二个比特，以产生存储体地址信号的第一个比特。
28、 如权利要求1所述的半导体存储设备，其中所述输入等待时间控制 电^各包4舌主电路，构造为基于内部时钟信号、写命令信号和写等待时间信号，产 生列控制信号、第一写地址控制信号、和第二写地址控制信号；至少一个列从电路，构造为响应于列控制信号、第一写地址控制信号、 和第二写地址控制信号，以流水线;模式选通第一地址信号，以产生列地址信 号；以及至少一个存储体从电路，构造为响应于列控制信号、第一写地址控制信 号、和第二写地址控制信号，以流水线模式选通第二地址信号，以产生存储 体地址信号。
29、 如权利要求28所述的半导体存储设备，其中所述主电路包括写等待时间计数器，构造为响应于内部时钟信号和写等待时间信号，延 迟写命令信号，以产生第一信号； 1脉冲长度计数器，构造为将第一信号延迟一脉冲长度，以产生列控制信 号，以及构造为响应于内部时钟信号，将第一信号延迟与脉冲长度一半对应 的第一时间，以产生第二信号；第一延迟电路，构造为响应于第一信号，产生具有多个比特的第一写地 址控制信号，所述第一写地址控制信号的相邻比特具有与第一信号的周期对应的相位差；以及第二延迟电路，构造为响应于第二信号，产生具有多个比特的第二写地 址控制信号，所述第二写地址控制信号的相邻比特具有与第二信号的周期对 应的相位差。
30、 如权利要求29所述的半导体存储设备，其中所述写等待时间计数器 基于写等待时间信号的使能比特，设定写命令信号的延迟时间。
31、 如权利要求29所述的半导体存储设备，其中所述脉冲长度计数器包括第一触发器，构造为响应于内部时钟信号锁存第一信号，以产生第二信 号；以及第二触发器，构造为响应于内部时钟信号锁存第二信号，以产生列控制 信号。
32、 如权利要求29所述的半导体存储设备，其中所述第一延迟电路包括 第一触发器，构造为响应于第一信号，锁存输入端的信号，以产生第一写地址控制信号的第一个比特；第二触发器，构造为响应于第一信号，锁存第一写地址控制信号的第一 个比特，以产生写地址控制信号的第二个比特；第三触发器，构造为响应于第一信号，锁存第一写地址控制信号的第二 个比特，以产生第 一写地址控制信号的第三个比特；第四触发器，构造为响应于第一信号，锁存第一写地址控制信号的第三 个比特，以产生第一写地址控制信号的第四个比特；以及第五触发器，构造为响应于第一信号，锁存第一写地址控制信号的第四 个比特，以产生第一写地址控制信号的第五个比特，所述第五触发器的输出 端电耦接至所述第一触发器的输入端。
33、 如权利要求29所述的半导体存储设备，其中所述第二延迟电路包括: 第一触发器，构造为响应于第二信号锁存输入端的信号，以产生第二写地址控制信号的第一个比特；第二触发器，构造为响应于第二信号锁存第二写地址控制信号的第一个比特，以产生第二写地址控制信号的第二个比特；第三触发器，构造为响应于第二信号锁存第二写地址控制信号的第二个 比特，以产生第二写地址控制信号的第三个比特；第四触发器，构造为响应于第二信号锁存第二写地址控制信号的第三个 比特，以产生第二写地址控制信号的第四个比特；以及第五触发器，构造为响应于第二信号锁存第二写地址控制信号的第四个 比特，以产生第二写地址控制信号的第五个比特，所述第五触发器的输出端 电耦接至所述第 一触发器的输入端。
34、 如权利要求29所述的半导体存储设备，其中所述每个列从电路包括 输入级，构造为响应于写命令信号，锁存第一地址信号，以产生锁存的地址信号；第一选通电路，构造为响应于第一写地址控制信号，对锁存的地址信号 进行锁存，以产生第一选通信号；第二选通电路，构造为响应于第二写地址控制信号，锁存第一选通信号， 以产生第二选通信号；以及输出级，构造为响应于列控制信号，锁存第二选通信号，以产生列地址 信号的第一个比特。
35、 如权利要求34所述的半导体存储设备，其中所述输入级和输出级中 的每一个都包括触发器。
36、 如权利要求34所述的半导体存储设备，其中所述第一选通电路包括 第一触发器，构造为响应于第一写地址控制信号的第一个比特，对锁存的地址信号进行锁存，以产生第 一选通信号的第 一 个比特；第二触发器，构造为响应于第一写地址控制信号的第二个比特，对锁存 的地址信号进行锁存，以产生第 一选通信号的第二个比特；第三触发器，构造为响应于第一写地址控制信号的第三个比特，对锁存 的地址信号进行锁存，以产生第 一选通信号的第三个比特；第四触发器，构造为响应于第一写地址控制信号的第四个比特，对锁存 的地址信号进行锁存，以产生第一选通信号的第四个比特；以及第五触发器，构造为响应于第一写地址控制信号的第五个比特，对锁存的地址信号进行锁存，以产生第 一选通信号的第五个比特。
37、 如权利要求36所述的半导体存储设备，其中所述第二选通电路包括 第六触发器，构造为响应于第二写地址控制信号的第一个比特，锁存第一选通信号的第一个比特，以产生第二选通信号；第七触发器，构造为响应于第二写地址控制信号的第二个比特，锁存第 一选通信号的第二个比特，以产生第二选通信号；第八触发器，构造为响应于第二写地址控制信号的第三个比特，锁存第 一选通信号的第三个比特，以产生第二选通信号；第九触发器，构造为响应于第二写地址控制信号的第四个比特，锁存第 一选通信号的第四个比特，以产生第二选通信号；以及第十触发器，构造为响应于第二写地址控制信号的第五个比特，锁存第 一选通信号的第五个比特，以产生第二选通信号。
38、 如权利要求29所述的半导体存储设备，其中所述每个存储体从电路 包括输入级，构造为响应于写命令信号，锁存第二地址信号，以产生锁存的 地址信号；第一选通电路，构造为响应于第一写地址控制信号，对锁存的地址信号 进行锁存，以产生第一选通信号；存储体编码电路，构造为对于第一选通信号执行存储体编码，以产生编 码信号；以及第二选通电路，构造为响应于第二写地址控制信号，锁存编码信号，以 产生第二选通信号；以及输出级，构造为响应于列控制信号，锁存第二选通信号，以产生存储体 地址信号的第一个比特。
39、 如权利要求38所述的半导体存储设备，其中所述输入级和输出级中 的每一个都包括触发器。
40、 如权利要求34所述的半导体存储设备，其中所述第一选通电路包括: 第一触发器，构造为响应于第一写地址控制信号的第一个比特，对锁存的地址信号的第 一个比特进行锁存，以产生第一选通信号的第 一个比特；第二触发器，构造为响应于第一写地址控制信号的第二个比特，对锁存 的地址信号的第 一个比特进行锁存，以产生第 一选通信号的第二个比特； 第三触发器，构造为响应于第一写地址控制信号的第三个比特，对锁存的地址信号的第 一个比特进行锁存，以产生第 一选通信号的第三个比特；第四触发器，构造为响应于第一写地址控制信号的第四个比特，对锁存的地址信号的第一个比特进行锁存，以产生第一选通信号的第四个比特；以 及第五触发器，构造为响应于第一写地址控制信号的第五个比特，对锁存 的地址信号的第一个比特进行锁存，以产生第 一选通信号的第五个比特。
41、 如权利要求40所述的半导体存储设备，其中所述存储体编码电路包括第一存储体编码器，构造为对于第一选通信号的第一个比特执行存储体 编码，以产生编码信号的第一个比特；第二存储体编码器，构造为对于第 一选通信号的第二个比特执行存储体 编码，以产生编码信号的第二个比特；第三存储体编码器，构造为对于第一选通信号的第三个比特执行存储体 编码，以产生编码信号的第三个比特；第四存储体编码器，构造为对于第 一选通信号的第四个比特执行存储体 编码，以产生编码信号的第四个比特；以及第五存储体编码器，构造为对于第一选通信号的第五个比特执行存储体 编码，以产生编码信号的第五个比特。
42、 如权利要求40的半导体存储设备，其中所述第二选通电路包括 第六触发器,构造为响应于第二写地址控制信号的第一个比特，锁存编码信号的第一个比特，以产生第二选通信号；第七触发器，构造为响应于第二写地址控制信号的第二个比特，锁存编 码信号的第二个比特，以产生第二选通信号；第八触发器，构造为响应于第二写地址控制信号的第三个比特，锁存编 码信号的第三个比特，以产生第二选通信号；第九触发器，构造为响应于第二写地址控制信号的第四个比特，锁存编 码信号的第四个比特，以产生第二选通信号；以及第十触发器，构造为响应于第二写地址控制信号的第五个比特，锁存编 码信号的第五个比特，以产生第二选通信号。
43、 一种控制半导体存储设备的输入等待时间的方法，包括 基于内部时钟信号、写命令信号和写等待时间信号，产生列控制信号和 写地址控制信号；响应于列控制信号和写地址控制信号，以流水线模式选通第一地址信号， 以产生列地址信号；以及响应于列控制信号和写地址控制信号，以流水线模式选通第二地址信号， 以产生存储体地址信号。
44、 一种输入等待时间控制电路，包括主电路，构造为基于内部时钟信号、写命令信号和写等待时间信号，产 生列控制信号和第一写地址控制信号；至少一个列从电路，构造为响应于列控制信号以及第一写地址控制信号 和第二写地址控制信号两个中的一个，以流水线;漠式选通第一地址信号，以 产生列地址信号；以及至少一个存储体从电路，构造为响应于列控制信号和第一和第二写地址 控制信号两个中的至少一个，以流水线模式选通第二地址信号，以产生存储 体地址信号。
45、 如权利要求44所述的输入等待时间控制电路，其中所述主电路还构 造为产生第二写地址控制信号。
46、 如权利要求44所述的输入等待时间控制电路，其中如果主电路不构 造为产生第二写地址控制信号，则至少一个列从电路响应于列控制信号和第 一写地址控制信号运行。
47、 如权利要求45所述的输入等待时间控制电路，其中如果主电路不构 造为产生第二写地址控制信号，则至少一个列从电路响应于列控制信号和第 二写地址控制信号运行。
48、 如权利要求44所述的输入等待时间控制电路，其中如果主电路不构 造为产生第二写地址控制信号，则至少一个存储体从电路响应于列控制信号 和第一写地址控制信号运行。
49、 如权利要求45所述的输入等待时间控制电路，其中如果主电路不构 造为产生第二写地址控制信号，则至少 一个存储体从电路响应于列控制信号、 第一写地址控制信号和第二写地址控制信号运行。
全文摘要
输入等待时间控制电路、半导体存储设备及方法。半导体存储设备包括时钟缓冲器，基于外部时钟信号产生内部时钟信号；命令解码器，解码外部命令信号以产生写命令信号；输入等待时间控制电路，基于内部时钟信号、写命令信号和写等待时间信号以流水线模式选通地址信号，产生列地址信号和存储体地址信号。输入等待时间控制电路包括主电路，基于内部时钟信号、写命令信号和写等待时间信号产生列控制信号和第一写地址控制信号；至少一个列从电路，根据列控制信号、及第一、二写地址控制信号中的一个，以流水线模式选通第一地址信号，产生列地址信号；及至少一个存储体从电路，根据列控制信号、第一、二写地址控制信号中的一个，以流水线模式选通第二地址信号，产生存储体地址信号。
文档编号G11C11/409GK101097777SQ200710128898
公开日2008年1月2日 申请日期2007年3月8日 优先权日2006年3月8日
发明者张星珍, 金成勋, 金敬镐, 金正烈 申请人:三星电子株式会社