专利名称：用于在多nand快闪存储器装置的共同操作期间降低峰值功率消耗的设备及方法
技术领域：
本发明大体来说涉及多芯片非易失性存储器，且更特定来说涉及在执行向多芯片NAND快闪存储器装置的NAND快闪存储器发出的存储器命令期间降低峰值功率消耗。
背景技术：
非易失性存储器是在不再向所述存储器提供电力之后仍可继续存储数据的存储器。"快闪存储器"(因可同时从多个存储器单元擦除数据而得名)是非易失性存储器的实例。典型的快闪存储器包含具有以存储器行及列布置的单元的存储器单元阵
列。所述阵列细分为存储器单元块。虽然块内的单元中的每一者可经电编程以个别地存储器数据，但可以块层级从所述单元擦除数据。
快闪存储器的常见实例是NAND快闪存储器。用于NAND快闪存储器装置的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接到字线。然而，每一存储器单元不直接连接到列位线。相反，所述阵列的存储器单元以串("NAND串")布置在一起，其中所述存储器单元在源极线与列位线之间源极到漏极串联连接在一起。所述NAND串在所述源极线与所述列位线之间可具有多达32个存储器单元。
然后，行解码器通过选择连接一行存储器单元的控制栅极的字线启动所述存储器
单元来存取NAND快闪存储器装置的存储器阵列。此外，驱动连接到每一串的未经选定存储器单元的控制栅极的字线，使得相应的存储器单元以不受其所存储数据值限制的方式通过电流。然后，电流穿过每一串联连接的串而从源极线流到列位线，其仅受每一串的经选定存储器单元的限制。众所周知，此将所选定存储器单元行的当前已编码数据值置于将在作为数据输出之前感测并放大的列位线上。
为在相对小的封装中提供更大的存储器密度，可将多个NAND快闪存储器封装在一起作为一个装置以提供多芯片NAND快闪存储器装置。在某些布置中，所述NAND快闪存储器共享共用电路及总线，使得从表面来看，所述多个NAND快闪存储器作为单个较大容量的NAND快闪存储器装置控制及操作。因此，可通过所述NAND快闪存储器中的一者或一些来执行向所述多芯片存储器装置发出的存储器命令，而向所述多芯片存储器发出的其它存储器命令由所有所述NAND快闪存储器执行。后一种类型的存储器命令经常称作全局存储器命令，其导致所有或大量离散NAND快闪存储器的同时共同操作。
7全局存储器命令的实例是重置命令，其可用于中止进行中的命令序列且将个别 NAND快闪存储器放置在己知条件下。因此，当向多芯片NAND快闪存储器装置发 出全局重置命令时，所述多芯片存储器中的所有个别NAND快闪存储器通过执行所 述重置命令来响应。
作为向多芯片装置发出全局存储器命令的结果，由于多个装置开始对所述存储器 命令的执行，因此其功率消耗存在突然增加。举例来说，所述全局存储器命令可需要 启动机载电荷泵并提供用于实施所述命令的升高电压。所述突然增加将重大负载置于 向所述多芯片装置提供电力的电源上。在其中所述电源具有不足容量的情况下，电压 及电流可骤降，因此不仅影响所述多芯片装置的性能，而且还影响依赖于同一电源的 其它电装置。在电池供电的应用中，由于电源处置峰值功率需求的有限可用性以及有 限的电力总可用性，功率消耗的突然增加并非期望。
因此，需要一种减轻响应于向多芯片装置发出全局命令而发生的峰值功率需求的 系统及方法
发明内容
图1是其中可实施本发明的实施例的NAND快闪存储器的简化框图。 图2是具有多个如图1所示的NAND快闪存储器的多芯片NAND快闪存储器的 简化框图。
图3是用于根据本发明的实施例执行向多芯片NAND存储器发出的全局存储器 命令的流程图。
图4是用于执行可以全局方式发出并如图3中所示执行的第一空闲重置命令的流 程图。
图5是根据本发明的实施例的包括非易失性数据存储装置的系统的简化框图。
具体实施例方式
下文论述某些细节以提供对本发明的充分了解。然而，所属技术领域中的技术人 员应清楚，无需这些特定细节也可实践本发明。此外，本文所说明的本发明特定实施 例是以实例的方式提供的且不应用于将本发明的范围限定为这些特定实施例。在其它 实例中，未详细显示所熟知的电路、控制信号、定时协议及软件操作，以避免不必要 地模糊本发明。
图1是根据本发明的实施例的NAND快闪存储器100的一部分的简化框图。如 图1中所示，已简化存储器100以聚焦于有助于了解本发明的存储器特征。所属技术 领域中的技术人员已知对快闪存储器的内部电路及功能的更加详细了解。存储器100包括具有以行及列方式布置的多个存储器单元的存储器阵列102。所述存储器单元中 的每一者包括能够为数据的非易失性存储保存电荷的浮动栅极场效晶体管。可在个别 单元的基础上通过对浮动栅极充电来对所述单元中的每一者进行电编程。存储器阵列 102的行布置成块，其中存储器块是存储器阵列102的某一离散部分。所述存储器单
元通常可以块为单位擦除。然而，可以比存储器块更细的增量将数据存储于存储器阵
列102中。行解码器及列解码器电路130、 134对存储器地址进行解码以存取存储器 阵列102中的对应存储器位置。数据寄存器140及可选高速缓存寄存器142临时存储 从存储器阵列102读取的数据或将要写入存储器阵列102的数据。
在装置总线116上向1/0控制114提供命令、数据及地址信号，装置总线116被 多路复用以用于接收各种信号。正在接收各种信号中的那一种由提供到控制逻辑128 的控制信号118确定。响应于指示正在装置总线116上向1/0控制114提供命令信号 的控制信号118，所述命令信号由I/O控制114接收且对应的命令由命令寄存器120 锁存。经由内部命令总线122将所锁存的命令提供到控制逻辑128，其中对命令进行 解码且通过控制逻辑128产生对应的内部控制信号以执行所需命令。响应于指示正在 装置总线116上向I/O控制114提供地址信号的控制信号118，接收所述地址信号且 对应的地址被锁存在地址寄存器112中。状态寄存器126用于锁存经由内部状态总线 127从控制逻辑128向其提供的状态信息。所述状态信息由控制逻辑128响应于接收 请求操作的状态的命令而产生。
控制逻辑128耦合到晶体管132以提供可用于指示各种存储器操作的完成的准备 就绪/忙碌信号R/B弁。所述信号通常为高(HIGH)，且在命令被写入装置之后转换为 低(LOW)。当完成当前存储器操作时，所述R/B弁信号转换回HIGH。
耦合到控制逻辑128的定位器146可用于对时间延迟进行定时。如将在下文中更 加详细地说明，定时器146可用于错开多芯片NAND快闪存储器的个别NAND快闪 存储器对全局存储器命令的执行，以避免使所有所述NAND快闪存储器同时开始起 始所述全局存储器命令。定位器146为常规定位器且可使用所熟知的电路及设计实 施。控制逻辑128进一步耦合到多电路小片启用(MDE)逻辑150。所述MDE逻辑接 收用于针对多芯片应用识别NAND快闪存储器100的MDE信号。举例来说，在具有 两个NAND快闪存储器的多芯片应用中，到所述存储器中的一者的MDE逻辑150 的输入可耦合到供电电压VCC且到其它存储器的MDE逻辑150的输入可耦合到接 地VSS。基于施加到MDE逻辑150的信号，向控制逻辑128提供NAND快闪存储器 的识别信息。如所属技术领域中已知，当使用较大数量的NAND快闪存储器时，可 修改所述MDE逻辑以接收更多信号，以便可唯一地识别所述存储器中的每一者。
耦合到控制逻辑128的锁存器148用于存储关于NAND快闪存储器100的状态 的各种信息。锁存器148中所包括的锁存器中的每一者可由控制逻辑128设置为第一 状态或第二状态。基于锁存器的状态，控制逻辑128可确定存储器的操作模式(例如， 设置为第一状态以指示第一操作模式且设置为第二状态以指示第二操作模式)或事件是否已发生(例如，在存储器100的初始加电时设置为第一状态及在所述事件已发生 之后设置为第二状态)。锁存器148为常规锁存器，且可如所属技术领域中的技术人
员所熟知的那样设计及操作。
在操作中，可通过提供控制、命令及地址信号的组合来存取存储器阵列102。举 例来说，为执行读取操作，向控制逻辑128提供控制信号118的第一组合以指示命令 信号被施加到装置总线116。控制逻辑128产生使I/O控制114接收所述命令信号且 使对应的命令被锁存到命令寄存器128中的内部控制信号。控制逻辑128对所述读取 命令进行解码且开始产生用于存取存储器阵列102的内部控制信号。
向控制逻辑128提供控制信号118的第二组合以指示地址信号被施加到装置总线 116。所述控制逻辑产生使I/O控制114接收所述地址信号且使对应的地址被锁存到 地址寄存器112中的内部控制信号。经由内部地址总线124将所述地址提供到行解码 器电路130及列解码器电路134以对所述地址进行解码并存取对应于所锁存地址的存 储器位置。
从存储器阵列102读取具有将被存取的存储器位置的存储器单元页且将其存储 在数据寄存器140中。在将来自所述存储器页的数据在内部数据总线144上提供到I/0 控制114之前将其传送到次要(及可选)高速缓存寄存器142。所述高速缓存寄存器 可用于临时存储所述数据页以释放数据寄存器140以针对存储器阵列102的后续存取 操作存储另一数据页。将所述数据页从高速缓存寄存器142传送到1/0控制114。基 于所述地址，在装置总线116上输出来自所述数据页的适当数据。
写入操作以类似方式发生，除了在控制信号的第二组合之后，向控制逻辑128 提供控制信号的第三组合以指示正在装置总线116上提供将被写入到对应于所述地 址的存储器位置的数据。在内部数据总线144上将1/0控制114所接收的数据提供到 高速缓存寄存器142以写入到存储器阵列102。
图2图解说明多芯片NAND快闪存储器200。多芯片存储器200包括N个单独 的NAND快闪存储器202-208，其共享控制总线220及输入-输出(I/0)总线230。NAND 快闪存储器202-208通常包括在单个装置封装中以提供高密度、小形式因数的多芯片 存储器。
NAND快闪存储器202-208中的每一者以常规方式编程或具有电连接的相应 MDE逻辑150以具有唯一的识别信息。在替代实施例中，用所述识别信息对锁存器 148中所包括的非易失性芯片识别锁存器编程。如图2中所示，将第一 NAND快闪存 储器202识别为芯片0且将第二 NAND快闪存储器204识别为芯片1。通过增大芯片 编号识别剩余的NAND快闪存储器，其中将最后两个装置206及208分别识别为芯 片(N-1)及芯片N。
外部存储器控制器(未显示)经由控制总线220提供控制信号的组合，且经由 1/O总线230提供命令、地址及数据信号以执行各种存储器操作。控制总线220包括 用于向每一装置提供各种控制信号的信号线路。控制信号的实例为已知的CE#、 CLE、ALE、 WE#、 RE弁及WP弁。在图2所示的实施例中，将单独的MDE信号提供到分别 在MDE终端240、242、244及246上的NAND快闪存储器202-208，以设置相应NAND 快闪存储器202-208中的每一者的识别信息。I/O总线230包括多个信号线路且显示 为八位宽总线I/O[7:0]。也可使用不同位宽的I/O总线。
在操作中，在控制及I/O总线220、 230上向所有NAND快闪存储器202-208提 供控制、命令、地址及数据信号。然而，只有那些由相应CE弁信号启动的存储器将接 收并响应于所述信号。
如前文所论述，可通过启动所有所述NAND快闪存储器202-208并在控制及I/O 总线220、 230上提供适当的控制及命令信号来从存储器控制器发出全局存储器命令。 常规上，NAND快闪存储器202-208中的每一者开始同时执行所述存储器命令，(也 如前文所论述)此可对耦合到多芯片存储器200的电源(未显示)提出重大峰值功率 需求。此情况在其中电力由电池或另一种受限制的电力来源提供的应用中尤其不期 望。
图3是图解说明用于根据本发明的实施例执行向NAND快闪存储器202-208(图 2)发出的全局存储器命令的例行程序300的流程图。例行程序300由NAND快闪存 储器202-208中的每一者的控制逻辑128响应于接收全局命令而同时执行。通常，所 有所述NAND快闪存储器202-208执行例行程序300导致相继起始在步骤302向所有 所述NAND快闪存储器202-208发出的全局存储器命令。以此方式，可通过延迟每一 存储器202-208响应于接收所述全局存储器命令而开始执行所述全局存储器命令的时 间来降低峰值功率消耗，从而减小对向多芯片NAND快闪存储器200提供电力的电 源的要求。全局存储器命令的实例是向所有所述NAND快闪存储器202-208发出的用 以中止进行中的命令序列、清空命令寄存器120及将NAND快闪存储器202-208放置 在已知条件下的重置命令(FFh)。可以全局方式向NAND快闪存储器202-208发出的 其它存储器命令在所属技术领域中为已知且可根据本发明的实施例执行。本发明的实 施例并非既定限定为任何特定全局存储器命令，而是仅限定为所附权利要求书中所陈 述的那些。
在步骤302处，NAND快闪存储器202-208中的每一者接收全局存储器命令。响 应于接收所述全局存储器命令，NAND快闪存储器202-208执行图3中所图解说明的 例行程序。步骤304处的询问仅对于NAND快闪存储器202为肯定，而剩余的NAND 快闪存储器204-208进行到步骤308。依据步骤304， NAND快闪存储器202在步骤 306处执行所述全局存储器命令，且在所述全局存储器命令完成时，存储器202从例 行程序300退出。
在NAND快闪存储器202正在执行所述全局存储器命令的时间期间，NAND快 闪存储器204-208继续例行程序300。在步骤308处，所述询问仅对于NAND快闪存 储器204为肯定，而剩余的NAND快闪存储器206-208继续到步骤314。 NAND快闪 存储器204使用定位器146开始测量时间延迟tD。当延迟tD逝去时，NAND快闪存
11储器204在步骤312处执行所述全局存储器命令。在所述全局存储器命完成令时， NAND快闪存储器204从例行程序300退出。在时间延迟tD期间，剩余的NAND快 闪存储器206-208继续例行程序300以确定在执行所述全局存储器命令之前要等待多 少时间延迟。
对于倒数第二个NAND快闪存储器206，步骤314处的询问为肯定，且存储器 206在执行所述全局存储器命令之前开始等待时间延迟tD x (N-l)。最后的NAND快 闪存储器208默认在执行所述全局存储器命令之前开始等待时间延迟tD x N。
在图3所图解说明的实施例中，NAND快闪存储器202-208中的每一者在开始执 行最初在步骤302处接收的全局存储器命令之前等待相应的时间延迟。过程300的相 应时间延迟是时间延迟tD的倍数，其中每一相续NAND快闪存储器202-208具有更 大的时间延迟。因此，NAND快闪存储器202-208并不同时都开始执行所述全局存储 器命令，而是，每一 NAND快闪存储器202-208对所述全局存储器命令的执行由时间 延迟tD错开，使得与使所有NAND快闪存储器202-208同时开始执行所述全局存储 器命令相比降低峰值功率消耗。
可选择NAND快闪存储器202-208开始执行所述全局存储器命令的相应延迟时 间以提供所述全局存储器命令的重叠执行或提供所述全局存储器命令的相继非重叠 执行。举例来说，当所述全局存储器命令用30us完成且需要重叠执行时，NAND快 闪存储器202-208可错开以每15us开始执行所述全局存储器命令，使得所述全局存储 器命令由两个NAND快闪存储器同时执行，或如将在下文中更加详细地说明，由两 个NAND快闪存储器群组在任何一个时刻执行。全局存储器命令的重叠执行的另一 实例是错开lOus执行，使得三个NAND快闪存储器或存储器群组在任何一个时刻正 在执行所述全局存储器命令。
在其中需要相继非重叠执行的情况下，可将NAND快闪存储器202-208或存储 器群组的执行错开以便以每30us (或更大)开始。以此方式，不多于一个NAND快 闪存储器在任何一个时刻正在执行所述全局存储器命令。
在本发明的实施例中，相续NAND快闪存储器或NAND快闪存储器群组开始执 行所述全局存储器命令的时间之间的时间延迟可相同或不同。举例来说，在图3所图 解说明的过程300中，相续NAND快闪存储器之间的时间延迟是相同的，也就是时 间延迟tD。然而，在另一实施例中，NAND快闪存储器202与204开始执行所述全 局存储器命令的时间之间的时间可以是tD，而接下来的NAND快闪存储器开始执行 所述全局存储器命令之前的时间延迟可大于或小于tD。
虽然每一 NAND快闪存储器202-208在等待相应的时间延迟之后起始过程300 中的全局存储器命令，但在本发明的其它实施例中，NAND快闪存储器202-208的群 组可同时开始执行所述全局存储器命令。举例来说，NAND快闪存储器202及204 两者可在第一时间开始执行所述全局存储器命令，然后另一对剩余NAND快闪存储 器可在所述第一时间之后的第二时间开始执行所述全局存储器命令。所述过程以成对的NAND快闪存储器在越来越靠后的时间开始执行所述全局命令而继续，直到最后 两个NAND快闪存储器206及208执行所述全局存储器命令为止。
图4是由控制逻辑128 (图l)执行的全局第一空闲重置命令400的流程图。全 局第一空闲重置命令400是可替代为步骤306、 312、 318及324 (图3)的全局存储 器命令的实例。通常，如前文所论述，重置命令可用于将存储器置于在已知条件下且 中止进行中的命令序列。举例来说，可在装置正在执行读取、编程及擦除命令时中止 所述命令。另外，命令寄存器被清空且准备用于下一命令。
在重置命令400中，如果所述重置命令是对所述存储器加电之后的第一重置且还 未执行NAND快闪存储器202-208的坏块加标签例行程序，那么所述相应NAND快 闪存储器执行坏块加标签例行程序。执行所述坏块加标签例行程序以停用对存储器阵 列102中的有缺陷存储器块或包括有缺陷存储器单元的存储器块的存取。现在已知或 以后开发的坏块加标签例行程序可用于步骤406 (图4)。在其中所述重置命令不是 所发出的第一个命令或所述重置命令是所发出的第一个命令但巳执行所述坏块加标 签例行程序的情况下，仅重置所述NAND快闪存储器。
如已知，NAND快闪存储器经设计以充当低成本固态大容量存储媒体。因此， NAND快闪存储器的标准规范允许制造商出售具有非功能存储器块或"初始坏存储器 块"比率的NAND快闪装置。允许坏存储器块增加可出售装置的有效产量，从而降 低成本。所述坏块不影响好存储器块的性能，因为可独立地存取每一块。作为允许坏 存储器块存在的结果，需要在使用存储器之前识别且停用初始坏块。
通常，识别初始坏块的过程在制造商进行的测试期间发生。标记坏块的常规方式 是在每一坏块的特定位置处编程非FF数据。用于标记坏块的另一种技术是将初始坏 块信息编程到经设计以存储此信息的特定电路内或编程到存储器阵列102中的存储 器位置内。在用户使用时，控制逻辑128执行坏块加标签例行程序，其中将非FF数 据或坏块信息所识别的所有块从存取停用。
将参照NAND快闪存储器202说明第一空闲重置命令400。第一空闲重置命令 400的执行在其它NAND快闪存储器204-208中相同，且因此，可将对NAND快闪 存储器202的以下说明应用到那些存储器。
假设在步骤302处向所有NAND快闪存储器202-208发出重置命令(FFh)，那么 NAND快闪存储器202在步骤306 (图3)处开始执行所述重置命令。所述重置命令 的执行在步骤402处开始，其中控制逻辑128检査锁存器148所包括的第一 FFh重置 锁存器以确定是否设置第一FFh重置命令旗标sFFhlflag (即，sFFhlflag=l)。虽然 未在图4中显示，但在初始加电时设置每一存储器202-208的sFFhlflag。步骤402 处的询问的作用是确定在步骤302处接收的重置命令是否是在多芯片NAND快闪存 储器200的初始加电之后的第一重置命令。假设情况如此，那么NAND快闪存储器 202的控制逻辑128在步骤403处将所述sFFhlflag (即，所述第一 FFh重置锁存器) 设置为零，使得任一后续重置命令将仅致使重置操作发生。在步骤404处，控制逻辑128检查也由锁存器148包括的坏块加标签锁存器以确 定是否设置坏块加标签旗标sbblkflag (即，sbblkflag=l)。经设置sbblkflag指示已执 行坏块加标签例行程序。在对所述存储器加电时，将sbblkflag重置为零。在本实例中， 其中假设所述全局重置命令是在加电之后发出的第一个命令，那么不设置sbblkflag, 且因此NAND快闪存储器202在步骤406处执行坏块加标签例行程序。如前文所论 述，可在步骤406处执行所属技术领域中己知的常规坏块加标签例行程序。在已起始 所述坏块加标签例行程序之后，将sbblkflag (即，所述坏块加标签锁存器)设置为l 以指示已执行所述例行程序。在步骤410处，重置NAND快闪存储器202以清空命 令寄存器120且将NAND快闪存储器202置于已知条件下。
如前文所论述，所有NAND快闪存储器202-208响应于在步骤302处以全局方 式发出命令而执行第一空闲重置命令400。前文参照图3说明的过程300指示每一存 储器202-208开始执行第一空闲重置命令400的时间的相对定时。对于后续重置命令 (即，sFFhlflag=0)，重置NAND快闪存储器202-208而不执行坏块加标签例行程 序。然而，所述重置操作的定时仍由时间tD错幵。
图5是包括具有易失性存储器510的处理器电路502的基于处理器的系统500 的框图。处理器电路502经由地址、数据及控制总线耦合到易失性存储器510以提供 向易失性存储器510的数据写入及从易失性存储器510的数据读取。处理器电路502 包括用于执行各种处理功能(例如，执行特定软件以执行特定计算或任务)的电路。 基于处理器的系统500还包括耦合到处理器电路502的一个或一个以上输入装置504 以允许操作者与基于处理器的系统500介接。输入装置504的实例包括小键盘、触屏 及滚轮。基于处理器的系统500还包括耦合到处理器电路502的一个或一个以上输出 装置506以向操作者提供输出信息。在一个实施例中，输出装置506是向操作者提供 视觉信息的视觉显示器。数据存储装置508也耦合到处理器电路502以便甚至在不向 基于处理器的系统500或数据存储器装置508供应电力时存储将要保留的数据。 NAND快闪存储器100或根据本发明的NAND快闪存储器的另一实施例可用于数据 存储装置508。
从前文应了解，虽然本文出于例示的目的已对本发明的具体实施例予以说明，但 可在不背离本发明的精神及范围的前提下做出各种修改。因此，本发明仅受所附权利 要求书的限制。
权利要求
1、一种用于由多芯片非易失性存储器装置中所包括的多个非易失性存储器执行存储器命令的方法，所述方法包含响应于接收所述存储器命令，由所述多个非易失性存储器中的第一存储器执行所述存储器命令；在从接收所述存储器命令开始的第一时间延迟之后，由所述多个非易失性存储器中的第二存储器执行所述存储器命令；及在从接收所述存储器命令开始的第二时间延迟之后，由所述多个非易失性存储器中的第三存储器执行所述存储器命令，所述第二时间延迟大于所述第一时间延迟。
2、 如权利要求l所述的方法，其进一步包含-对于所述多个非易失性存储器中的剩余存储器中的每一者，在从接收所述存储器 命令开始的相应时间延迟之后执行所述存储器命令，所述相应时间延迟中的每一者不 相同。
3、 如权利要求l所述的方法，其中由所述多个非易失性存储器中的所述第一、第二及第三存储器执行所述存储器命令包含 执行全局重置命令。
4、 如权利要求3所述的方法，其中执行所述全局重置命令包含 确定所述重置命令是否是在所述多芯片非易失性存储器装置的初始加电之后接收的第一重置命令；在所述重置命令是所述第一重置命令的情况下，执行坏块加标签例行程序；及 重置所述存储器。
5、 如权利要求4所述的方法，其中执行坏块加标签例行程序包含 停用对所述初始坏存储器块的存取；及设置旗标以指示已执行所述坏块加标签例行程序。
6、 如权利要求l所述的方法，其中在第二时间延迟之后由所述多个非易失性存 储器中的第三存储器执行所述存储器命令包含-在相对于所述多个存储器中的所述第二存储器开始执行所述存储器命令时的时 间延迟之后，由所述多个存储器中的所述第三存储器执行所述存储器命令，所述时间 延迟等于相对于所述多个存储器中的所述第一存储器开始执行时且在此之后所述多个存储器中的所述第二存储器开始执行的时间延迟。
7、 如权利要求l所述的方法，其中在第一时间延迟之后由所述多个非易失性存 储器中的第二存储器执行所述存储器命令包含在所述多个存储器中的所述第一存储器对所述存储器命令的执行完成之后，开始 所述多个存储器中的所述第二存储器对所述存储器命令的执行。
8、 一种用于在具有多个非易失性存储器的多芯片非易失性存储器装置中执行全 局存储器命令的方法，其包含在每一非易失性存储器处接收所述全局存储器命令；及在相对于所述多个非易失性存储器中的至少两个非易失性存储器接收所述全局 存储器命令的不同时间起始所述存储器命令。
9、 如权利要求8所述的方法，其中在相对于接收所述全局存储器命令的不同时 间起始所述存储器命令包含响应于接收所述存储器命令，由所述多个非易失性存储器中的第一者执行所述存 储器命令；及在所述多个非易失性存储器中的所述第一者完成所述存储器命令之后的时间，由 所述多个非易失性存储器中的第二者执行所述存储器命令。
10、 如权利要求8所述的方法，其中在相对于接收所述全局存储器命令的不同时 间起始所述存储器命令包含响应于接收所述存储器命令，由所述多个非易失性存储器中的第一者执行所述存 储器命令；及在相对于接收所述存储器命令的时间延迟之后，由所述多个非易失性存储器中的 第二者执行所述存储器命令。
11、 如权利要求8所述的方法，其中在相对于接收所述全局存储器命令的不同时 间起始所述存储器命令包含以相等的间隔将所述非易失性存储器中的每一者开始执行所述存储器命令的时 间错开。
12、 如权利要求ll所述的方法，其中所述多个非易失性存储器中的至少两个非 易失性存储器同时执行所述存储器命令。
13、 如权利要求8所述的方法，其中在相对于接收所述全局存储器命令的不同时 间起始所述存储器命令包含所述多个非易失性存储器中的至少两个非易失性存储器在接收所述存储器命令之后的第一时间起始所述存储器命令；及所述多个非易失性存储器中的至少两个其它非易失性存储器在接收所述存储器命令之后的第二时间起始 所述存储器命令，所述第二时间晚于所述第一时间。
14、 如权利要求8所述的方法,其中接收所述全局存储器命令包含接收重置命令。
15、 如权利要求14所述的方法，其进一步包含每一非易失性存储器在相应时间 执行所述重置命令，执行所述重置命令包括-确定所述重置命令是否是在所述多芯片非易失性存储器装置的初始加电之后接 收的第一重置命令；在所述重置命令是所述第一重置命令的情况下，执行坏块加标签例行程序；及 重置所述存储器。
16、 如权利要求15所述的方法，其中执行坏块加标签例行程序包含-停用对所述初始坏存储器块的存取；及 设置旗标以指示已执行所述坏块加标签例行程序。
17、 一种多芯片非易失性存储器，其包含-共用控制信号总线； 共用输入/输出(I/0)总线；及多个非易失性存储器，其耦合到所述共用控制信号总线及所述共用I/0总线，每 一非易失性存储器具有相应的识别信息且包括 非易失性存储器阵列；地址解码器，其可操作以对地址信号进行解码以存取所述非易失性存储器阵列中 的对应存储器位置；命令寄存器，其可操作以存储提供在所述共用I/0总线上的存储器命令；及 控制电路，其耦合到所述共用控制信号总线、所述命令寄存器及所述地址解码器， 所述控制逻辑可操作以对存储在所述命令寄存器中的所述存储器命令进行解码且进 一步可操作以在解码所述存储器命令之后的相应时间开始执行所述存储器命令，所述 相应时间基于所述相应的识别信息。
18、 如权利要求17所述的多芯片非易失性存储器，其中所述非易失性存储器中 的每一者进一步包括定时器电路，其耦合到所述控制电路且可操作以测量相应的时间延迟，所述时间 延迟基于所述相应的识别信息；及所述控制电路，其进一步可操作以响应于所述时间延迟逝去而开始执行所述存储 器命令。
19、 如权利要求17所述的多芯片非易失性存储器，其中每一非易失性存储器的所述控制电路包含可响应于对重置进行解码而操作以在所述相应时间中止先前存储 器命令且清空所述命令寄存器的控制电路。
20、 如权利要求17所述的多芯片非易失性存储器，其中所述非易失性存储器中 的每一者进一步包括耦合到所述相应控制电路的锁存器电路，所述锁存器电路具有至 少第一及第二锁存器，所述第一锁存器可操作以存储第一重置命令旗标且所述第二锁 存器可操作以存储坏块加标签旗标。
21、 如权利要求20所述的多芯片非易失性存储器，其中每一非易失性存储器的 所述控制电路包含可操作以响应于所述第一重置命令旗标及所述坏块加标签旗标而 执行例行程序以停用对所述相应非易失性存储器阵列的部分的存取的控制电路。
22、 如权利要求17所述的多芯片非易失性存储器，其中每一非易失性存储器的 所述控制电路包含可操作以响应于对全局存储器命令进行解码而执行例行程序以确 定开始执行所述命令的相应时间的控制电路。
23、 如权利要求17所述的多芯片非易失性存储器，其中所述非易失性存储器中 的每一者进一步包含耦合到所述控制电路且可操作以提供关于所述相应非易失性存储器的识别信息的识别电路。
24、 一种多芯片非易失性存储器，其包含 控制信号总线；输入/输出(I/O)总线；及多个非易失性存储器，其耦合到所述控制信号总线及所述i/o总线，所述多个非易失性存储器中的所述非易失性存储器可操作以在所述i/o总线上接收全局存储器命令且所述非易失性存储器中的至少两个非易失性存储器可操作以在相对于接收所述 全局存储器命令的不同时间开始执行所述全局存储器命令。
25、 如权利要求24所述的多芯片非易失性存储器，其中所述多个非易失性存储 器包含可操作以在相对于接收所述全局存储器命令的相应时间开始执行所述全局存 储器命令的多个非易失性存储器。
26、 如权利要求24所述的多芯片非易失性存储器，其中所述多个非易失性存储 器包含所述多个非易失性存储器中的可操作以响应于接收所述全局存储器命令而开 始执行所述全局存储器命令的第一者及所述多个非易失性存储器中的可操作以在相 对于接收所述全局存储器命令的时间延迟之后开始执行所述全局存储器命令的第二 者。
27、 一种系统，其包含-易失性存储器，其可操作以存储数据；处理器，其耦合到所述存储器且可操作以处理数据； 输入装置，其耦合到所述处理器； 输出装置，其耦合到所述处理器；及多芯片非易失性存储器，其耦合到所述处理器且可操作以存储数据，所述多芯片 非易失性存储器包含共用控制信号总线； 共用输入/输出(I/0)总线；及多个非易失性存储器，其耦合到所述共用控制信号总线及所述共用I/O总 线，每一非易失性存储器具有相应的识别信息且包括-非易失性存储器阵列；地址解码器，其可操作以对地址信号进行解码以存取所述非易失性存储器阵列中的对应存储器位置；命令寄存器，其可操作以存储提供在所述共用1/0总线上的存储器命令；及 控制电路，其耦合到所述共用控制信号总线、所述命令寄存器及所述地址解码器，所述控制逻辑可操作以对存储在所述命令寄存器中的所述存储器命令进行解码且进一步可操作以在解码所述存储器命令之后的相应时间开始执行所述存储器命 令，所述相应时间基于所述相应的识别信息。
28、 如权利要求27所述的系统，其中所述多芯片非易失性存储器的所述非易失性存储器中的每一者进一步包括定时器电路，其耦合到所述控制电路且可操作以测量相应的时间延迟，所述时间 延迟基于所述相应的识别信息；及所述控制电路，其进一步可操作以响应于所述时间延迟逝去而开始执行所述存储 器命令。
29、 如权利要求27所述的系统，其中所述多芯片非易失性存储器中的每一非易 失性存储器的所述控制电路包含可响应于对重置进行解码而操作以在所述相应时间 中止先前存储器命令且清空所述命令寄存器的控制电路。
30、 如权利要求27所述的系统，其中所述多芯片非易失性存储器的所述非易失 性存储器中的每一者进一步包括耦合到所述相应控制电路的锁存器电路，所述锁存器 电路具有至少第一及第二锁存器，所述第一锁存器可操作以存储第一重置命令旗标且所述第二锁存器可操作以存储坏块加标签旗标。
31、 如权利要求30所述的系统，其中所述多芯片非易失性存储器中的每一非易 失性存储器的所述控制电路包含可操作以响应于所述第一重置命令旗标及所述坏块 加标签旗标而执行例行程序以停用对所述相应非易失性存储器阵列的部分的存取的 控制电路。
32、 如权利要求27所述的系统，其中所述多芯片非易失性存储器中的每一非易 失性存储器的所述控制电路包含可操作以响应于对全局存储器命令进行解码而执行 例行程序以确定开始执行所述命令的相应时间的控制电路。
全文摘要
本发明揭示用于在具有多个非易失性存储器的多芯片非易失性存储器装置中执行全局存储器命令的系统及方法。在每一非易失性存储器处同时接收所述全局存储器命令。在相对于所述多个非易失性存储器中的至少两个非易失性存储器接收所述全局存储器命令的不同时间起始所述存储器命令以减小峰值功率消耗。
文档编号G11C16/06GK101467214SQ200780021411
公开日2009年6月24日 申请日期2007年4月12日 优先权日2006年5月17日
发明者德尊格·阮 申请人:美光科技公司