专利名称：制作快闪存储器的方法
技术领域：
本发明有关一种制作快闪存储器的方法，特别是有关一种在具有埋藏导线的快闪存储器上制作接触窗的方法。
(2)背景技术现代半导体元件在设计与制造上一直不断地朝尺寸微小化的方向发展，以使面积有限的单一芯片内能容纳更多的元件。为了要缩小这些半导体元件的尺寸并尽可能使单一芯片内能容纳更多的半导体元件，许多传统制造这些半导体元件的制程被改进甚至被全新的制程所取代，以克服许多先天的限制。半导体元件例如逻辑元件与存储器元件特别需要尺寸微小化与提升集成度，以使逻辑元件与存储器元件可具有更强大的运算功能与储存更多的数据。
当这些半导体元件的集成度不断增加的同时，这些半导体元件的多重内连线(Multilevel Interconnect)结构也具有越来越多的层数。在此同时，制程空间(Process Window)减少与平坦度降低的问题也随之而来。图1显示在一传统的快闪存储器(Flash Memory)的剖面图，其中快闪存储器的电容器并未图示。图1同时显示一底材100、第一基极102a、第二基极102b、源极101a、漏极101b、浅渠沟隔离层(Shallow Trench Isolation Layer；STI)120、内层介电层(Interlevel Dielectric Layer；ILD)104、一接触窗106、一主动区域(ActiveRegion)107、埋藏式导线(Buried Conductor Line)108与金属导线112。主动区域107藉由埋藏式导线108与漏极相互连接且作为传统的接触窗106与埋藏式导线108的串接点。第一基极102a形成于底材100上且第一基极102a与底材100之间包括一穿遂介电层105。第二基极102b形成于第一基极102a上且第一基极102a与第二基极102b之间包括一氧/氮/氧介电层103。接触窗106形成于内层介电层104内，用以连接金属导线112及主动区域107。
在传统的快闪存储器的结构中，必须采用一主动区域作为连接点而连接接触窗与埋藏式导线，因此利用传统技术所形成的快闪存储器的体积无法顺利缩小，且因为采用传统的技术制作快闪存储器时需要较多的制程步骤而降低制程运作的效率。
有鉴于上述传统制程的缺点，因此有必要发展出一种新颖进步的结构与制程以克服传统制程的缺点。而本发明正能符合这样的需求。
(3)发明内容本发明的目的为提供一种制作快闪存储器的方法，可以简化的步骤形成半导体元件接触与导线，以增加半导体元件的集成度与密度、增加半导体元件的平坦度与制程空间、缩小半导体元件的体积以及提高半导体元件的制程的运作效率。
为实现上述的目的，本发明的制作快闪存储器的方法至少包括下列步骤提供一包括第一介电层的底材；形成一渠沟进入此底材内以在此底材内形成一隔离区；形成一光阻层覆盖此底材；转移一导线图案进入此光阻层以曝露出底材，该导线图案连接邻近的多个主动区域；及布植离子进入底材以一倾斜角以形成一埋藏导线于底材内；在此埋藏导线上形成一第二介电层并填满此渠沟；形成一第一基极于此第一介电层上并形成一氧/氮/氧层于此第一基极上，其中此第一基极用来作为快闪存储器的浮动基极；在第一介电层的两侧的底材内形成一源极与一漏极；移除部分的第二介电层以在此第二介电层内形成一接触窗，此接触窗的顶部较此接触窗的底部为宽且此接触窗的底部与埋藏导线相连接；利用一离子轰击的方式清洁接触窗的侧壁及底部；及在第二渠沟内进行多晶硅层的制作同时在氧/氮/氧层上形成一第二基极以完成快闪存储器的制作程序，其中此第二基极用来作为快闪存储器的一控制基极。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳
(4)
图1是显示一传统的快闪存储器的剖面图2A显示一渠沟形成于一介电层与一底材内的结果；图2B显示一用作为布植罩幕的光阻层形成于图2A所示的结构上的结果；图2C是显示一导线图案的部份俯视图；图3A是显示沿图2C中所示的线I-I的剖面图；图3B显示移除图3A中所示的光阻层并填满图3A中的渠沟以形成一浅沟渠隔离的结果；图3C显示在第一介电层上形成第一基极与一氧/氮/氧层并在第一介电层两侧的底材内制作源极与漏极；图3D显示移除部分的第二介电层以在第二介电层内形成一接触窗的结果；图3E显示在氧/氮/氧层、底材上及在接触窗内形成一多晶硅层并填满接触窗的示意图；图3F是显示在接触窗上形成一连结区域并在氧/氮/氧层上制作第二基极的示意图。
(5)具体实施方式
本发明的一些实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其他的实施例施行，且本发明的范围不受其限定，而是由权利要求所限定。
在此必须说明的是以下描述的制程步骤及结构并不包括完整的制程。本发明可以藉助各种集成电路制程技术来实施，在此仅提及了解本发明所需的制程技术。以下将根据本发明所附图示进行详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图2A所示，显示一第一介电层202形成于一底材200上，而此第一介电层202与此底材200被蚀刻以形成一沟渠204。此底材200至少包括一具有<100>晶格方向的硅底材，但不限于具有<100>晶格方向的硅底材。底材200亦可包括其他的半导体底材例如一绝缘层上有硅(Silicon OnInsulator)底材，此底材也可包括其他的半导体材料如类似钻石的碳，也可包括锗、砷化镓与砷化铟。第一介电层202至少包括一以传统方法如化学气相沉积法形成的氮化硅(Silicon Nitride)层，但不限于以传统方法如化学气相沉积法形成的氮化硅层。沟渠204是以传统蚀刻方法如干式蚀刻法形成，且以一反应性离子蚀刻法较佳。沟渠204是用于形成如浅沟渠隔离(ShallowTrench Isolation)的隔离区，沟渠204的深度为约3000埃至约4000埃之间。同时，图中由第一介电层202覆盖的区域是准备用于形成半导体元件的主动区域或扩散区域。半导体元件至少包括存储器元件如动态随机存取存储器与快闪存储器，以及逻辑元件例如金属氧化物半导体(MOS)元件，但不限于存储器元件如动态随机存取存储器与快闪存储器，以及逻辑元件例如金属氧化物半导体元件。图2A中所示者仅为半导体元件的一部份，半导体元件的其余部份为了简化的缘故而未图示出。
参考图2B所示，一用作为布植罩幕的光阻层206形成于图2A所示的结构上。此光阻层206可以传统的方法形成。一导线图案接着被以传统的微影制程转移至光阻层206以暴露出底材200。此导线图案连接相邻的半导体元件的主动区域并用于形成埋藏导线于底材200内。图2C显示此导线图案的部份俯视图。
图3A显示前述半导体元件取自图2C中所示的线I-I的剖面图。图3A中所示的半导体元件被布植离子以形成埋藏导线208于底材200内。此离子至少包括N型离子例如砷离子与磷离子，但不限于N型离子例如砷离子与磷离子。布植进入底材200内的离子种类取决于各种半导体元件的需求。举例来说，当埋藏导线208连接的相邻的半导体元件的主动区域为P型扩散区域时，此离子应为P型离子例如硼离子。此离子是以一倾斜角布植进入底材200内，如同图3A中所显示。此一具倾斜角的布植对于具有高集成度的现代半导体元件而言是必要的制程。这是因为主动区域，尤其是扩散区域的接合深度必须够浅，才能避免由于集成度增加所导致的浅通道效应。此接合深度可为约1500埃至约2500埃之间。对于接合深度够深的半导体元件而言，布植的倾斜角可能并不需要。对于具有高集成度的现代半导体元件而言，布植的倾斜角可为约7度至约45度之间，而以约15度较佳。离子布植的剂量则为约1×1015cm-2至约3×1015cm-2之间。埋藏导线208的厚度或深度为约1000埃至约2500埃之间。
参考图3B所示，图3A中所示的光阻层206被以传统的微影制程移除，而沟渠204被以传统的化学气相沉积法填入一第二介电层210以形成一浅沟渠隔离层。第二介电层210至少包括一二氧化硅层，但不限于一二氧化硅层。为了维持埋藏导线208的导电性，形成第二介电层210的化学气相沉积法以高密度等离子体(High Density Plasma)化学气相沉积法较佳。因此于高温进行的化学气相沉积法例如低压化学气相沉积法应避免使用。
参照图3C所示，在第一介电层202的位置上限定第一基极240的位置后移除部分的第一介电层202并在第一介电层202上形成一第一基极240作为浮动基极(Floating Gate；FG)。此第一介电层用来做为一穿遂介电层。接下来在第一基极240上形成一氧/氮/氧介电层245并在第一介电层202的两侧的底材200内植入所需的离子以制作源极255与漏极260并使漏极260连接埋藏式导线208。
参照图3D所示，在渠沟204内的第二介电层210上限定接触窗的位置并以蚀刻的方式移除部分的第二介电层210以在第二介电层210内形成一接触窗230。此接触窗230的侧壁均为一倾斜的状态且倾斜的角度随着制程所需的不同而不同。通常倾斜的角度大约为三十度至八十五度。因此接触窗230顶部的宽度通常较接触窗230底部的宽度为宽。此接触窗230的底部与埋藏导线208相互连接。
参照图3E所示，接下来第二介电层210、氧/氮/氧层245及底材上200形成一多晶硅层232并填满接触窗230。最后移除部分的多晶硅层232以同时在氧/氮/氧层245上形成一第二基极250作为一控制基极并在接触窗230上形成一连结区域235，其中此连结区域235用以连结其他半导体元件(参照图3F)。在进行在接触窗230内形成多晶硅层232前，首先利用离子轰击的方式轰击(bombarding)接触窗230的侧壁及底部，其中上述的离子至少包括一氩离子。此轰击步骤的主要目的为清除接触窗内侧壁及底部上的氧化物，以增加接触窗与第二介电层210的接触面积，降低快闪存储器的阻值。
当在氧/氮/氧层上形成第二基极并在接触窗上形成连结区域后随即可结束利用本发明的方法制作快闪存储器的制程。利用本发明的方法所制成的快闪存储器，因为其接触窗为制作在浅渠沟隔离层内，因此可以降低快闪存储器的厚度并增加快闪存储器内部的电路集成度。本发明在接触窗内部填入多晶硅层以制作多晶硅内层连线更可有效地提高制程的宽度。
本发明利用一次离子布植制程以形成埋藏导线于如浅沟渠隔离的隔离区之下。此埋藏导线连接邻近的主动区域并取代连接传统主动区域的接触与导线。接下来将多晶硅材料填入一侧壁倾斜的接触窗作为接触，以使不同层之间的半导体元件能够相互导通。此接触窗的底部连接埋藏导线且此接触窗的顶部的宽度大于此接触窗的底部的宽度。由于导线被埋在底材内且接触窗连接此导线，至少一内层介电层与传统的接触窗与导线可以省略，也因此所需的制程步骤亦可简化。此外，不仅半导体元件的集成度与密度可藉由省略接触而实现，而且半导体元件的平坦度与制程空间也可因此有效提高。
上述有关发明的详细说明仅为较佳实施例并非对本发明范围的限制。其他不脱离本发明的精神的等效改变或等效替换均应包括在的本发明的专利保护范围内，本发明的专利保护范围是由权利要求限定。
权利要求
1.一种制作快闪存储器的方法，其特征在于，至少包括下列步骤提供一底材，其中该底材包括一第一介电层；形成一渠沟进入该底材内以形成一隔离区于该底材内；形成一光阻层覆盖该底材；转移一导线图案进入该光阻层以曝露出该底材并布植一第一离子进入该底材以一倾斜角以形成一埋藏导线于该底材内；移除该光阻层；形成一第二介电层于该埋藏导线上并填满该渠沟；形成一第一基极于该第一介电层上；形成一氧/氮/氧层于该第一基极上；在该第一介电层的两侧的底材内制作一源极与一漏极；移除部分的该第二介电层以在该介电层内形成一接触窗，其中该接触窗的一侧壁为一倾斜的状态且该接触窗的一底部连接于该埋藏导线；藉由一第二离子轰击该接触窗的该侧壁与该底部；及形成一多晶硅层于该接触窗内及在该底材与该氧/氮/氧层上并填满该接触窗；及移除部分的多晶硅层以在氧/氮/氧层上形成一第二基极，并同时在该接触窗上形成一连接区域。
2.如权利要求1所述的制作快闪存储器的方法，其特征在于，该第一离子至少包括砷离子。
3.如权利要求1所述的制作快闪存储器的方法，其特征在于，该第一离子至少包括磷离子。
4.如权利要求1所述的制作快闪存储器的方法，其特征在于，该倾斜角为约7度至约45度之间。
5.如权利要求1所述的制作快闪存储器的方法，其特征在于，该侧壁的一倾斜角度约为30度至约85度。
6.如权利要求1所述的制作快闪存储器的方法，其特征在于，该第一离子的布植剂量为约1×1015cm-2至约3×1015cm-2。
7.一种制作快闪存储器的方法，其特征在于，至少包括下列步骤提供一底材，该底材包括一第一介电层；以一干式蚀刻法形成一渠沟进入该底材内以形成一隔离区于该底材内；形成一光阻层覆盖该底材；转移一导线图案进入该光阻层以曝露出该底材并布植一第一离子进入该底材以一倾斜角以形成一埋藏导线于该底材内；移除该光阻层；形成一第二介电层于该埋藏导线上以形成一浅渠沟隔离层；形成一第一基极于该第一介电层上；形成一氧/氮/氧层于该第一基极上；在该第一介电层的两侧的底材内制作一源极与一漏极；移除部分的该第二介电层以在该介电层内形成一接触窗，该接触窗的一顶部较该接触窗的一底部为宽且该接触窗的该底部连接于该埋藏导线；藉由一第二离子轰击该接触窗的一侧壁与该底部；形成一多晶硅层于该接触窗内及在该底材与该氧/氮/氧层上填满该接触窗；及移除部分的多晶硅层以在氧/氮/氧层上形成一第二基极，并同时在该接触窗上形成一连接区域。
8.如权利要求7所述的制作快闪存储器的方法，其特征在于，该埋藏导线的厚度为约1000埃至约2500埃之间。
9.一种制作快闪存储器的方法，其特征在于，包括下列步骤提供一底材，其特征在于，该底材包括一第一介电层；以一干式蚀刻法形成一渠沟进入该底材内以形成一隔离区于该底材内；形成一光阻层覆盖该底材；转移一导线图案进入该光阻层以曝露出该底材并布植一第一离子进入该底材以一第一倾斜角以形成一埋藏导线于该底材内，该倾斜角为约7度至约45度之间；移除该光阻层；形成一第二介电层于该埋藏导线上以形成一浅渠沟隔离层；形成一第一基极于该第一介电层上作为一浮动基极；形成一氧/氮/氧层于该第一基极上；在该第一介电层的两侧的底材内制作一源极与一漏极，其中该源极连接该埋藏导线；移除部分的该第二介电层以在该第二介电层内形成一接触窗，其中该接触窗的一侧壁有一约为30度至约85度的第二倾斜角且该接触窗的一底部连接于该埋藏导线；藉由一第二离子轰击该接触窗的该侧壁与该底部；形成一多晶硅层于该接触窗内及在该底材与该氧/氮/氧层上并填满该接触窗；移除部分的多晶硅层以在氧/氮/氧层上形成一第二基极，并同时在该接触窗上形成一连接区域，其中该第二基极为一控制基极。
10.如权利要求9所述的制作快闪存储器的方法，其特征在于，该接触窗的一顶部较该接触窗的该底部为宽。
全文摘要
本发明有关一种制作快闪存储器的方法，特别是有关一种在具有埋藏导线的快闪存储器上制作接触窗的方法。本发明利用一次离子布植制程以形成埋藏导线于如浅沟渠隔离的隔离区之下。接下来在此埋藏导线上形成一介电层，并在此介电层内形成一顶部较宽而底部较窄的接触窗，最后在接触窗内形成一多晶硅层以连接不同层的不同元件。此埋藏导线连接邻近的主动区域并取代连接传统主动区域的接触(Contact)与导线。此接触窗的底部与此隐藏导线相互连接。
文档编号H01L21/8239GK1484299SQ02143220
公开日2004年3月24日 申请日期2002年9月20日 优先权日2002年9月20日
发明者陈朝阳, 张国华 申请人:旺宏电子股份有限公司