专利名称：包括具有低电压读/写操作的存储器的集成电路的制作方法
技术领域：
本发明总体涉及电路，具体地涉及一种包括具有低电压读/写操作的存储器的集成电路。
背景技术：
较新一代的集成电路日益使用低供给电压以减少功耗。然而，当低供给电压被用于读/写包括在集成电路中的存储器时，其降低了存储器位单元的性能。作为示例，较低供给电压导致位单元较低的读/写容限。为了维持读/写容限，常规地，电路设计者被迫使用较高的供给电压。换句话说，位单元具有可接受读/写容限所需的最小供给电压变成导致更高功耗的用于整个集成电路的供给电压。
如果能够改善位单元读/写容限，较低供给电压能够用于集成电路。典型地，通过增大位单元的尺寸，能够改善位单元读/写容限。然
iiu ， 込丄百乂川j ttruL平乂u不-d2^ 口、ji^a^， /y、iiu寸狄it'l诺器(5用tfJl2i壤tB瑁加了。
因此，存在对一种集成电路的需要，其在不增大位单元的尺寸的情况下，包括具有低电压读/写操作的存储器。
通过参考附图，本发明可以得到更好地理解，并且可以使其多个目的、特征及优势对于本领域的技术人员变得更明显。
图i示出了根据本发明的一个实施例的具有存储器的示例性集成
7电路的图2示出了根据本发明的一个实施例的图1所示的存储器的示例性 部分的图3示出了根据本发明的一个实施例的位单元的示例性实施方式
的图4示出了根据本发明的一个实施例的位单元电压复用器的示例 性实施方式的图5示出了根据本发明的一个实施例的图3的位单元的读操作的示 例性时序图6示出了根据本发明的一个实施例的图3的位单元的写操作的示 例性时序图；以及
图7示出了根据本发明的一个实施例的用于改善位单元的写容限 的示例性电路；
技术人员应理解，图中的元素是为了简明和清晰的目的而示出的， 并非是一定按比例绘制的。例如，图中一些元素的尺度相对于其他元 素可能做了放大，以有助于改善对本发明的实施例的理解。
具体实施例方式
下文对用于实施本发明的方式作了详细描述。该描述目的是阐释 本发明，而不应被视为限制性的。
在一方面，提供了一种具有低电压读/写操作的集成电路。集成电 路可以包括处理器和多个存储器单元，多个存储器单元以行和列组织， 并且与该处理器耦合，其中，存储器单元的行包括字线并且所有的存 储器单元与该字线耦合，以及其中，存储器单元的列包括位线并且所 有存储器单元与该位线耦合。集成电路还可以包括用于接收第一电源 电压的第一电源电压节点，以及用于接收第二电源电压的第二电源电 压的节点，其中，提供第一电源电压以向该处理器供电，并且其中， 提供第一电源电压，以在多个存储器单元的第一存取操作期间，向全
8部多个存储器单元或多个存储器单元的至少一个供电，并且其中，提 供第一电源电压或第二电源电压，以在多个存储器单元的第二存取期 间，向多个存储器单元供电。
在另一方面中，提供一种集成电路，其包括以行和列组织的多个 存储器单元，多个存储器单元的每一个包括用于接收存储器单元电源 电压的电源电压节点，其中，存储器单元的行包括字线并且所有存储 器单元与该字线耦合，并且存储器单元的列包括真和/或补码位线并且
所有存储器单元与一个或多个位线耦合。集成电路还可以包括存储器
单元电源复用电路，其与多个存储器单元的每个的电源电压节点耦合， 该存储器单元电源复用电路用于在写操作期间将第一电源电压提供至
选定列的存储器单元的电源电压节点；该存储器单元电源复用电路用 于在写操作期间将大于该第一电源电压的第二电源电压提供至所有未
选定列的电源电压节点。集成电路还可以包括放电电路，其与多个存 储器单元的每个的电源电压节点耦合，该放电电路用于在写操作的第 一部分期间，将选定列的存储器单元的存储器单元供电电压端子上的 电压，从第一电源电压改变成低于第一电源电压的预定电压。
在又一方面中，提供了一种用于存取集成电路存储器的方法。该 方法可以包括提供多个存储器单元，多个存储器单元的每个具有电源 电压节点和在存储节点和位线之间耦合的存取晶体管。该方法还可以 包括接收第一电源电压。该方法还可以包括接收第二电源电压，该第 二电源电压大于第一电源电压。该方法可以包括选择第一电源电压， 以在写操作期间提供给选定列的存储器单元的电源电压节点。该方法 还可以包括选择第二电源电压，以在写操作期间提供给未选定列的存 储器单元的电源电压节点。该方法还可以包括在写操作的初始部分期
间，将选定列的存储器单元的电源电压节点从第一电源电压放电至低 于第一电源电压的预定电压。
在又一方面，提供了一种存取集成电路存储器的方法。该方法可
9以包括提供多个存储器单元，多个存储器单元的每个具有电源电压节 点和在存储节点和位线之间耦合的存取晶体管。该方法还可以包括接 收电源电压。该方法还可以包括选择电源电压，以在写操作期间提供 给选定列的存储器单元的电源电压节点。该方法还可以包括在写操作 的初始部分期间，将选定列的存储器单元的电源电压节点从电源电压 充电至高于第一电源电压的预定电压。
现在参考图1，图1示出了根据本发明的一个实施例的具有存储 器的示例性集成电路的图。作为示例，集成电路10可以包括与CPU14
耦合的存储器12。经由VDD电压端子，可以将电压供给到存储器12和 CPU 14。此外，经由AVoD电压端子，可以将另一电压供给存储器12。 VDD电压端子因此可以用于供给用于CPU的操作电压。AVDD电压端子 可以用于为存储器12的至少一部分(诸如存储器12的位单元阵列) 供给电压。每个位单元可以具有写容限和读容限，并且写容限可以基 本上大于读容限。作为示例，位单元可以是静态随机存取存储器单元。 VDD电压端子可以是集成电路10的外部引脚或者连接。AVDD电压端子 也可以是集成电路10的另一个外部引脚或连接。替换地，AVDD电压 端子可以在集成电路IO的内部，因此，供给至该端子的电压可以在集
成电路10的内部生成。例如，使用电荷泵可以生成供给至AVDD电压
端子的电压。供给至AVDD电压端子的电压也可以从连接至RC网络的 锁相环(PLL)电压生成。也可以使用用于生成这些电压的其他装置。 此外，虽然图l仅仅示出了一个存储器和一个CPU，集成电路10可以 包括附加的存储器和/或CPU。而且，集成电路10可以包括集成电路 10的操作所必要的附加部件。存储器12可以被实现为高速缓冲存储器。 存储器12也可以被实现为独立存储器，诸如静态RAM。
图2示出了根据本发明的一个实施例的图1所示存储器的示例性 部分的图。存储器12的部分20可以包括位单元阵列22、行解码器24、 以及列逻辑块26。行解码器24和列逻辑块26可以用于从/向位单元读 /写数据，所述位单元诸如位单元阵列22的位单元30。例如，行解码器24可以从CPU 14接收行地址(ROW—ADDR)信号。列逻辑块26 可以接收各种信号，诸如列地址(COL—ADDR)信号、读/写(R/W) 信号，以及列选择(COL_SEL)信号。行解码器24和列逻辑块26可 以包括附加信号。例如，列逻辑块26可以提供数据和/或从CPU14接 收数据(DATA)。使用字线WL0-WLn和位线BL0-BLn和BLB0-BLBn， 可以存取位单元30和存储器部分20的其他类似位单元。作为示例， 位单元，诸如位单元30可以以行和列来组织，作为存储器部分20的 一部分。每列位单元可以耦合到列逻辑块26。每列位单元还可以耦合 到位单元电压复用器(BVM) 32。因此，在存储器部分20中，BVM28 可以与列一样多。每个BVM 32可以将电压耦合至相应列的位单元。 因此，例如，BVM中的BVM0、 BVM1禾B BVMn可以将电压分别耦 合至电压端子VDDBITQ、 VDDBIT1以及VDDBITn。每个BVM32还可以接收 对应于VDD电压端子与AVDD电压端子的电压。基于控制信号的每个 BVM 32还可以将耦合至VDD电压端子的电压或耦合至AVDD电压端子 的电压耦合至其相对应的Vddwt端子。因此，使用BVM28，在特定操 作(诸如写操作)期间，特定列可以被耦合至VDD电压端子，同时其 他列可以被耦合至AVDD电压端子。每个BVM 32可以从BVM控制块 34接收控制信号。BVM控制块34也可以接收与VDD电压端子和AVDD 电压端子相对应的电压、读/写(R/W)信号、以及列选择(COL—SEL) 信号。
在写操作期间，BVM 28可以由BVM控制34控制，使得与正被 写入的列相对应的VDDBIT端子被切换到与供给至处理器的电压基本相 等的电压，即，被供给至VDD电压端子的电压减去与连接有二极管的 p-MOS晶体管相对应的阈值电压，而位单元阵列22的未被写入的其他 列的VDDB汀端子被耦合至被供给至AVDD电压端子的电压。替换地，与 被写入的列相对应的VoDWT端子可以被维持在被供给至VoD电压端子
的电压，而位单元阵列22的未被写入的其他列的Vddb汀端子可以被切 换到被供给至AVoD电压端子的电压。应该注意的是，未被选择用于写 的列包括耦合到被断言(asserted)的字线的位单元。实际上，这些位
11单元的存储节点曝露于预充电位线，从而产生伪读操作。因此，将VDDBIT 端子切换到更高的AVoD改善这些位单元的读容限，并且作为处理器电 压电源VDD的它们的稳健性降低。在读操作期间，与位单元阵列22的 所有列相对应的VDDWT端子可以从被供给至VoD电压端子的电压被切
换到供给至AVoD电压端子的电压。在待机模式期间，与位单元阵列
22的所有列相对应的VDDBtT端子可以被切换到被供给至VDD电压端子
的电压减去连接有二极管的p-MOS晶体管的阈值电压。本领域的技术 人员应当认识到，BVM控制34可以被进一步配置成接收附加输入信 号，该附加输入信号将以与本公开中所描述的细节不同的方式来修正 BVM28的行为方式。例如，对于当处理器VDD电压是高于某个电平时
的情形，从VDDWT端子至AVDD电压端子的切换能够被禁止，以便位单
元足够稳健，从而不要求在它的VDDBrr端子的更高AVDD电压。替换地， 该切换可以被禁止，以允许更完整的位单元稳健性测试。
图3示出了根据本发明的一个实施例的位单元的示例性实施方式 的图。示例性位单元30可以被实现为六晶体管单元。作为示例，如图 3所示，位单元30可以包括传输晶体管(pass transistor) 36，其电流 端子之一耦合至位线BL，并且其控制端子耦合至字线WL。位单元30 可以还包括另一传输晶体管38,其电流端子之一耦合至位线BLB，并 且其控制端子耦合至字线WL。位单元30还可以包括上拉晶体管40， 其电流端子之一耦合至VDDBIT电压端子(VDDBIT端子可以是诸如 Vddbito、 VDDBIT1以及VddbitJ9 Vddbit端子任何之一)。位单元30可 以还包括另一上拉晶体管42，其电流端子之一耦合至VDDBIT电压端子。 位单元30还可以包括下拉晶体管44，其电流端子之一耦合至接地电压 VssmT端子。位单元30还可以包括另一下拉晶体管46，其电流端子之 一耦合至电压VssB订端子。虽然图3示出了使用六个晶体管实现的位单 元30，但可以使用更多的晶体管，例如，使用八个晶体管，来实现位 单元30。
由于位单元30可以根据位单元30是被写入还是被读取而经由
12Vddb汀和VSSBIT电压端子接收不同的供给电压，所以能够调整包括位单元30的晶体管的传导率，以获得更好的性能。作为示例，在位单元读
操作期间，VoDBrr电压端子被耦合至被供给到AvDD电压端子的电压，
并且在位单元写操作期间VDDB!T电压端子被耦合至供给到该Vdd端子
的电压或低于该电压的阈值电压。作为示例，根据位单元30被配置成在写操作期间接收与vDD电压端子耦合的电压还是低于该电压的阈值电压，可以相对于上拉晶体管40的传导率(conductance) J3pu不同地设置传输晶体管36的传导率Ppc。例如，当位单元30被配置成在写操作
期间接收与VDD电压端子耦合的电压，传导系数比(3kj/(3pu可以提高。
类似地，与传输晶体管38和上拉晶体管42相对应的传导率比|3PG/pPu也可以提高。如果必要，其他晶体管的传导率，诸如下拉晶体管44和46的!3pD,也可以被调整。例如，可以降低下拉晶体管44和46的传导率Ppd,以改善写容限。然而，这不会太不利地影响读容限，因为在读
操作期间将VDDB汀电压端子耦合至更高AvDD电压端子产生了改善的读
容限。换言之，通过在读操作期间将VDDBrr电压端子耦合至更高AvDD
电压端子而引起的读容限改善，也给予了位单元设计者改善写容限的机会。晶体管的传导率值可以以其他方式设置，以实现其他益处。作为示例，通过设置晶体管的传导率值，在某些情况下，可以使得存储器单元的写容限基本上大于读容限。例如，可以使得写容限比在写和
读容限平衡的情况下至少大20%。通过设置存储器单元存取晶体管相对于存储器单元上拉晶体管的传导系数比，可以实现这一点。替换地，在一些实例中，可以使得存储器单元的读容限基本上大于写容限。
图4示出了根据本发明的一个实施例的位单元电压复用器的示意性实现方式的图。作为示例，使用NOR门50、电平转换器52、 NAND门54、逆变器56、 p-MOS晶体管58、 60、 62、 n-MOS晶体管64以及NOR门65，可以实现位单元电压复用器(BVM) 32。与VDD电压端子耦合的NOR门50可以接收列选择(COLSELB)信号和写激活(WRENB)信号。与AVDD电压端子耦合的电平转换器52，可以用于将NOR门50的输出从VDD电压电平转换至AVDD电压电平。在信号
13处理的这个阶段不需要转换该电平，因为转换能够在另一阶段实施，例如，作为BVM控制34的部分。在写操作期间，与被写入的列相对
应的Vddbt端子可以与Vdd电压端子耦合，而位单元阵列22的其他未被写入的列的VDDBrr端子可以被切换到AVDD电压端子。就BVM32的操作而言，在写操作期间，信号COLSELB和WRENB均是逻辑低，以选择将被写入的列。对于这种情况，NOR门50生成高VDD—EN信号。电平转换器52产生两种输出通过对VDD一EN信号进行电平转换而生成的VDD_EN—LS，以及通过对VDD—EN信号进行逆变和电平转换而生成的AVDD—EN_LS信号。当VDD_EN—LS信号被施加至NAND门54时，在p-MOS晶体管58的栅极的生成低电平信号，从而，对应的VDDmT端子被连接至VoD电压端子。对于那些未被写入的列，信号COLSELB为逻辑高；这导致NOR门50的输出生成低VDD—EN信号。因此，对应于这些列的Vddb!t端子被从Vdd电压端子切换到AVDD电压端子。
替换地，在写操作期间，与被写入的列相对应的VDDmT端子被切
换到基本等于VDD电压端子的电压减去对应于连接有二极管的p-MOS晶体管62的阈值电压的电压，而位单元阵列22的其他列的Vddb汀端子被耦合至AVoD电压端子。通过在NAND门54的另一输入断言低待机STDBYB信号，导致在NAND门54的输出处的高信号，可以实现这一点，这又将关闭晶体管58。仍然参考图4，作为写操作的一部分，当与被写入的列相对应的VDDBrr端子被切换到电压，该电压基本等于耦合到VDD电压端子的电压减去对应于连接有二极管的p-MOS晶体管62的阈值电压，耦合到地的n-MOS晶体管64可以被接通，以在VDDBIT端子对电压进行放电，使得从原始电压(该电压耦合至处理器和存储器的其他列)至电压(等于耦合至VDD电压端子的电压减去对应于连接有二极管的p-MOS晶体管62的阈值电压)的转换进行得更快，快于通过位单元泄漏的其他可能方式。作为示例，n-MOS晶体管64可以从NOR门65的输出接收其栅极信号，而NOR门65又可以接收AVDD—EN—LS信号和写脉冲(WR—PULSEB)信号。NOR门65的输
14出在预定量时间维持被断言，在这期间，n-MOS晶体管64维持传导。本领域的技术人员应当认识到，NOR门65的输出的精确电压电平将确定在Vddb!t端子被下拉的比率，以及输出的脉冲宽度将确定VDDBrr电压下降的量。因此，根据本发明的实施例，耦合到n-MOS晶体管64的栅极的信号的电压电平或持续时间可以改变。NOR门65维持被断言的持续时间取决于诸如VoDB!t端子的电容和n-MOS晶体管64的传导率等特征。这些特征受制造过程变化的影响，因此，实施例将包括增加外部微调信号，外部微调信号能够在集成电路已经被制造后，调整脉冲宽度。
继续参考图4，在读操作期间，与位单元阵列22的所有列相对应
的Vddwt端子可以从親合至VoD电压端子的电压被切换到与AVDD电
压端子耦合的电压。作为示例，通过使信号WRENB为高(与读操作相对应)，因此使得NOR门50生成低VDD—EN信号，从而又使得AVDD_EN—LS信号为高，来实现这一点。当被逆变器56逆变时，高AVDD—EN—LS信号将使晶体管60接通，这导致相应的VDDBrr端子切换到与AVDD电压端子耦合的电压。因此，晶体管60可以用作提升电路(boosting circuit)，以提升耦合至特定列的电压。每个BVM 32可以在读操作期间执行该提升操作，如参考BVM之一所解释。
在待机模式期间，与位单元阵列22的所有列对应的Vddwt端子可以被切换到耦合到VDD电压端子的电压减去对应于连接有二极管的p-MOS晶体管62的阈值电压。这是因为，在NAND门54的另一输入断言低待机STDBYB信号，会导致在NAND门54的输出处的高信号，NAND门54又将关闭晶体管58，并且因为晶体管60被关闭，VDDBIT端子将被切换到基本等于耦合到VDD电压端子的电压减去对应于连接有二极管的p-MOS晶体管62的阈值电压的电压。替换地和/或附加地，在待机模式期间，可以使用与耦合至VDD电压端子和AVDD电压端子的
电源不同的电源。虽然图4示出了用于在VDDWT端子获得不同电压的
部件的特定方案，但可以使用其他的部件方案，以在VDDBrr端子获得
15不同电压。本领域的技术人员还应认识到，图4代表完整的电压切换 解决方案，其包括用于存储器阵列的操作的读、写和待机模式。然而， 也显而易见的是，根据本发明的实施例，也可以实现其他电压切换解 决方案，其仅包括图4中所示的元素的一部分。
图5示出了根据本发明的一个实施例的用于图3的位单元的读操 作的示意性时序图60(电压相对于时间)。作为位单元30操作的部分，
作为示例，可以使用时钟62的半周期以将耦合至VDDWT端子的电压从
耦合至VDD电压端子的电压切换到耦合至AVDD电压端子的电压。这部 分时钟周期如时钟方案的VOLTAGE BOOST部分所示。因此，例如， 耦合至VDDB!T端子的电压可能从0.8伏特(假定耦合至VDD电压端子 的电压被设置成0.8伏特)被切换到1.1伏特(假定耦合至AVDD电压 端子的电压被设置成1.1伏特)。如图5所示，可以使用时钟62的上 升沿，以触发在VDDBn"端子的电压64从耦合至VDD电压端子的电压切 换到耦合至AVoD电压端子的电压。也可以使用时钟62的下降沿断言 字线信号WL66,以执行读操作。BL/BLB信号可以相应地响应。图6 示出了根据本发明的一个实施的用于例图3的位单元的写操作的示意 性时序图80 (电压相对于时间)。作为位单元30的操作的部分，可以
使用时钟82的半周期以将耦合至VDDBn端子的电压，从耦合至VDD电 压端子的电压切换到耦合至AVDD电压端子的电压。时钟周期的这部分
如时钟方案的VOLTAGE BOOST/DECREASE部分84所示。被选定用 于写的列使它们的Vddb!t端子稱合至在或低于Vdd电压端子的电压。 未被选择的列使它们的Vddwt端子提升至AVdd电压端子。因此，例如， 耦合至Vddb!t端子的电压88可能从0.8伏特(假定耦合至VDD电压端 子的电压被设置成0.8伏特)被切换到1.1伏特(假定耦合至AVoD电 压端子的电压被设置成1.1伏特)。在写操作期间，时钟82的上升沿 也会触发写脉冲(WRITE PULSE)信号90。被断言的WRITE PULSE信 号卯又会将耦合至VDDBIT电压端子的电压从耦合至VDD电压端子的电 压切换到耦合至VDD电压端子的电压减去连接有二极管的P-MOS晶体 管(例如，图4的p-MOS晶体管62)的阈值电压。作为示例，在VDDBIT电压端子的电压可以从0.8伏特切换到0.675伏特。基于逻辑零或逻辑 1是否正在被写入位单元30中，时钟82的下降沿也可以导致字线WL 信号94被断言以及BL或BLB信号96被取消断言(deasserted)。
如图7所示，通过将修改的接地供给电压提供至VssBrr端子，也 可以改善位单元30的写容限。作为示例，在与位单元的列102相对应 的写操作期间，写激活(WRENB)信号可以关闭n-MOS晶体管104。 这可能导致在VssMT端子的电压变成n-MOS晶体管106的阈值电压。 通过使用NAND门110使p-MOS晶体管112接通，在VssBrr端子的电 压可以被快速拉向n-MOS晶体管106的阈值电压。NAND门被示出为 接收信号CLOSEL和WR—PULSE。信号CLOSEL和WR_PULSE的断 言将使p-MOS晶体管112接通，并且这又以比通过位单元泄漏的其他 可能方式更快地将VssB订端子上拉至n-MOS晶体管106的阈值电压。 NAND门110的输出在预定量时间维持被取消断言，在此期间，p-MOS 晶体管112维持传导。本领域的技术人员应认识到，NAND门110的 输出的精确电压电平将确定Vssb汀端子被上拉的比率，以及输出的脉冲 宽度将确定VssBTT电压增加的量。因此，根据本发明的实施例，人们可 以改变耦合至p-MOS晶体管112的栅极的信号的电压电平或持续时 间。NAND门110应当维持被取消断言的持续时间，取决于诸如VSSBIT 端子的电容性和p-MOS晶体管112的传导率之类的特征。这些特征受 制造过程变化影响，因此， 一个实施例应当包括增加外部微调信号， 外部微调信号能够在集成电路已经被制造后，调整脉冲宽度。虽然图7
示出了用于在VsswT端子获得高于接地(基本上为零电压)的电压的部 件的特定方案，但可以使用部件的其他方案以在VsswT端子的获得更高
电压。应该注意的是，图7中的信号WRENB在待机模式中，能够被 解除设置，以便减少列102中的位单元的泄漏。
在前面的说明书中，已经参考具体实施例对本发明进行了描述。 然而，本领域的技术人员明白，在不脱离下文权利要求中所述的本发 明的范围的情况下，能够做出各种修正和改变。相应地，说明和附图
17应被视为说明性而非限制性意义，并且所有的这些修改意欲被包含在 本发明的范围内。
上文中已经结合具体实施例描述了益处、其他优势和问题的解决 方案。然而，这些益处、优势、问题的解决方案，以及可能引起任何 益处、优势或解决方案出现或变得更加明显的任何元素，不应被视为 任何和所有权利要求的关键、必需、或本质特征或元素。如此处所使 用的，词语"包括""包含"或任何其他变形，旨在覆盖非排他性的 包括，以便包括元素列表的过程、方法、物件或装置不仅包含这些元 素，而是可以包含未明确列出或这种过程、方法、物件或装置所固有 的其他元素。
权利要求
1. 一种集成电路，包括处理器；以行和列来组织并且耦合到所述处理器的多个存储器单元，其中，存储器单元的行包括字线并且所有的所述存储器单元耦合到所述字线，以及其中，存储器单元的列包括位线并且所有所述存储器单元耦合到所述位线，以及用于接收第一电源电压的第一电源电压节点和用于接收第二电源电压的第二电源节点，其中，提供所述第一电源电压以向所述处理器供电，并且其中，提供所述第一电源电压，以在所述多个存储器单元的第一存取操作期间，向全部所述多个存储器单元或向所述多个存储器单元的至少一个供电，并且其中，提供所述第一电源电压或所述第二电源电压，以在所述多个存储器单元的第二存取操作期间，向所述多个存储器单元供电。
2. 根据权利要求l所述的集成电路，其中，所述第一存取操作是 写操作，并且所述第二存取操作是读操作。
3. 根据权利要求l所述的集成电路，其中，所述多个存储器单元 的每一个具有写容限和读容限，其中，所述写容限基本上大于所述读容限。
4. 根据权利要求3所述的集成电路，其中，通过设置所述存储器 单元存取晶体管相对于所述存储器单元上拉晶体管的传导系数比，使 得所述写容限基本上大于所述读容限。
5. 根据权利要求l所述的集成电路，还包括复用电路，所述复用 电路包括耦合到所述第一电源节点的第一输入端、耦合到所述第二电 源节点的第二输入端，以及耦合到至少一个所述多个存储器单元的输出端。
6. 根据权利要求5所述的集成电路，其中，在所述多个存储器单 元的待机模式期间，所述复用电路将低于所述第一电源电压的电压提 供至所述多个存储器单元。
7. 根据权利要求l所述的集成电路，还包括放电电路，该放电电 路耦合到每个存储器单元的存储器单元供电电压节点，所述放电电路 用于在所述第一存取操作的第一部分期间，将用于选定列的存储器单 元的所述存储器单元供电电压端子上的电压降低至低于所述第一电源 电压的预定电压。
8. 根据权利要求7所述的集成电路，其中，所述预定电压等于所述第一电源电压减去阈值电压降。
9. 根据权利要求l所述的集成电路，还包括电压提升电路，该电压提升电路耦合至每个存储器单元的存储器单元供电电压节点，所述 电压提升电路用于在所述第二存取操作的第一部分期间，将所述存储 器单元供电电压端子上的电压从所述第一电源电压增加至所述第二电 源电压。
10. —种集成电路，包括以行和列组织的多个存储器单元，所述多个存储器单元的每个包 括用于接收存储器单元电源电压的电源电压节点，其中，存储器单元 的行包括字线并且所有所述存储器单元耦合到所述字线，以及存储器单元的列包括位线并且所有所述存储器单元耦合到所述位线；以及放电电路，该放电电路耦合到所述多个存储器单元的每个的所述 电源电压节点，所述放电电路用于在写操作的第一部分期间，将选定 的多个存储器单元的所述存储器单元供电电压端子上的电压从所述第 一电源电压改变成低于所述第一电源电压的预定电压。
11. 根据权利要求io所述的集成电路，还包括存储器单元电源复用电路，该存储器单元电源复用电路耦合到所述多个存储器单元的每 个的所述电源电压节点，所述存储器单元电源复用电路用于在所述写 操作期间，将第一电源电压提供至所述选定列的存储器单元的所述电 源电压节点，所述存储器单元电源复用电路用于在所述写操作期间， 将大于所述第一电源电压的第二电源电压提供至所有未选定列的所述 电源电压节点。
12. 根据权利要求IO所述的集成电路，其中所述预定电压等于所 述第一电源电压减去阈值电压降。
13. 根据权利要求IO所述的集成电路，其中，所述多个存储器单 元的每个具有写容限和读容限，其中，所述写容限基本上大于所述读 容限。
14. 根据权利要求13所述的集成电路，其中，通过设置所述存储 器单元存取晶体管相对于所述存储器单元上拉晶体管的传导系数比，使得所述写容限基本上大于所述读容限。
15. 根据权利要求ll所述的集成电路，其中，所述存储器单元电 源复用电路位于所述位线的第一端部附近，并且列逻辑电路位于所述 位线的第二端部附近。
16. —种用于存取集成电路存储器的方法，包括 提供多个存储器单元，所述多个存储器单元的每个具有电源电压节点和耦合在存储节点和位线之间的存取晶体管； 接收第一电源电压；接收第二电源电压，所述第二电源电压大于所述第一电源电压； 选择所述第一电源电压，以在写操作期间提供给选定列的存储器单元的所述电源电压节点；选择所述第二电源电压，以在所述写操作期间提供给未选定列的 存储器单元的所述电源电压节点；以及在所述写操作的第一部分期间，将选定列的存储器单元的所述电 源电压节点从所述第一电源电压放电至低于所述第一电源电压的预定 电压。
17. 根据权利要求16所述的方法，其中，使用下拉晶体管实现将所述选定列的存储器单元的所述电源电压节点放电，并且其中，耦合 至所述下拉晶体管的信号的电压电平确定放电率，并且耦合至所述下 拉晶体管的所述信号的可调整脉冲宽度确定放电量。
18. 根据权利要求16所述的方法，还包括选择所述第二电源电压，以在所述集成电路存储器的读操作期间提供给所述多个存储器单 元的所述电源电压节点。
19. 一种用于存取集成电路存储器的方法，包括提供多个存储器单元，所述多个存储器单元的每个具有电源电压 节点和耦合在存储节点和位线之间的存取晶体管； 接收电源电压；选择所述电源电压，以在写操作期间提供给选定的多个存储器单 元的所述电源电压节点；以及在所述写操作的第一部分期间，将所述选定列的存储器单元的所 述电源电压节点从所述电源电压充电至高于所述第一电源电压的预定 电压。
20. 根据权利要求19的所述方法，其中所述预定电压等于高于接 地电位的阈值电压。
21. 根据权利要求19所述的方法，通过设置所述存储器单元晶体管的传导系数比，使得所述多个存储器单元的读容限基本上大于所述 多个存储器单元的写容限。
22.根据权利要求19所述的方法，其中，使用上拉晶体管实现将 所述选定列的存储器单元的所述电源电压节点充电，并且其中，耦合 至所述上拉晶体管的信号的电压电平确定充电率，并且耦合至所述上 拉晶体管的所述信号的可调整脉冲宽度确定充电量。
全文摘要
提供了一种具有低电压读/写操作的集成电路。集成电路可以包括处理器(10)和多个存储器单元(22)，多个存储器单元(22)以行和列来组织，并且与该处理器(10)耦合，其中，存储器单元的行包括字线并且所有的存储器单元与该字线耦合，以及其中，存储器单元的列包括位线并且所有存储器单元与该位线耦合。集成电路还可以包括用于接收第一电源电压的第一电源电压端子(V<sub>DD</sub>)，其中，提供第一电源电压以向该处理器(10)供电，并且其中，提供第一电源电压(V<sub>DD</sub>)，以在多个存储器单元的第一存取操作期间，向多个存储器单元(22)供电。集成电路还包括用于接收高于第一电源电压的第二电源电压的第二电源电压的端子(AV<sub>DD</sub>)，其中，提供第二电源电压，以在多个存储器单元(22)的第二存取期间，向多个存储器单元(22)供电。
文档编号G11C7/00GK101479803SQ200780024544
公开日2009年7月8日 申请日期2007年4月19日 优先权日2006年6月29日
发明者大卫·R·彼阿登, 安德鲁·C·拉塞尔, 张沙彦, 普拉桑特·U·肯卡雷, 特洛伊·L·库柏, 詹姆斯·D·伯内特 申请人:飞思卡尔半导体公司