专利名称：：多比特rom存储器的制作方法
技术领域：
：本发明涉及存储设备领域，尤其涉及只读存储器(ROM)。
背景技术：
：图1图示说明提供ROM电路的一个可能方法。这样的电路按照连接到晶体管主电流端线的位置来编码数据。按照这个方案四个晶体管T在图1中进行图示说明并且提供两根线A和B。每个晶体管能够保存一比特数据。在这个特定的编码方案中，通过将晶体管的两个主电流端都连接到同一根线对"0"进行编码，而通过将晶体管的主电流端连接到不同线上对"1"进行编码。按照这种编码方案，相邻的晶体管共有一个共同的主电流端连接，因此减少了必需的连接数量。编码有可能基于晶体管的一个主电流端相对于另一主电流端的连接，而不是基于每个端子的实际连接。图2图示说明由本申请人提出并在美国专利N。6,636,434中描述的另一种电路排布。这样的电路使电路中的每个晶体管可以编码两个比特。在这个实施例中提供四根线A、B、C和D,此外相邻的晶体管共有一个共同的主电流端连接。在这个实施例中使用一种编码方案如下表所示表1<table>tableseeoriginaldocumentpage5</column></row><table>上面所描述的这种编码方案要求每比特数据两根线才可以被编码。可能的话一般都想要减少这种电路中线的数量，以减少存储器的存储区域，并减少生产成本。
发明内容按照本发明的第一方面，提供有包括一组按行和列排布的存储点的ROM,每一个存储点能够保存两比特数据并包括单开关，该开关可控制地将该开关的第一和第二端子连接在一起，第一和第二端子中每一个都被连接到第一、第二和第三导线中的一根线上，其中开关经由第一和第二端子连接在第一和第二根线之间以编码第一数据值，连接在第一和第三根线之间以编码第二数据值，连接在第二和第三根线之间以编码第三数据值，并且第一和第二端子都被连接到第一、第二和第三根线中同一根线上以编码第四数据值。按照本发明的一个实施例，开关的第一端子连接到第一和第三根线中的一根线上，并且开关的第二端子连接到第二和第三根数据线中的一根线上，其中第一和第二端子中每一个端子的连接都保存两比特数据中的一个比特。按照本发明的又一个实施例，每一个开关都是MOS晶体管。按照本发明的又一个实施例，同一行MOS晶体管的栅极互相连接。按照本发明的又一个实施例，第一端子是漏极端而且第二端子是源极端。按照本发明的又一方面，提供存储器读数电路用来对上述的ROM进行读数，该电路包括第一开关，被排布成将第一根线连接到第一输出节点和第一电压电平之一；第二开关，被排布成将第二根线连接到第二输出节点和第一电压电平之一；以及预充电装置，被排布成将第二电压电平保存在从第一和第二根线中选出的一根上。按照本发明的又一个实施例，存储器读数电路包括在第一根线和第一输出节点之间连接的第一非门以及在第二根线和第二输出节点之间连接的第二非门。按照本发明的又一方面，提供了一种在ROM中编码数据的方法，该ROM包括按行和列排布的存储点，进一步地每一列包括三根导线，每一个存储点保存两比特数据并包括可控制开关，该可控制开关包括第一和第二主端子，该方法包括将第一和第二端子独立连接到第一、第二和第三根线以编码数据，其中将第一端子连接到第一根线上并将第二端子连接到第二根线上来编码第一数据值；将第一端子连接到第一根线并将第二端子连接到第三根线上来编码第二数据值；将第一端子连接到第二根线并将第二端子连接到第三根线来编码第三数据值；并且将第一和第二端子连接到第一、第二和第三根线中的同一根线上来编码第四数据值。按照本发明的一个实施例，每个开关都是MOS晶体管，第一端子是漏极端而且第二端子是源极端，而且每个存储点的源极和漏极都被按照下表进行编码，其中第一、第二和第三根线分别被标为A、B和C:<table>tableseeoriginaldocumentpage7</column></row><table>按照本发明的又一方面，提供有一种从ROM中解码数据的方法，该ROM包括一组按行和列排布的存储点，每个存储点能够保存两比特数据并包括单开关，该单开关可控制地将开关的第一和第二端子连接在一起，第一和第二端子中每一个都被连接到第一、第二和第三导线之一，该方法包括将第二和第三根线连接到第一电压电平；将第二电压电平保存在第一根线上；激活存储点之一；并且检测第一根线上的电压并仅仅基于第一根线上所检测的电压确定第一比特数据。换句话说，不需检测其他线上的电压，因为它们不用于确定第一比特数据。从下文实施例的详述使发明的前述和其他目的、特征、方面和优势变得很明显，这些实施例通过参照附图进行图示说明并且不限定的方式给出。图1为用来保存单比特数据的电路示意图2为用四根线保存数据比特对的电路示意图3为根据本发明的一个实施例的存储电路示意图4A和4B为根据本发明的一个实施例进行的解码电路系统示意图。具体实施例方式图3图示说明ROM的一个实施例。如示出的，存储电路包括三根线A、B和C,每一根例如由集成电路层中的导电轨道形成。在这个例子中，MOS晶体管被用于保存信息，基于它们的主电流端子中每一个与线A、B和C中一根线的连接。四个这样的晶体管Tl到T4在图3中进行图示说明。在这个实施例中，MOS晶体管的源极和漏极可以独立连接到存储线A、B和C,而没有与相邻晶体管共同的连接，就像在图l和2中图示说明的电路的情况。在这个实施例中，下表用于对比特数据进行编码，并且示出按照每个晶体管的漏极和源极的连接进行编码的两比特数值表2<table>tableseeoriginaldocumentpage8</column></row><table>因此，如图示说明的，按照这个实施例MOS晶体管的漏极可以连接到线A或C上，而这个MOS晶体管的源极可以连接到线B或C。可以认为线C标为'T'，而且线A和B标为"0"，并且因此如果既不是源极也不是漏极连接到线C上时，"00"被编码。然而，当两根线都被连接到线C上时，"11"被编码，当源极连接到线C而漏极连接到线A上时，"01"被编码，接着当漏极被连接到线C并且源极被连到线B上时，"10"被编码。这样，可以认为每一个MOS晶体管的源极和漏极都独立保存各自的比特数据。对于以上数据数值"00"、"01"、"10"和"11"中每一个，在图3中图示说明每个晶体管的漏极和源极连接的一个例子。在另一个实施例中，不仅可以通过将源极和漏极都连接到线c上，而且可以通过将源极和漏极都连接到其他线中的一根线上，换句话说连接到线A或B上对"11"进行编码。图4A和4B图示说明用来解码图3的存储器中所保存的数据比特的电路系统。如这些图中所示，给电路系统提供包括两个非门2、4和两个开关6、8。开关6、8被连接到存储器的线A和B上。存储器的线C被接地。每一个开关6、8都允许线A和B分别连接到各自的非门2、4的输入节点上或者连到地节点上。在图4A所示的解码电路系统的第一状态中，控制开关6将线A连接到非门2,并且控制开关8将线B连接到地。在这种配置下，可以确定MOS晶体管的漏极上保存的信息，尤其是可以确定MOS晶体管的漏极是否连到线A上。然后线A被预充电到一个预定的电压电平，这个电平不同于地电平。例如，假定地电压为0V，线A被预充电到3V。例如预充电使用另一个未在图中示出的开关来执行，允许电容器或类似的电荷存储装置连接到这根线上以便对它进行预充电，然后从这根线上断开。然后通过提供电压到要测试的晶体管的栅极节点而激活该晶体管。然后，晶体管的漏极的连接由非门2的输出端上的信号来表示，非门2被连接到标记为"输出端1"的解码电路系统的第一输出节点上。解码是基于以下原理晶体管的源极连接到的线B或C上，线B或C处在地电压，并且因此如果漏极连接到线A上，线A上的电压会被放电，但是如果漏极没有连接到线A上，预充电电压会留在线A上。因此，如果输出节点"输出端l"上的电压大约处在预充电电压，例如大于2V,这表示漏极没有连接到线A上，相反如果这个输出端处在地电压，例如0V，这表示晶体管的漏极连到了线A上。参照图4B,为了确定晶体管的源极的连接，尤其无论它是否连接到线B上，那么解码电路系统被切换以便开关6将线A接地，而开关8将线B连到非门4上。然后线B连接到一个预充电电压，它又是一个不同于地电压的电压电平，例如3V。然后通过提供一个电压到要测试的晶体管的栅极端来激活该晶体管。对与晶体管的源极相关的比特进行解码是基于原理漏极连接到不是线A就是线C上，这根线已连接到地上。因此，如果源极连接到线B上，在晶体管被激活时，对保存在线B上的电压进行放电，相反如果源极连接到线C上，线B上的电压不会放电。源极的连接由非门4输出节点上的信号来表示，非门4提供标记为"输出端2"的解码电路系统的第二输出。尤其是，如果这个输出端大约处在预充电电压处，例如大于2V,这表示源极没有连接到线B上，相反如果输出端处在地电压，这表示源极连到了线B上。解码电路系统的输出端1和2因此提供从ROM解码的数据。假定用于对线A和B进行预充电的预充电电压处在逻辑高电平，并且逻辑低电平对应于地电压，这些输出端可以直接提供ROM中由每个晶体管所保存的数据比特。上述解码步骤对于ROM中的每个晶体管都可以重复，并且ROM中一行晶体管可以同时被解码，并且各行依次被解码。例如，一行上的晶体管的栅极连到一起以便各行晶体管可以被同时激活。显然这种解码电路系统实际上不区分源极和漏极连接，换句话说好像晶体管的源极连接到线B并且漏极连接到线A,晶体管的源极连接到线A和漏极连接到线B将被读出同一结果，因此，按照更普遍的编码方案，基于晶体管所连接的线来执行编码。换句话说通过将晶体管连在线A和线B之间对第一数据值进行编码，通过将晶体管连在线B和线C之间对第二数据值进行编码，通过将晶体管连在线A和线C之间对第三数据值进行编码，并且通过将晶体管的两个端子都连到同一根线上对第四数据值进行编码。因此已经描述了一种ROM,其中两个数据比特可以只用三根线进行编码。例如晶体管的开关在存储器中的每一个都用于对两个数据比特进行编码。每个开关都包括两个主电流端子，以及一个控制端子或栅极，并且基于该开关的每个主电流端子的连接情况来保存数据。同时已经描述了一个编码技术的特定例子，对本领域技术人员来说显然许多变化和修改都可以适用。尤其是，虽然按照上述实施例已经描述数据值被每个连接所编码的一个特定的例子，在替换编码方案中，开关的每个连接都可以用于编码数据值中不同的一个值。例如连接到同一根线上的开关的两个端子可以编码"or，到第一和第三根线上的连接可以编码"ir,到第二和第三根线的连接可以编码"oo",并且到第一和第二根线的连接可以编码"io"。在这种情况下解码电路系统可以包括一些简单的附加逻辑以便转换输出信号从而给出正确数据。线A、B和C例如形成为一层集成电路结构中的导电轨迹，而且开关到这些线上的连接例如由通路形成，尽管其他排布也有可能。用来形成这些线的导电轨迹例如是由铜或替换金属或金属合金形成。而且，虽然已经用MOS晶体管描述了实施例，在替换实施例中可以使用其他类型的晶体管和开关，比如场效应晶体管。权利要求1.一种ROM，包括一组按行和列排布的存储点，每一个存储点能够保存两比特数据并包括单开关(T1至T4)，该开关可控制地将所述开关的第一和第二端子连接在一起，所述第一和第二端子中每一个都被连接到第一、第二和第三导线(A、B和C)中的一根线上，其中所述开关经由所述第一和第二端子连接在所述第一和第二根线之间以编码第一数据值，连接在所述第一和第三根线之间以编码第二数据值，连接在所述第二和第三根线之间以编码第三数据值，并且所述第一和第二端子都被连接到所述第一、第二和第三根线中同一根线上以编码第四数据值。2、如权利要求1的ROM，其中所述开关的所述第一端子连接到所述第一和第三根线中的一根线上，并且所述开关的所述第二端子连接到所述第二和第三数据线中的一根线上，其中所述第一和第二端子中每一个端子的连接都保存所述两比特数据中的一比特。3、如权利要求l的ROM,其中每一个开关都是MOS晶体管。4、如权利要求l的ROM，其中同一行MOS晶体管的栅极互相连接。5、如权利要求3或4的ROM，其中所述第一端子是漏极端而且所述第二端子是源极端。6、一种存储器读数电路，用来对任何一个上述权利要求的ROM进行读数，包括第一开关(6),被排布成将所述第一根线连接到第一输出节点和第一电压电平之一；第二开关(8),被排布成将所述第二根线连接到第二输出节点和所述第一电压电平之一；以及预充电装置，被排布成将第二电压电平保存在从所述第一和第二根线中选出的一根上。7、如权利要求6的存储器读数电路，其进一步包括在所述第一根线和所述第一输出节点之间连接的第一非门(2)以及在所述第二根线和所述第二输出节点之间连接的第二非门(4)。8、一种在ROM中编码数据的方法，该ROM包括按行和列排布的存储点，进一步地每一列包括三根导线(A、B和C),每一个存储点保存两比特数据并包括可控制开关(Tl至T4)，该可控制开关包括第一和第二主端子，所述方法包括将所述第一和第二端子独立连接到所述第一、第二和第三根线以编码所述数据，其中将所述第一端子连接到所述第一根线上并将所述第二端子连接到所述第二根线上来编码第一数据值；将所述第一端子连接到所述第一根线并将所述第二端子连接到所述第三根线上来编码第二数据值；将所述第一端子连接到所述第二根线并将所述第二端子连接到所述第三根线来编码第三数据值；并且将所述第一和第二端子连接到所述第一、第二和第三根线中的同一根线上来编码第四数据值。9、如权利要求8的方法，其中每个开关都是MOS晶体管，所述第一端子是漏极端而且所述第二端子是源极端，而且每个存储点的源极和漏极都被按照下表编码，其中第一、第二和第三根线分别被标为A、B和C:<table>tableseeoriginaldocumentpage3</column></row><table>10、一种从ROM中解码数据的方法，该ROM包括一组按行和列排布的存储点，每个存储点能够保存两比特数据并包括单开关(Tl至T4),该单开关可控制地将所述开关的第一和第二端子连接在一起，所述第一和第二端子中每一个都被连接到所述第一、第二和第三导线(A、B和C)之一，该方法包括将所述第二和第三根线连接到第一电压电平；将第二电压电平保存在所述第一根线上；激活所述存储点之一；并且检测所述第一根线上的电压并只基于第一根线上所检测的电压来确定所述数据的第一比特。全文摘要本发明涉及一种ROM，包括一组按行和列排布的存储点，每一个存储点能够保存两比特数据并包括单开关(T1至T4)，该开关可控制地将所述开关的第一和第二端子连接在一起，所述第一和第二端子中每一个都被连接到第一、第二和第三导线(A、B和C)中的一根线上，其中所述开关经由所述第一和第二端子连接在所述第一和第二根线之间以编码第一数据值，连在所述第一和第三根线之间以编码第二数据值，连在所述第二和第三根线之间以编码第三数据值，并且所述第一和第二端子都被连接到所述第一、第二和第三根线中同一根线上以编码第四数据值。文档编号G11C17/12GK101286365SQ20081008931公开日2008年10月15日申请日期2008年4月11日优先权日2007年4月13日发明者塞巴斯蒂安·高伯特,奥里佛·蒙特福特,菲利普·贝利亚德申请人:道芬综合公司