专利名称：一种交叉型铁电存储阵列结构的制作方法
技术领域：
本发明属于集成电路设计领域，特别涉及一种交叉型铁电存储阵列结构。
技术背景铁电存储器是一种利用铁电电容滞回特性制造的新型存储器件。主流铁电存储器(FeRAM)多为以1T1C单元为基础或是以2T2C单元为基础的阵列。在这类 阵列中，尽管数据位数不同，每个存储阵列都包括三种信号线，即PL(极板信号 线)，WL (门控信号线)和BL (数据信号线)。在这种阵列结构中，存储单元按规 则的矩形排列，WL和PL为相互独立的信号，不同行(或不同列)之间，WL/PL 没有复用。图4与图5分别是1T1C阵列结构和2T2C阵列结构。可以看到，在这 样的结构下，存储阵列的容量可以描述为MXN的形式，控制线数目与信号线数 目比例分别为2: l和l: 1。这两种阵列结构的控制信号都是一维分布的，即各 个WL和PL之间是平行的，因此WLZPL的位数与M或N—样。从而造成这样的困 难在相同容量下， 一方面减小WL/PL的位数会造成数据位数的增加，这样就不 得不增加信号引脚或是添加信号选通电路与二维译码，增大了电路的复杂性与面 积；另一方面保证一定的信号引脚数量可能会增加WL/PL的位数以及延长信号线 的长度，对译码器规模以及操作速度都不利。不同的WL与PL放置方法并不能有 效的优化存储阵列，因此需要有一种从控制方法上就有根本区别的新型存储阵列 结构来实现更优化的存储器设计。本发明从这一点入手，提出了一种控制线数目 与信号线数目比例为1: 2的交叉结构存储阵列，通过控制线的复用有效的减少 了控制信号端口的位数，有利于铁电存储器(FeRAM)结构电路设计与优化。 发明内容本发明的目的是设计了一种交叉型铁电存储阵列结构。其特征在于，该交叉 型铁电存储阵列结构以交叉型铁电存储单元为基本组成部分，每个铁电存储单元 在横纵方向上分别与同行或同列的存储单元共用控制线CL，同一列的存储单元之 间共用列方向上的数据信号线BL，同一行的存储单元之间共用行方向上的数据信号线BL，行与列之间不共用数据信号线BL。所述交叉型铁电存储单元由4个1T1C存储结构①为Cel，②为Ce2，③为 Ce3和④为Ce4、 一条行控制线CL—R2、 一条列控制线CL—C2、两条行数据线BL—R2 和BL—R3、两条列数据线BL—C2和BL_C3组成。所述1T1C存储结构由一个NM0S晶体管和一个铁电电容构成； 一个1T1C存 储结构包括P、 B、 G三个端口；其铁电电容的一端连接在丽OS晶体管的源极， 另一端为该存储结构的P端；醒OS晶体管的漏极为该存储结构的B端，栅极为该 存储结构的G端；其中Cel的P端连接到CL—R2， Cel的B端连接到BL一R2， Cel 的G端连接到CL—C2; Ce2的P端连接到CL—C2， Ce2的B端连接到BL—C3， Ce2 的G端连接到CL一R2; Ce3的P端连接到CL一C2， Ce3的B端连接到BL一C2， Ce3 的G端连接到CL—R2; Ce4的P端连接到CL—R2， Ce4的B端连接到BL—R3。所述交叉型铁电存储阵列结构的操作时序为整个操作过程分为0， 1， 2， 3 共4个阶段；在0阶段中，控制线CL一R2和CL—C2均为低电平；在1阶段中，控 制线CL一R2和CL一C2均为高电平；在2阶段中，控制线CL一R2保持高电平，CL_C2 降低为低电平；在3阶段中，CL一C2上升至高电平，CL—R2降低为低电平；通过 CL—R2和CL—C2选中阵列中的4个1T1C存储单元，取其中两个存储单元为例，定 义其位线分别为BL一C2和BL—C3;先对BL—C2所连接单元写入1 ，对BL一C3所连 接单元写入0;再控制BPC (位线预放电控制端)对BL—C2和BL—C2清零；进行 读操作，可见从BLj:2正确地读出了 1，对BL_C3正确地读出了 0;再控制BPC 对BL—C2和BL—C3清零；再进行读操作，检验电路对铁电电容的回写功能，仍然 读出了正确的结果。本发明的有意效果是与传统结构相比较由于这种交叉型阵列结构的特殊的 结构和工作方式，导致一个阵列最多并行写入/读出4bit数据，采用分块阵列的 结构设计可以实现多位数据并行读写，交叉型铁电存储阵列非常有利于电路的对 称分布，有利于驱动电路、灵敏读放等外围电路的排布，另外采用交叉型的阵列 结构有利于縮短BL的长度，进而减小数据线上寄生电容，有利于提高存储器的读写速度。最后，控制线数目与信号线数目比例为1: 2，大大减少了控制信号，简化了外围电路的设计。
图1为交叉型FeRAM存储阵列结构，其中虚线圆范围内是交叉型FeRAM存储 单元，其中①为Cel，②为Ce2，③为Ce3和④为Ce4。 图2为1T1C存储结构图。 图'3为交叉型FeRAM存储阵列操作时序。 图4为交叉型FeRAM存储阵列仿真结果。 图5为交叉型FeRAM存储阵列版图排布。 图6为1T1C型FeRAM存储阵列。 图7为2T2C型FeRAM存储阵列。
具体实施方式
本发明设计了一种交叉型铁电存储阵列结构。该交叉型铁电存储阵列结构以 交叉型铁电存储单元为基本组成部分。如图l所示的交叉型铁电存储阵列结构，图中的虚线圆范围内是表示交叉型 FeRAM存储单元，其中①为Cel，②为Ce2，③为Ce3和 为Ce4。每个铁电存储 单元在横纵方向上分别与同行或同列的存储单元共用控制线CL，同一列的存储单 元之间共用列方向上的数据信号线BL，同一行的存储单元之间共用行方向上的数 据信号线BL，行与列之间不共用数据信号线BL。具体包括一条行控制线(CL—R2)， 一条列控制线(CL—C2)，两条行数据线(BL—R2, BL—R3)，两条列数据线(BL—C2， BL—C3)。1T1C存储结构如图2所示，包括一个画OS晶体管和一个铁电电容。铁电电 容的一端连接在醒0S晶体管的源极，另一端为该存储结构的P端。NM0S晶体管 的漏极为该存储结构的B端，栅极成为该存储结构的G端。 一个1T1C存储结构 包括(P， B， G)三个端口；所述铁电电容的一端连接在MdOS晶体管的源极，另一端为该存储结构的P 端；丽0S晶体管的漏极为该存储结构的B端，栅极为该存储结构的G端；其中 Cel的P端连接到CL—R2， Cel的B端连接到BL一R2， Cel的G端连接到CL—C2;Ce2的P端连接到CL—C2， Ce2的B端连接到BL—C3， Ce2的G端连接到CL—R2; Ce3的P端连接到CL—C2， Ce3的B端连接到BL—C2， Ce3的G端连接到CL—R2; Ce4的P端连接到CL—R2， Ce4的B端连接到BL—R3。lTlC型FeRAM存储阵列如图6所示，同行的存储单元之间共用WL(字控制线) 和PL(极板控制线)，同列的存储单元之间共用BL(位数据线)，不同行之间不共 用控制线，不同列之间不共用信号线；2T2C型FeRAM存储阵列如图7所示，同行 的存储单元之间共用WL(字控制线)和PL(极板控制线)，同列的存储单元之间共 用BL(位数据线)，不同行之间不共用控制线，不同列之间不共用信号线。图3所示为交叉型FeRAM存储阵列操作时序，整个操作过程分为0， 1， 2， 3 共4个阶段；在0阶段中，控制线CL—R2和CL一C2均为低电平；在1阶段中，控 制线CL一R2和CL一C2均为高电平；在2阶段中，控制线CL—R2保持高电平，CL_C2 降低为低电平；在3阶段中，CL—C2上升至高电平，CL—R2降低为低电平；通过 CL—R2和CL一C2选中阵列中的4个1T1C存储单元，取其中两个存储单元为例，定 义其位线分别为BL—C2和BL一C3;先对BL一C2所连接单元写入1 ，对BL—C3所连 接单元写入0;再控制BPC (位线预放电控制端)对BL—C2和BL—C2清零；进行 读操作，可见从BL_C2正确地读出了 1，对BL—C3正确地读出了 0;再控制BPC 对BL—C2和BL—C3清零；再进行读操作，检验电路对铁电电容的回写功能，仍然 读出了正确的结果，如图4所示的交叉型FeRAM存储阵列仿真结果。例如对同样一个1Kbit容量的4bit并行读写的存储阵列，采用普通阵列结构 则为一个256X4的阵列，需要一个8—256译码器，512个WL/PL的驱动，BL线 长度长达256个1T1C存储单元的边长；而采用交叉型铁电存储阵列结构，则只 需要两个4—16译码器，32个CL驱动，BL线长度只相当于32个存储单元的边 长。对于传统阵列，即使可以采用列译码将阵列排布为32X32的正方形，使BL 线长度和交叉型阵列相当，但却付出了增加列选以及对BL进行隔离和内部保护 等电路的代价，即使这样，仍需要64个WL/PL驱动。交叉型阵列和传统阵列结构相比，有利于电路的对称性和外围电路的排布， 可降低译码和驱动电路的数目和规模，以及可降低BL长度进而提高读写速度。
权利要求
1.一种交叉型铁电存储阵列结构，其特征在于，该交叉型铁电存储阵列结构以交叉型铁电存储单元为基本组成部分，每个铁电存储单元在横纵方向上分别与同行或同列的存储单元共用控制线CL，同一列的存储单元之间共用列方向上的数据信号线BL，同一行的存储单元之间共用行方向上的数据信号线BL，行与列之间不共用数据信号线BL。
2. 根据权利要求1所述交叉型铁电存储阵列结构，其特征在于，所述交叉型 铁电存储单元由4个1T1C存储结构Cel 、Ce2、Ce3和Ce4; —条行控制线CL—R2; 一条列控制线CL_C2;两条行数据线BL—R2及BL一R3和两条列数据线BL_C2 及BL—C3组成。
3. 根据权利要求2所述交叉型铁电存储阵列结构，其特征在于，所述1T1C 存储结构由 一个NMOS晶体管和一个铁电电容构成;一个1T1C存储结构包括P、 B、 G三个端口。
4. 根据权利要求2所述交叉型铁电存储阵列结构，其特征在于，所述P、 B、 G三个端口是铁电电容的一端连接在NMOS晶体管的源极，另一端为该存储结 构的P端；NMOS晶体管的漏极为该存储结构的B端，栅极为该存储结构的G 端；其中Cel的P端连接到CL—R2， Cel的B端连接到BL_R2， Cel的G端连 接到CL—C2; Ce2的P端连接到CL—C2， Ce2的B端连接到BL—C3， Ce2的G 端连接到CL_R2; Ce3的P端连接到CL—C2， Ce3的B端连接到BL_C2， Ce3 的G端连接到CL—R2; Ce4的P端连接到CL—R2， Ce4的B端连接到BL一R3， Ce4的G端连接到CL一C2。
5. —种交叉型铁电存储阵列结构的操作时序，其特征在于，整个操作过程分 为0， 1， 2， 3共4个阶段；在0阶段中，控制线CI^R2和CL一C2均为低电平； 在1阶段中，控制线CL—R2和CL_C2均为高电平；在2阶段中，控制线CL一R2 保持高电平，CL—C2降低为低电平；在3阶段中，CL一C2上升至高电平，CL—R2 降低为低电平；通过CL一R2和CL一C2选中阵列中的4个1T1C存储单元，取其 中两个存储单元为例，定义其位线分别为BLj:2和BL一C3;先对BL一C2所连接单元写入1 ，对BL一C3所连接单元写入0;再控制位线预放电控制端BPC对BL—C2 禾口BL一C2清零；进行读操作，可见从BL—C2正确地读出了 1，对BL一C3正确地 读出了 0;再控制位线预放电控制端BPC对BL_C2和BL_C3清零；再进行读操 作，检验电路对铁电电容的回写功能，仍然读出了正确的结果。
全文摘要
本发明公开了属于集成电路设计制造技术领域的一种交叉型铁电存储阵列结构。该阵列结构以交叉型铁电存储单元为基本组成部分，每个铁电存储单元在横纵方向上分别与同行或同列的存储单元共用控制线CL，同一列的存储单元之间共用列方向上的数据信号线BL，同一行的存储单元之间共用行方向上的BL，行与列之间不共用BL。本发明基于铁电存储器的数据存储和读写机理，借鉴了FeRAM合并PL阵列架构的部分原理和读写方式，使得存储单元的控制和数据读写均可以同时沿行列两个方向进行，可以很容易的实现多位数据的并行读写，优化电路的对称性和外围电路的排布，降低译码和驱动电路的数目和规模，并且可以减小BL线长度进而提高读写速度。
文档编号G11C11/22GK101236778SQ200810101920
公开日2008年8月6日 申请日期2008年3月14日 优先权日2008年3月14日
发明者任天令, 章英杰, 洪 胡, 泽 贾 申请人:清华大学