专利名称：随机存取存储器及其存储单元的制作方法
技术领域：
本发明涉及随机存取存储器及其存储单元。
背景技术：
在音频处理芯片中，随机存取存储器(RAM, Random Access Memory ) 起延时作用，如图1所示，串行数据输入datain经过RAM延时得到串行数据输 出dataout,串行数据输入datain由采样频率为fs的时钟采样。
图1所示的RAM共包括1856个存储单元组(cel12),每232个存储单元组 由一组时序逻辑信号控制，共8组时序逻辑信号，即由逻辑电路产生的预充电 信号prex和读写控制信号WRx[l:24],其中x二l、 2..... 8。
图2为图l所示的存储单元组的结构示意图，每个存储单元组包括24个存 储单元(celll ) I1~I24，各个存储单元的输入位线i、输出位线o分别相连，每 次总是选通前后2个存储单元，即对前一个写数据，对后一个读数据，例如， 写存储单元Il,读存储单元I2;写存储单元I2,读存储单元I3;......;写存储
单元124，读存储单元Il。
采样频率fs、预充电信号prex和读写控制信号WRx的时序如图3所示，图3 中仅示出了第l、 2组时序逻辑信号的预充电信号prel、 pre2和第l个读写控制 信号WR1 [1 ] 、 WR2[ 1 ]，以及第1组时序逻辑信号的第2个读写控制信号WR1 [2]， 其可以代表前后2组时序逻辑信号及每组前后2个读写控制信号的关系， Tvco=l/fvco, fVco为压控振荡器的频率。结合图2和图3可以得到，l位数据需 要经过!><:0*16*23才能完成对一个存储单元的写入和读出，图1所示的RAM包 括1856个存储单元组，因此，串行数据输入datain经过总的延时时间为 Tvco* 16*23* 1856后，得到串行数据输出dataout。图2所示的由预充电信号prex控制的PMOS管是基于存储单元(celll )的 电路结构而设计的，图4即为所述存储单元的电路图，美国专利US6026030所 公开的存储单元与图4所示的存储单元具有相同的结构。如图所示，存储单元 包括3个NM0S管N1、 N2、 N3，其中NMOS管N2有大的栅电容，即NMOS管 的沟道宽度与长度的乘积要大，用于存储信号。
当写控制信号w为高，读控制信号r为^f氐时，输入i通过NMOS管Nl对NMOS 管N2的栅极充电或放电，使NMOS管N2处于存储电荷的状态("1"状态)或 者不存储电荷的状态("0"状态)。当读控制信号r为高，写控制信号w为低 时，NMOS管N3打开，如果NMOS管N2处于"1"状态，则输出o会被拉低到0 电平；如果NMOS管N2处于"0"状态，则输出o保持原状态不变，因此，需 要将输出o预充电至"1"状态，即利用图2所示的由预充电信号prex控制的 PMOS管将输出o预充电至"1"状态，才能实现"0"和"1"状态的有效存储。
对于图1至图4所示的RAM，设最低频率fvco-2MHz， Tvco=0.5ps;最高 频率fvco-22MHz， Tvco=0.0451ps,要保证数据不丢失，需要满足以下条件 在最低工作频率下，NMOS管N2的栅电容要在Tvco"6+23时间内保持足够的 电荷；在最高工作频率下，N2在Tvc(^4的时间内；能使反相器INV有效翻转； 在最低工作频率下，反相器INV栅上的电容在Tvcc^4时间内存有效高电平；在 最高工作频率下，反相器INV应有足够的驱动能力在Tvcc^2时间内写入信号到 存储单元。
鉴于上述存储单元的结构特性，电路需要有预充电电路(如图2所示的
线分别相连，使得各个存储单元的输入节点的负载比较大，因而需要增加一 级驱动电路(如图2所示的反相器INV),此驱动同时实现信号的调整，使写 入和读出数据相位一致，但这不是必须的。增加的预充电电路和驱动电路增 加了整个RAM的结构复杂度，进而使得包含所述RAM的芯片面积增加。另外，对于上述存储单元的电路结构，因为要保持足够的栅电容，用于
存储信号的NMOS管N2的尺寸无法随着半导体工艺演进而缩小。当工艺演进 为0.35pm甚至更小尺寸后，再使用上述存储单元和RAM结构显然已不适应芯 片小尺寸的需求。
发明内容
本发明解决的问题是，提供一种随机存取存储器及其存储单元，以简化 随机存取存储器的电路结构，并适应半导体工艺演进中芯片小尺寸的需求。
为解决上述问题，本发明实施方式提供一种随机存取存储器，包括M 级存储单元组，各级存储单元组分别包括N个存储单元，M、 N为自然数， 其特征在于，所述存储单元能够有效存储和读出数据"0"或"1"，
在第n控制信号有效时，输入数据写入第1级存储单元组的第n个存储 单元中，输出数据从第M级存储单元组的第n+l个存储单元中读出，第m级 存储单元组的第n+l个存储单元中的数据传送至第m+l级存储单元组的第n 个存储单元中；
在第N控制信号有效时，输入数据写入第1级存储单元组的第N个存储 单元中，输出数据从第M级存储单元组的第1个存储单元中读出，第m级存 储单元组的第1个存储单元中的数据传送至第m+l级存储单元组的第N个存 储单元中，
其中，m、 n为自然数，且m〈M、 n<N,所述第n控制信号与第n+l控制 信号间隔一个标准时钟。
可选的，第m级存储单元组的存储单元的数据输出端与第m+l级存储单 元组的存储单元的数据输入端连接。
可选的，第m级存储单元组的第1个存储单元的数据输出端与第m+l级 存储单元组的第N个存储单元的数据输入端连接，第m级存储单元组的第n+l 个存储单元的数据输出端与第m+l级存储单元组的第n个存储单元的数据输入端连接。
本发明实施方式还提供一种存储单元，包括
控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶
体管的第 一输入端与逻辑电压源连接；
反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所 述反相器的输出端与所述控制晶体管的第 一控制端连"l妻；
输入晶体管，具有第二输入端、第二输出端和第二控制端，输入信号从 所述输入晶体管的第二输入端输入，用于控制所述输入晶体管开启或关闭的 写控制信号从所述输入晶体管的第二控制端输入，所述输入晶体管的第二输 出端与所述反相器的输入端连接；
输出晶体管，具有第三输入端、第三输出端和第三控制端，输出信号从 所述输出晶体管的第三输出端输出，用于控制所述输出晶体管开启或关闭的 读控制信号从所述输出晶体管的第三控制端输入，所述输出晶体管的第三输 入端与所述反相器的输出端连接。
与现有技术相比，上述技术方案的RAM,由于应用了可以有效地存储数 据"0"和数据"1"的存储单元，数据可以直接写入存储单元中，或者直接 从存储单元中读出，因而在对应的控制信号有效时，前l级存储单元组的存储 单元中数据可以直接传送至后l级存储单元组的存储单元中，即数据可以直接 从前l级存储单元组的存储单元中读出并写入后l级存储单元组的存储单元 中，这样，存储单元组就不需要预充电电路将存储单元的输出端预先充电至 'T，状态，同时也不需要用于产生预充电信号的逻辑电路；并且，存储单元 组也不需要反相驱动电路来驱动后级的存储单元。因此，整个RAM的电路结 构得到了简化，使得包含RAM的芯片面积减小了，功耗也降低了，并且也保 证了数据存储和传送的稳定性。
另外，由于RAM结构不需要预充电电路和反相驱动电路，各级存储单元组之间的存储单元连接方式可以进一步简化，即仅将前l级存储单元组中的读 控制信号与后l级存储单元组中写控制信号相同的存储单元对应连^l妄，因此， 减小了前l级存储单元组的存储单元的输出端和后l级存储单元组的存储单元 的输入端的负载，降低了出现数据传送错误的概率，并且使得后续的版图设 计也更为简单。
单元组的存储单元的写控制信号相同，前l级存储单元组的存储单元的输出晶 体管和与对应连接的后1级存储单元组的存储单元的输入晶体管可以合并，这
样可以进一步简化前(M-l)级的存储单元的结构，或者简化后(M-l)级的 存储单元的结构。因此，整个RAM的电路结构得到了进一步地简化，使得包 含RAM的芯片面积进一步减小；并且输入晶体管或输出晶体管的减少使控制 信号的负载也减小了 ，由此电路的功耗进一步降低。
上述技术方案的存储单元用逻辑电路的组合来完成存储单元的数据信号 的读/写和存储功能，其中，存储数据主要是采用晶体管和反相器结合的锁存
结构来实现的，相比现有技术的存储单元利用晶体管的栅电容存储数据来说， 不需要考虑维持晶体管栅极的电容量以保持数据，因此可以方便地随着半导 体工艺演进缩小晶体管的尺寸，存储单元不仅可以有效地存储数据"0"和数 据"1",而且可以适应工艺演进对芯片小尺寸的需求。
图1是现有的一种RAM的结构示意图2是图1所示的存储单元组的结构示意图3是图1所示的采样频率、预充电信号和读写控制信号的时序图； 图4是图2所示的存储单元的结构示意图； 图5是本发明实施例1的RAM的结构示意图； 图6是图5所示控制信号CLK1 CLK8的时序图；图7是图5所示RAM的存储单元的一个实施例结构示意图； 图8是图5所示RAM的存储单元的另一个实施例结构示意图； 图9是图5所示RAM的存储单元的又一个实施例结构示意图； 图10是本发明实施例2的RAM的结构示意图； 图11是本发明实施例3的RAM的结构示意图12、 13是图11所示RAM的第2 ~4级存储单元组的存储单元的结构 示意图14是本发明实施例4的RAM的结构示意图15、 16是图14所示RAM的第1 ~ 3级存储单元组的存储单元的结构 示意图。
具体实施例方式
本发明实施方式的RAM釆用能够有效存储和读出数据"0"和"1"的存 储单元，这样在RAM的电路结构就不需要预充电电路和驱动电路，因此使得 RAM的电路结构得以简化。
本发明实施方式的RAM包括M级存储单元组，各级存储单元组分别包 括N个存储单元，各个存储单元能够有效存储和读出数据"0"或"1"，
在第n控制信号有效时，输入数据写入第1级存储单元组的第n个存储 单元中，输出数据从第M级(最后1级)存储单元组的第n+l个存储单元中 读出，第m级存储单元组的第n+l个存储单元中的数据传送至第m+l级存储 单元组的第n个存储单元中；
在第N控制信号有效时，输入数据写入第1级存储单元组的第N个(最 后1个)存储单元中，输出数据从第M级(最后1级)存储单元组的第1个 存储单元中读出，第m级存储单元组的第1个存储单元中的数据传送至第m+l 级存储单元组的第N个(最后1个)存储单元中。
其中，M、 N、 m、 n为自然数，m<M、 n<N，所述第n控制信号与第n+l控制信号间隔一个标准时钟。具体来说，M、 N的值和控制信号(第一控制信
号~第N控制信号)决定了输入数据经RAM得到输出数据的延时时间为M*
(N-l)承标准时钟。m耳又小于M的自然凄t，即m:l、 2.....(M-l); n :f又
小于N的自然数，即11=1、 2.....(N-l)。下面结合附图和实施例对本发明
RAM的实施方式做详细的说明。 实施例l
图5为本发明实施例1的RAM的结构示意图，本实施例中，RAM包括4级 存储单元组，即M-4;各级存储单元组包括8个存储单元，即N:8;第m级存 储单元组的存储单元的数据输出端与第m+l级存储单元组的存储单元的数据
存储单元的所有存储单元的数据输入端IN都连接在一起，m取值为l、 2、 3, n 取值为l、 2、 3、 4、 5、 6、 7。
为简化说明，下面以存储单元Cab表示第a级存储单元组的第b个存储单 元，其中，a取值l、 2、 3、 4, b耳又值l、 2、 3、 4、 5、 6、 7、 8。如图5所示， 第l级存储单元组包括存储单元Cll、 C12、 C13、 C14、 C15、 C16、 C17、 C18; 第2级存储单元组包括存储单元C21、 C22、 C23、 C24、 C25、 C26、 C27、 C28; 第3级存储单元组包括存储单元C31、 C32、 C33、 C34、 C35、 C36、 C37、 C38; 第4级存储单元组包括存储单元C41、 C42、 C43、 C44、 C45、 C46、 C47、 C48。
各个存储单元能够有效存储和读出数据"o"或"r，包括数据输入端iN、
写控制信号W输入端、读控制信号R输入端和数据输出端OUT。在写控制信号 有效时，数据写入并储存在存储单元中；在读控制信号有效时，储存在存储 单元中的数据被读出。
第一控制信号CLKl作为存储单元Cll、 C21、 C31、 C41的写控制信号W 输入，并作为存储单元C12、 C22、 C32、 C42的读控制信号R输入。
第二控制信号CLK2作为存储单元C12、 C22、 C32、 C42的写控制信号W输入，并作为存储单元C13、 C23、 C33、 C43的读控制信号R输入。
第三控制信号CLK3作为存储单元C13、 C23、 C33、 C43的写控制信号W 输入，并作为存储单元C14、 C24、 C34、 C44的读控制信号R输入。
第四控制信号CLK4作为存储单元C14、 C24、 C34、 C44的写控制信号W 输入，并作为存储单元C15、 C25、 C35、 C45的读控制信号R输入。
第五控制信号CLK5作为存储单元C15、 C25、 C35、 C45的写控制信号W 输入，并作为存储单元C16、 C26、 C36、 C46的读控制信号R输入。
第六控制信号CLK6作为存储单元C16、 C26、 C36、 C46的写控制信号W 输入，并作为存储单元C17、 C27、 C37、 C47的读控制信号R输入。
第七控制信号CLK7作为存储单元C17、 C27、 C37、 C47的写控制信号W 输入，并作为存储单元C18、 C28、 C38、 C48的读控制信号R输入。
第八控制信号CLK8作为存储单元C18、 C28、 C38、 C48的写控制信号W 输入，并作为存储单元Cll、 C21、 C31、 C41的读控制信号R输入。
各个控制信号的时序关系如图6所示第一控制信号CLK1 ~第八控制信 号CLK8是一组周期相同的采样时钟，但它们的相位不同，后一控制信号与前 一控制信号相差一个标准时钟clk,第一控制信号CLK1 ~第八控制信号CLK8 都是高电平有效。
在其中一个控制信号有效时，输入数据写入第l级对应的l个存储单元， 输出数据从第4级对应的1个存储单元读出，前l级对应的l个存储单元的数据 读出并写入后1级对应的1个存储单元。
举例来说，在第一控制信号CLK1有效时，输入数据DIN写入存储单元 Cl 1;输出凄t据DOUT,人存储单元C42读出；存储单元C12储存的数据读出并写 入存储单元C21。
可以看到，写入存储单元的数据在7个标准时钟clk后被读出，例如，写入 存储单元Cll的数据在7个标准时钟clk后写入存储单元C28，写入存储单元C28的数据在7个标准时钟clk后写入存储单元C37，写入存储单元C37的数据在7个 标准时钟clk后写入存储单元C46，写入存储单元C46的数据在7个标准时钟clk 后读出，因此，输入数据DIN写入存储单元C11后，经过4+7^1k延时后，从存 储单元C46读出输出数据DOUT,也就是说，图5所示的RAM结构，从输入数 据DIN得到输出数据DOUT需要经过28个标准时钟clk的延时。
由于各个存储单元能够有效存储和读出数据"0"或"1",数据可以直接 写入存储单元中，或者直接从存储单元中读出，因而在对应的控制信号有效
存储单元中，即数据可以直接从前l级存储单元组的存储单元中读出并写入后 l级存储单元组的存储单元中，这样，存储单元组就不需要预充电电路(如图 2所示的PMOS管)将存储单元的输出端预先充电至"1"状态，同时也就不需 要用于产生预充电信号的逻辑电路了 (如图l所示的逻辑电路)；并且，存储 单元组也不需要反相驱动电路(如图2所示的反相器)来驱动后级的存储单元。 因此，整个RAM的电路结构得到了简化，使得包含RAM的芯片面积减小了， 功耗也降低了。
写和存储功能，其中，存储数据主要是采用锁存(latch)结构来实现的，锁 存结构使得存储单元的驱动能力增强。
所述存储单元包括锁存单元，分别与锁存单元连接的输入单元和输出 单元。其中，锁存单元用于储存数据，包括控制晶体管和反相器；输入单元 用于写入数据，包括输入晶体管；输出单元用于读出数据，包括输出晶体管。
控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶 体管的第 一输入端与逻辑电压源连接；
反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所 述反相器的输出端与所述控制晶体管的第 一控制端连接；输入晶体管，具有第二输入端、第二输出端和第二控制端，输入信号从 所述输入晶体管的第二输入端输入，用于开启所述输入晶体管的写控制信号 从所述输入晶体管的第二控制端输入，所述输入晶体管的第二输出端与所述 反相器的输入端连接；输出晶体管，具有第三输入端、第三输出端和第三控制端，输出信号从 所述输出晶体管的第三输出端输出，用于开启所述输出晶体管的读控制信号 从所述输出晶体管的第三控制端输入，所述输出晶体管的第三输入端与所述 反相器的输出端连接。控制晶体管可以是NMOS管和PMOS管，所述第 一输入端为控制晶体管 的源极(Source),第一输出端为控制晶体管的漏极(Drain),第一控制端为 控制晶体管的栅极(Gate)。逻辑电压源才艮据MOS管的类型而不同控制晶 体管为NMOS管，逻辑电压源为低电平电压源；控制晶体管为PMOS管，逻 辑电压源为高电平电压源。输入晶体管可以是NMOS管或PMOS管，所述第二输入端为输入晶体管 的源极，第二输出端为输入晶体管的漏极，第二控制端为输入晶体管的栅极。 用于控制所述输入晶体管开启或关闭的写控制信号根据MOS管的类型而不 同输入晶体管为NMOS管，写控制信号为高电平有效(开启输入晶体管)； 输入晶体管为PMOS管，写控制信号为低电平有效(开启输入晶体管)。输出晶体管可以是NMOS管或PMOS管，所述第三输入端为输入晶体管 的源极，第三输出端为输入晶体管的漏极，第三控制端为输入晶体管的栅极。 用于控制所述输出晶体管开启或关闭的读控制信号根据MOS管的类型而不 同输出晶体管为NMOS管，读控制信号为高电平有效(开启输出晶体管)； 输出晶体管为PMOS管，读控制信号为低电平有效(开启输出晶体管)。不同类型的控制晶体管、输入晶体管和输出晶体管可以任意组合，通常， 可以是P型的控制晶体管和N型的输入晶体管、输出晶体管的组合；或者是的控制晶体管和P型输入晶体管、输出晶体管的组合。图7为所述存储单元的一个实施例结构示意图，其采用上拉的PMOS管 (控制晶体管)和反相器构成的锁存单元来实现数据信号的存储功能，而输 入晶体管和输出晶体管都采用NMOS管。如图7所示，所述的存储单元包括输入晶体管MN1，控制晶体管MP0， 反相器INV和输出晶体管MN2。输入信号IN从输入晶体管MN1的源极输入，高电平有效的写控制信号 W从输入晶体管MN1的栅极输入。控制晶体管MP0的源极输入高电平，例如3.3V的逻辑电压源VDD33。输出信号OUT从输出晶体管MN2的漏极输出，高电平有效的读控制信 号R从输出晶体管MN2的栅极输入。输入晶体管MN1的漏极与控制晶体管MP0的漏极、反相器INV的输入 端连接，其连接点为节点A。输出晶体管MN2的源极与控制晶体管MP0的栅极、反相器INV的输出 端连接，其连接点为节点B。写才喿作时，写控制信号W为高电平，开启输入晶体管MN1:节点A原 来为低电平，输入信号IN为高电平(写入的数据为1),节点A会充电到高 电平，节点B为低电平，开启控制晶体管MPO，维持节点A的高电平；节点 A原来为高电平，输入信号IN为低电平(写入的数据为0)，由于反相器INV 的驱动能力大于控制晶体管MPO的驱动能力，使节点A很容易放电到低电平， 节点B为高电平，关闭控制晶体管MPO，维持节点A的低电平。读操作时，读控制信号R为高电平，开启输出晶体管MN2:节点A为高 电平(存储的数据为1),节点B为低电平，输出信号OUT为低电平；节点A 为4氐电平(存储的数据为0)，节点B为高电平，输出信号OUT为高电平。 因此，存储单元的输出信号OUT与输入信号IN的相位是相反的。图8为所述存储单元的另一个结构示意图，本实施例采用下拉的NMOS管(控制晶体管)和反相器构成的锁存单元来实现数据信号的存储功能，而输入晶体管和输出晶体管都采用PMOS管。如图8所示，所述的存储单元包括输入晶体管MPl,控制晶体管MN0， 反相器INV和输出晶体管MP2。输入信号IN从输入晶体管MP1的源极输入，低电平有效的写控制信号 W/人输入晶体管MP1的4册才及输入。控制晶体管MN0的源才及输入低电平，例如地。输出信号OUT从输出晶体管MP2的漏极输出，低电平有效的读控制信 号R从输出晶体管MP2的栅极输入。输入晶体管MP1的漏才及与控制晶体管MN0的漏才及、反相器INV的输入 端连接，其连接点为节点A，。输出晶体管MP2的源极与控制晶体管MN0的栅极、反相器INV的输出 端连接，其连接点为节点B'。写才乘作时，写控制信号W为低电平，开启输入晶体管MP1:节点A，原来 为低电平，输入信号IN为高电平(写入的数据为1)，节点A，会充电到高电 平，节点B，为低电平，关闭控制晶体管MNO,维持节点A，的高电平；节点A， 原来为高电平，输入信号IN为低电平(写入的数据为0),由于反相器INV 的驱动能力大于控制晶体管MN0的驱动能力，使节点A，很容易放电到低电 平，节点B，为高电平，开启控制晶体管MNO,维持节点A，的低电平。读4乘作时，读控制信号R为低电平，开启输出晶体管MP2:节点A，为高 电平(存储的数据为1),节点B，为低电平，输出信号OUT为低电平；节点A， 为低电平(存储的数据为0),节点B，为高电平，输出信号OUT为高电平。 因此，存储单元的输出信号OUT与输入信号IN的相位是相反的。本实施例中各个存储单元的结构可以如图7所示，控制晶体管为P型，输入晶体管和输出晶体管为N型，存储单元的数据输入端为输入晶体管的第二输 入端(源极)，数据输出端为输出晶体管的第三输出端(漏极)。各个存储单元的结构也可以如图8所示，控制晶体管为N型，输入晶体管 和输出晶体管为p型，存储单元的数据输入端为输入晶体管的第二输入端(源极)，数据输出端为输出晶体管的第三输出端(漏极)。这样，图5所示的第一 控制信号CLK1 ~第八控制信号CLK8应为图6所示对应的控制信号的反相信 号。或者，存储单元的结构可以是上述任意可能的结构，而控制信号是否经 过反相再输入存储单元则由输入晶体管和输出晶体管的类型决定。上述存储单元采用锁存结构，即利用控制晶体管和反相器的逻辑控制， 以有效地存储和读出数据"0"和数据"1"，对于上述的存储单元，不需要考 虑维持晶体管栅极的电容量以保持数据，因此可以方便地随着半导体工艺演 进而按比例缩小晶体管的尺寸。需要说明的是，所述RAM的存储单元并不限于上述包括输入晶体管、控 制晶体管、反相器和输出晶体管的电路结构，能够有效存储和读出数据"0" 和凝:据'T，的存储单元都适用于本发明实施方式所述的RAM的结构，现有的 能够实现有效存储和读出数据"0"和数据"1"的存储单元的结构有很多， 例如图9所示的存储单元的结构，其它还有多种本领域技术人员所熟知的结 构，在此即不再冲t举。 实施例2图10为本发明实施例2的RAM的结构示意图，由于图5所示的RAM结构不 需要预充电电路和反相驱动电路，图10对图5所示的RAM结构作了改进，其区 别在于各级存储单元组之间的连接方式不同。本实施例中，第m级存储单元组的第1个存储单元的数据输出端与第m+l 级存储单元组的第N个存储单元的数据输入端连接，第m级存储单元组的第 n+l个存储单元的数据输出端与第m+l级存储单元组的第n个存储单元的数据输入端连接，m耳又值为l、 2、 3， n耳又值为l、 2、 3、 4、 5、 6、 7。具体来说，存储单元Cll、 C21、 C31的数据输出端OUT分别与存储单元 C28、 C38、 C48的数据输入端IN连接，存储单元C12、 C22、 C32的数据输出 端OUT分别与存储单元C21、 C31、 C41的数据输入端IN连接，存储单元C13、 C23、 C33的数据输出端OUT分别与存储单元C22、 C32、 C42的数据输入端IN 连接，存储单元C14、 C24、 C34的数据输出端OUT分别与存储单元C23、 C33、 C43的数据输入端IN连接，存储单元C15、 C25、 C35的数据输出端OUT分别与 存储单元C24、 C34、 C44的数据输入端IN连接，存储单元C16、 C26、 C36的 数据输出端OUT分别与存储单元C25、 C35、 C45的数据输入端IN连接，存储 单元C17、 C27、 C37的数据输出端OUT分别与存储单元C26、 C36、 C46的数 据输入端IN连接，存储单元C18、 C28、 C38的数据输出端OUT分别与存储单 元C27、 C37、 C47的数据输入端IN连接。本实施例的RAM结构仅将前1级存储单元组中的读控制信号与后1级存储 单元组中写控制信号相同的存储单元对应连接，因此，减小了前l级存储单元 组的存储单元的数据输出端和后1级存储单元组的存储单元的数据输入端的 负载，降低了出现数据传送错误的概率，并且使得后续的版图(layout)设计 也更为简单。 实施例3进一步分析图IO所示的RAM结构，在前后2级存储单元组对应连接的存储 单元中，前l级存储单元组的存储单元的读控制信号与后l级存储单元组的存 储单元的写控制信号相同，例如，存储单元C11的读控制信号W输入是第八控 制信号CLK8，存储单元C28的写控制信号W也是第八控制信号CLK8。因此， 前l级存储单元组的存储单元的输出晶体管与后l级存储单元组的存储单元的 输入晶体管可以合并成一个晶体管，这样，除第l级存储单元组外，后面3级 存储单元组的存储单元组都可以简化(如本实施例所示)；或者，除第4级存组的存储单元组都可以简化(如实施例4所述)，由此使得RAM的电路结构得到了进一步地简化，并且输入晶体管或输出晶体管的减少使得控制信号的负载减小，从而使得电路的功耗进一步降低。本实施例的RAM结构如图11所示，与实施例2的区别在于实施例2的各 个存储单元都分别包括输入晶体管、控制晶体管、反相器和输出晶体管；而 本实施例中，第l级存储单元组的各个存储单元分别包括输入晶体管、控制晶 体管、反相器和输出晶体管，第2、 3、 4级存储单元组的各个存储单元分别包 括控制晶体管、反相器和输出晶体管。第1级存储单元组的各个存储单元的结构可以是图7所示的结构；第2、 3、 4级存储单元组的各个存储单元的结构则如图12所示，其比图7所示的结构少 了输入晶体管MN1，且没有写控制信号W输入，即包括控制晶体管MP0、 反相器INV和输出晶体管MN2，各元件连接方式基本没有改变，不同的是，图 12所示的存储单元的数据输入端为反相器INV的输入端。或者，第1级存储单元组的各个存储单元的结构可以是图8所示的结构， 第2、 3、 4级存储单元组的各个存储单元的结构则如图13所示，其比图8所示 的结构少了输入晶体管MPl,且没有写控制信号W输入，即包括控制晶体管 MN0、反相器INV和输出晶体管MP2，各元件连接方式基本没有改变，不同的 是，图13所示的存储单元的数据输入端为反相器INV的输入端。 实施例4本实施例的RAM结构如图14所示，与实施例2的区别在于实施例2的各 个存储单元都分别包括输入晶体管、控制晶体管、反相器和输出晶体管；而 本实施例中，第l、 2、 3级的存储单元组的各个存储单元分别包括输入晶体管、 控制晶体管和反相器，第4级的存储单元组的各个存储单元分别包括输入晶体 管、控制晶体管、反相器和输出晶体管。第4级存储单元组的各个存储单元的结构可以是图7所示的结构；第l、 2、3级存储单元组的各个存储单元的结构则如图15所示，其比图7所示的结构少 了输出晶体管MN2，且没有读控制信号R输入，即包括输入晶体管MN1、控 制晶体管MPO和反相器INV，各元件连接方式基本没有改变，不同的是，图15 所示的存储单元的数据输出端为反相器INV的输出端。或者，第4级存储单元组的各个存储单元的结构可以是图8所示的结构， 第l、 2、 3级存储单元组的各个存储单元的结构则如图16所示，其比图8所示 的结构少了输出晶体管MP2，且没有读控制信号R输入，即包括输入晶体管 MP1、控制晶体管MPO和反相器INV,各元件连接方式基本没有改变，不同的 是，图16所示的存储单元的数据输出端为反相器INV的输出端。综上所述，本发明实施方式的随机存取存储器釆用能够有效存储和读出 数据"0"和"1"的存储单元，这样在RAM的电路结构就不需要预充电电路 和驱动电路，因此使得RAM的电路结构得以简化。存储单元采用锁存结构实现存储功能，因此可以适应半导体工艺演进中 芯片小尺寸的需求。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种随机存取存储器，包括M级存储单元组，各级存储单元组分别包括N个存储单元，M、N为自然数，其特征在于，所述存储单元能够有效存储和读出数据“0”或“1”，在第n控制信号有效时，输入数据写入第1级存储单元组的第n个存储单元中，输出数据从第M级存储单元组的第n+1个存储单元中读出，第m级存储单元组的第n+1个存储单元中的数据传送至第m+1级存储单元组的第n个存储单元中；在第N控制信号有效时，输入数据写入第1级存储单元组的第N个存储单元中，输出数据从第M级存储单元组的第1个存储单元中读出，第m级存储单元组的第1个存储单元中的数据传送至第m+1级存储单元组的第N个存储单元中，其中，m、n为自然数，且m＜M、n＜N，所述第n控制信号与第n+1控制信号间隔一个标准时钟。
2. 根据权利要求1所述的随机存取存储器，其特征在于，第m级存储单元 组的存储单元的数据输出端与第m+l级存储单元组的存储单元的数据输入端 连接。
3. 根据权利要求1所述的随机存取存储器，其特征在于，第m级存储单元 组的第1个存储单元的数据输出端与第m+l级存储单元组的第N个存储单元 的数据输入端连接，第m级存储单元组的第n+l个存储单元的数据输出端与 第m+l级存储单元组的第n个存储单元的数据输入端连接。
4. 根据权利要求2所述的随机存取存储器，其特征在于，各个存储单元分 别包括控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶 体管的第 一输入端与逻辑电压源连接；反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所述反相器的输出端与所述控制晶体管的第 一控制端连接；输入晶体管，具有第二输入端、第二输出端和第二控制端，用于开启所 述输入晶体管的写控制信号从所述输入晶体管的第二控制端输入，所述输入晶体管的第二输出端与所述反相器的输入端连接；输出晶体管，具有第三输入端、第三输出端和第三控制端，用于开启所 述输出晶体管的读控制信号从所述输出晶体管的第三控制端输入，所述输出 晶体管的第三输入端与所述反相器的输出端连接，所述存储单元的数据输入端为所述输入晶体管的第二输入端，数据输出 端为所述输出晶体管的第三输出端，所述第n控制信号作为各级存储单元组的第n个存储单元的写控制信号 输入，并作为第n+l个存储单元的读控制信号输入，所述第N控制信号作为各级存储单元组的第N个存储单元的写控制信号 输入，并作为第1个存储单元的读控制信号输入。
5. 根据权利要求3所述的随机存取存储器，其特征在于，各个存储单元分 别包括控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶 体管的第一输入端与逻辑电压源连接；反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所 述反相器的输出端与所述控制晶体管的第 一控制端连接；输入晶体管，具有第二输入端、第二输出端和第二控制端，用于开启所 述输入晶体管的写控制信号从所述输入晶体管的第二控制端输入，所述输入 晶体管的第二输出端与所述反相器的输入端连接；输出晶体管，具有第三输入端、第三输出端和第三控制端，用于开启所 述输出晶体管的读控制信号从所述输出晶体管的第三控制端输入，所述输出 晶体管的第三输入端与所述反相器的输出端连接，所述存储单元的数据输入端为所述输入晶体管的第二输入端，数据输出 端为所述输出晶体管的第三输出端，所述第n控制信号作为各级存储单元组的第n个存储单元的写控制信号 输入，并作为第n+l个存储单元的读控制信号输入，所述第N控制信号作为各级存储单元组的第N个存储单元的写控制信号 输入，并作为第1个存储单元的读控制信号输入。
6.根据权利要求3所述的随机存取存储器，其特征在于，第1级存储单元组的各个存储单元分别包括输入晶体管、控制晶体管、 反相器和输出晶体管，第m+l级存储单元组的各个存储单元分别包括控制晶 体管、反相器和输出晶体管，其中，控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶 体管的第 一输入端与逻辑电压源连接；反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所 述反相器的输出端与所述控制晶体管的第 一控制端连接；输入晶体管，具有第二输入端、第二输出端和第二控制端，用于开启所 述输入晶体管的写控制信号从所述输入晶体管的第二控制端输入，所述输入 晶体管的第二输出端与所述反相器的输入端连接；输出晶体管，具有第三输入端、第三输出端和第三控制端，用于开启所 述输出晶体管的读控制信号从所述输出晶体管的第三控制端输入，所述输出 晶体管的第三输入端与所述反相器的输出端连接，第1级存储单元组的各个存储单元的数据输入端为所述存储单元的输入 晶体管的第二输入端，数据输出端为所述存储单元的输出晶体管的第三输出 端,相器的输入端，数据输出端为所述存储单元的输出晶体管的第三输出端，所述第n控制信号作为第1级存储单元组的第n个存储单元的写控制信 号输入，并作为各级存储单元组的第n+l个存储单元的读控制信号输入，所述第N控制信号作为第1级存储单元组的第N个存储单元的写控制信 号输入，并作为各级存储单元组的第1个存储单元的读控制信号输入。
7.根据权利要求3所述的随机存取存储器，其特征在于，第m级存储单元组的各个存储单元分别包括输入晶体管、控制晶体管和 反相器，第M级存储单元组的各个存储单元分别包括输入晶体管、控制晶体 管、反相器和输出晶体管，其中，控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶 体管的第 一输入端与逻辑电压源连接；反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所 述反相器的输出端与所述控制晶体管的第 一控制端连接；输入晶体管，具有第二输入端、第二输出端和第二控制端，用于开启所 述输入晶体管的写控制信号从所述输入晶体管的第二控制端输入，所述输入 晶体管的第二输出端与所述反相器的输入端连接；输出晶体管，具有第三输入端、第三输出端和第三控制端，用于开启所 述输出晶体管的读控制信号从所述输出晶体管的第三控制端输入，所述输出 晶体管的第三输入端与所述反相器的输出端连接，第m级存储单元组的各个存储单元的数据输入端为所述存储单元的输入 晶体管的第二输入端，数据输出端为所述存储单元的反相器的输出端，第M级存储单元组的各个存储单元的数据输入端为所述存储单元的输入晶体管的第二输入端，数据输出端为所述存储单元的输出晶体管的第三输出二山 彿，所述第n控制信号作为各级存储单元组的第n个存储单元的写控制信号 输入，并作为第M级存储单元组的第n+l个存储单元的读控制信号输入，所述第N控制信号作为各级存储单元组的第N个存储单元的写控制信号输入，并作为第M级存储单元组的第1个存储单元的读控制信号输入。
8. 根据权利要求4至7中任意一项所述的随机存取存储器，其特征在于， 所述控制晶体管为NMOS管，所述第一输入端为NMOS管的源极，第一输出 端为NMOS管的漏极，第一控制端为NMOS管的栅极，所述逻辑电压源为低 电平电压源。
9. 根据权利要求4至7中任意一项所述的随机存取存储器，其特征在于， 所述控制晶体管为PMOS管，所述第一输入端为PMOS管的源极，第一输出 端为PMOS管的漏才及，第一控制端为PMOS管的棚4及，所述逻辑电压源为高 电平电压源。
10. 根据权利要求4至7中任意一项所述的随机存取存储器，其特征在于， 所述输入晶体管为NMOS管或PMOS管，所述第二输入端为输入晶体管的源 极，第二输出端为输入晶体管的漏极，第二控制端为输入晶体管的栅极。
11. 根据权利要求4至7中任意一项所述的随机存取存储器，其特征在于， 所述输出晶体管为NMOS管或PMOS管，所述第三输入端为输出晶体管的源 极，第三输出端为输出晶体管的漏极，第三控制端为输出晶体管的栅极。
12. —种应用于权利要求1所述随机存取存储器的存储单元，其特征在于， 包括控制晶体管，具有第一输入端、第一输出端和第一控制端，所述控制晶 体管的第一输入端与逻辑电压源连接；反相器，所述反相器的输入端与所述控制晶体管的第一输出端连接，所 述反相器的输出端与所述控制晶体管的第 一控制端连接；输入晶体管，具有第二输入端、第二输出端和第二控制端，输入信号从 所述输入晶体管的第二输入端输入，用于控制所述输入晶体管开启或关闭的 写控制信号从所述输入晶体管的第二控制端输入，所述输入晶体管的第二输出端与所述反相器的输入端连接；输出晶体管，具有第三输入端、第三输出端和第三控制端，输出信号从 所述输出晶体管的第三输出端输出，用于控制所述输出晶体管开启或关闭的 读控制信号从所述输出晶体管的第三控制端输入，所述输出晶体管的第三输 入端与所述反相器的输出端连接。
13. 根据权利要求12所述的存储单元，其特征在于，所述控制晶体管为NMOS 管，所述第一输入端为NMOS管的源极，第一输出端为NMOS管的漏极，第 一控制端为NMOS管的栅极，所述逻辑电压源为低电平电压源。
14. 根据权利要求12所述的存储单元，其特征在于，所述控制晶体管为PMOS 管，所述第一输入端为PMOS管的源极，第一输出端为PMOS管的漏极，第 一控制端为PMOS管的栅极，所述逻辑电压源为高电平电压源。
15. 根据权利要求12所述的存储单元，其特征在于，所述输入晶体管为NMOS 管或PMOS管，所述第二输入端为输入晶体管的源极，第二输出端为输入晶 体管的漏极，第二控制端为输入晶体管的栅极。
16. 根据权利要求12所述的存储单元，其特征在于，所述输出晶体管为NMOS 管或PMOS管，所述第三输入端为输出晶体管的源极，第三输出端为输出晶 体管的漏极，第三控制端为输出晶体管的栅极。
全文摘要
一种随机存取存储器及其存储单元，所述随机存取存储器包括M级存储单元组，各级存储单元组分别包括N个存储单元，在第n控制信号有效时，从前1级存储单元组的第n+1个存储单元读出数据并写入后1级存储单元组的第n个存储单元；在第N控制信号有效时，从前1级存储单元组的第1个存储单元读出的数据写入后1级存储单元组的第N个存储单元；在第n或N控制信号有效时，输入数据写入第1级存储单元组的第n或N个存储单元，输出数据从最后1级存储单元组的第n+1或1个存储单元读出。所述随机存取存储器的电路结构得以简化，所述存储单元可以适应半导体工艺演进中芯片小尺寸的需求。
文档编号G11C19/28GK101593560SQ20081011277
公开日2009年12月2日 申请日期2008年5月26日 优先权日2008年5月26日
发明者张亚峰, 智 李, 杨家奇 申请人:中芯国际集成电路制造(北京)有限公司