专利名称：具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器的制作方法
技术领域：
本发明涉及装置。具体而言，本发明涉及具有多个装置的系统以及用于再生该系 统所用时钟的方法。而且，本发明涉及半导体装置。具体而言，本发明涉及具有多个半导体 装置的系统以及用于这种系统的时序和时钟方法。
背景技术：
电子设备使用如存储器装置的半导体装置。存储器装置可以包括随机存取存储器 (RAM)、闪速存储器(例如NAND闪存装置、NOR闪存装置)以及用于存储数据或信息的其他 类型的存储器。电路板上的存储器系统设计用于既实现高密度又实现高速操作，以满足各种应用 的要求。可用于在电路板上实现高密度存储器系统的两种设计技术包括串联互联结构和多 点连接(multi-drop)总线互联结构。这些设计技术通过使许多存储器装置连接到一个存 储器控制装置来解决密度问题。一种设计技术是多点连接总线互联结构，其中，多个存储器 装置并联到存储器控制器。另一种设计技术是多个存储器装置的串联。包括存储器的系统中可以使用各种时钟方法。使用公共源时钟时，由于这种结构 的并联性质，时钟信号会出现失真。同时，其具有几个偏斜因子(skew factor)，许多装置连 接成多点连接形式时，工作频率范围有限，而且不能用于高速应用。使用时钟重整和重发射 的源同步时钟系统提供较高的工作频率范围，并避免一些公共同步时钟偏斜因子，但是会 引入不严重影响系统性能的其他偏斜因子。
发明内容
根据本发明的一方面，提供一种用于传输具有由输入时钟信号的转换所确定的周 期的数据的装置。该装置包括时钟电路和同步电路。该时钟电路用于响应于输入时钟信号 提供多个再生的时钟信号。多个再生的时钟信号的相位相对于数据彼此不同地偏移。该时 钟电路还用于响应于多个再生的时钟信号中的至少一个产生输出时钟信号。该同步电路用 于同步数据传输和至少一个再生的时钟信号。在数据周期内发生输出时钟信号的转换。例如，多个再生的时钟信号的相位中的每一个相对彼此相移。响应于具有不同相 移的再生时钟信号，时钟电路可以产生具有可变相移的输出时钟信号。时钟电路可包括锁相环(PLL)，用于响应于输入时钟信号提供多个再生的时钟信号；以及时钟输出电路，用于响应于多个再生的时钟信号中的至少一个产生所述输出时
钟信号。例如，所述PLL配置为响应于控制信号选择性地被使能或禁用，该控制信号具有 分别用于引起PLL被使能或禁用的第一和第二逻辑状态。PLL被使能的情况下，PLL响应于 输入时钟信号产生多个再生的时钟信号。时钟输出电路响应于所述多个再生的时钟信号中 的至少一个来产生输出时钟信号。同步电路使数据传输和至少一个所述再生的时钟信号同 步。PLL被禁用的情况下，同步电路使数据传输和输入时钟信号同步。有益地，PLL还用于输出再生的时钟信号，所述再生的时钟信号和数据之间的相移 是90°的倍数。例如，装置接收包括一个时钟信号及其互补时钟信号的输入时钟信号。响应于输 入时钟信号，时钟电路提供内部时钟信号。PLL在PLL使能时响应于内部时钟信号提供多个 再生的时钟信号。在PLL被禁用时，同步电路使数据传输和内部时钟信号同步。该装置还可以包括保持器，用于保持和装置相关联的标识信息，该标识信息可用 于标识装置。响应于该保持器中保持的标识信息提供控制信号。控制信号是分别使PLL被 使能和禁用的逻辑高或低之一。装置还可包括访问电路，用于响应于基于标识信息的装置标识访问存储器。根据本发明的另一方面，提供一种用于把数据从第一装置传输到第二装置的设 备，所述数据具有由时钟信号的转换确定的周期。第一装置包括第一时钟电路和第一同 步电路。第一时钟电路用于响应于第一输入时钟信号提供多个第一再生的时钟信号，所 述多个第一再生的时钟信号的相位相对于数据彼此不同地偏移，以及响应于所述多个第一 再生的时钟信号中的至少一个来产生第一输出时钟信号。第一同步电路用于同步数据传输 和所述多个第一再生的时钟信号中的至少一个，在数据周期内发生第一输出时钟信号的转 换。第二装置包括第二时钟电路，用于响应于从第一输出时钟信号获得的第二输入时钟信 号提供多个第二再生的时钟信号，所述多个第二再生的时钟信号的相位相对于数据彼此不 同地偏移，以及第一数据输入电路，用于响应于第二输入时钟从第一装置接收传输的数据。例如，第一时钟电路包括第一锁相环(PLL)，用于响应于第一输入时钟信号提供 多个第一再生的时钟信号；第一时钟输出电路，用于响应于所述多个第一再生的时钟信号 中的至少一个来产生第一输出时钟信号。第二时钟电路包括第二 PLL，用于响应于第二输 入时钟信号提供多个第二再生的时钟信号。第一和第二 PLL配置为分别响应于第一和第二控制信号选择性地被使能或禁用。 当第一 PLL使能时，第一 PLL响应于第一输入时钟信号产生多个第一再生的时钟信号。当 第二 PLL使能时，第二 PLL响应于第二输入时钟信号产生多个第二再生的时钟信号。根据本发明的另一方面，提供一种系统，包括控制器；以及串联的多个装置，所 述多个装置的操作和时钟信号同步。每个装置包括用于选择性地被使能的锁相环(PLL)， 所述PLL在使能时响应于输入时钟信号提供多个再生的时钟信号，多个再生的时钟信号是 输入时钟信号的不同相移的形式；以及同步电路，用于同步数据传输和至少一个所述再生 的时钟信号。根据本发明的另一方面，提供一种多个装置中使用的方法，所述多个装置中的每 一个包括锁相环(PLL)，一个装置响应于输入时钟信号把数据传输到另一装置。该方法包括响应于控制信号选择性地使能PLL，被使能的PLL响应于输入时钟信号输出多个再生的 时钟信号，再生的时钟信号是输入时钟信号的不同相移的形式。根据本发明的另一方面，提供一种用于传输根据时钟信号被同步的数据的方法， 该数据的周期根据时钟信号的转换确定，该方法包括选择性地使能或禁用锁相环(PLL)； 在锁相环使能时响应于输入时钟信号提供再生的时钟信号，再生的时钟信号是输入时钟信 号的相移形式；以及同步数据的传输和再生的时钟信号，在数据周期中发生再生的时钟信 号的时钟转换。根据本发明的另一方面，提供一种用于从第一装置向第二装置传输数据的方法， 根据时钟信号所述数据被同步，所述数据的周期由所述时钟信号的转换确定，该方法包括 响应于第一输入时钟信号提供再生的时钟信号，再生的时钟信号是第一输入时钟信号的相 移形式；同步数据的传输和再生的时钟信号，在数据周期内发生再生的时钟信号的时钟转 换，提供再生的时钟信号作为输出时钟信号；响应于来自第一装置的输出时钟信号提供再 生的时钟信号，再生的时钟信号是来自第一装置的输出时钟信号的相移形式；以及接收从 第一装置传输的数据。根据本发明的另一方面，提供一种用于传输根据时钟信号被同步的数据的方法， 该数据的周期由时钟信号的转换确定。该方法包括选择性地使能或禁用锁相环(PLL)；在 该PLL被使能时响应于输入时钟信号提供多个再生的时钟信号，再生的时钟信号是输入时 钟信号的不同相移的形式；以及使数据的传输和至少一个所述再生的时钟信号同步。根据本发明的另一方面，提供一种用于从第一装置向第二装置传输数据的方法， 根据时钟信号所述数据被同步，所述数据的周期由时钟信号的转换确定。在第一装置，该 方法包括响应于第一输入时钟信号提供多个再生的时钟信号，所述再生的时钟信号是第 一输入时钟信号的不同相移的形式；以及使数据的传输和至少一个所述再生的时钟信号同 步，在数据周期内发生再生的时钟信号的时钟转换，提供再生的时钟信号作为输出时钟信 号。在第二装置，该方法包括响应于来自第一装置的输出时钟信号提供多个再生的时钟信 号，所述再生的时钟信号是来自第一装置的输出时钟信号的不同相移的形式；以及接收从 第一装置传输的数据。根据本发明的一方面，提供一种与采用源同步时钟的多个串联装置通信的设备， 所述设备包括信息检测器，用于检测和串联装置的数量相关的数量信息；以及时钟产生 器，用于响应于检测的数量信息产生时钟信号，产生的时钟信号用于同步设备和装置之间 的通信。例如，信息检测器包括标示符检测器，用于检测和串联装置中的一个相关联的装 置标示符(ID)，并将检测的装置ID作为检测的数量信息提供给时钟产生器。标示符检测器 可包括位信息检测器，用于检测装置ID中包括的多个位中的一个的信息。位信息检测器可包括位数字判定器，用于确定装置ID的最低有效位(LSB)是 “1”或“0”，并提供判定结果作为检测的数量信息，响应于判定结果产生对准的时钟信号。该设备还可包括模式检测器，用于接收标识ID分配完成的状态的信号、确定ID分 配是否完成并向位判定器提供ID分配完成的状态，以确定寄存的装置ID的LSB。例如，时钟产生器响应于装置标示符分配已完成或正在进行的检测产生和数据边 沿对准或中心对准的时钟信号，设备提供用于控制输入到装置的数据和来自装置的数据的选通信号，数据和时钟信号同步传输。根据本发明的另一方面，提供一种用于和采用源同步时钟的多个串联装置通信的 方法，所述方法包括检测和串联装置的数量相关的数量信息；以及响应于检测的数量信 息产生时钟信号，产生的时钟信号用于同步和装置的通信。该方法还可包括分配和每个串联装置相关联的唯一装置标示符(ID)，分配的装 置的ID是连续的；检测和串联装置中的一个相关联的装置ID ；以及提供检测的装置ID作 为检测的数量信息。检测装置ID的步骤可包括响应于装置ID的检测完成来检测关于装 置ID中包括的多个位中的一个的信息。根据本发明的另一方面，提供一种系统，包括采用源同步时钟的多个串联装置； 以及用于和串联装置通信的控制器，所述控制器包括信息检测器，用于检测和串联装置的 数量相关的数量信息；以及时钟产生器，用于响应于检测的数量信息产生时钟信号，产生的 时钟信号用于同步控制器和装置之间的通信。根据本发明的一个实施例，提供一种包括存储器控制器和至少一个半导体装置的 系统。根据本发明的一个实施例，提供包括选择性地使能或禁用的PLL的装置。PLL被使 能时，提供多个再生的时钟信号，其相对于由输入时钟信号及其互补信号确定的参考时钟 信号相移90°、180°、270°和360°。PLL是选择性地使能或禁用的。响应于多个再生的 时钟信号中的一个或它们的组合传输数据。禁用时，PLL不产生时钟，响应于参考信号传输 数据。根据本发明的另一个实施例，提供一种包括存储器控制器和串联到存储器控制器 的多个存储器装置的系统。将多个存储器装置分成多个组。存储器控制器提供用于同步装 置操作的时钟信号。一个组的装置由源同步和公共同步时钟结构提供的时钟信号进行同 步。每个装置包括由使能信号选择性地使能的PLL。PLL被使能时，其输出相对于数据相移 90°的倍数的多个再生的时钟信号。具有使能的PLL的每个装置用再生的时钟信号操作。 PLL被禁用时，装置用输入时钟信号操作。禁用PLL的装置引起较少功耗。响应于由使能 PLL提供的再生的时钟信号，向串联的下一装置提供输出时钟信号，以提供源同步时钟。组 里的装置的结构是多芯片封装。时钟相移提供与要传输的数据中心对准的时钟，结果是，一 些偏斜可以不被看成是破坏因素。根据另一实施例，提供具有可变操作的闪速存储器(如NAND闪速装置)的半导体 存储器装置。根据另一实施例，提供一种包括存储器控制器和串联到存储器控制器的多个存储 器装置的系统。系统用源同步时钟结构操作。存储器控制器包括产生相对于输入振荡信号 相移90°、180°、270°和360°的PLL(锁相环)。这些相移信号中的一些用于时钟对准。 装置被分配唯一且连续的标示符(ID)号。最后一个装置的ID号的最低有效位用于确定时 钟对准，和由存储器控制器产生的数据边沿对准或中心对准的时钟。根据一个实施例，控制器提供和数据中心对准或边沿对准的时钟。每个串联的装 置可以提供和数据边沿对准或中心对准的时钟。将提供的时钟传输给下一装置。例如，存储器装置包括用于存储数据的存储器或数据存储元件。存储器包括随机 存取存储器(RAM)、闪速存储器(例如NAND闪速装置、NOR闪速装置)和用于存储数据或信息的其他类型的存储器。通过研读以下对本发明具体实施例的描述，本发明的其他方面和特征对本领域普 通技术人员是明显的。
现在将参考附图描述本发明的实施例，其中图1是具有以多点连接方式连接的多个存储器装置的现有系统的框图；图2是具有闪速存储器的整体系统的框图，本发明的实施例可用于该系统；图3是多个串联的存储器装置结构的框图，本发明的实施例可用于该结构；图4的流程图示出图3所示装置的操作；图5A是示出装置标示符(ID)分配操作的图3结构的框图；图5B是示出正常操作模式的图3结构的框图；图6是用于图3所示结构的示例命令格式的框图；图7A是单数据速率(SDR)操作的时序图；图7B是双数据速率(DDR)操作的时序图；图8A是使用公共同步时钟结构的具有多个串联存储器装置的系统的示例的框 图；图8B是使用公共同步时钟结构的具有多个串联存储器装置的系统的另一个示例 的框图；图9是图8A和8B所示的一个存储器装置的框图；图IOA是具有存储器控制器和多个串联存储器装置的系统的示例的框图；图IOB是具有存储器控制器和多个串联存储器装置的系统的另一个示例的框图；图11是图IOA和IOB所示两个装置的框图；图12是使用公共同步时钟结构的两个装置的框图，公共同步时钟结构具有公共 时钟源；图13是使用源同步时钟结构的具有多个串联存储器装置的系统的框图；图14是图13所示的一个存储器装置的框图；图15是使用源同步时钟结构的具有存储器控制器和多个串联存储器装置的系统 的框图；图16是图15所示两个装置的框图；图17是使用源同步时钟结构的两个装置的框图；图18A是图15所示串联装置中的一个装置的框图；图18B是图18A所示装置的具有存储器核心电路的控制电路的框图；图18C是图18A所示装置的时钟I/O电路框图；图18D是图18A所示装置的数据I/O电路框图；图18E是图18A所示装置的选通I/O电路框图；图19是图18A-18E所示源同步时钟结构的时序图；图20A是使用源同步时钟结构和公共同步时钟结构的具有存储器控制器和多个 串联存储器装置的系统的框图20B是使用源同步时钟结构和公共同步时钟结构的具有存储器控制器和多个 串联存储器装置的另一个系统的框图；图21A是使用线接合的多芯片封装(MCP)结构的示例的截面图；图21B是具有硅通孔的MCP结构的另一示例的截面图；图22是使用用于MCP装置的混合同步时钟结构的系统的框图；图23A是使用用于MCP装置的交替混合同步时钟结构的另一系统的框图；图23B是使用另一个用于MCP装置的进一步交替混合同步时钟结构的另一系统的 框图；图24A是一个存储器装置的框图，该存储器装置接收中心对准的时钟以获取输入 数据，可选地提供中心对准的源同步时钟输出；图24B是图24A所示装置的时钟I/O电路框图；图24C是图24A所示装置的数据I/O电路框图；图24D是图24A所示装置的选通I/O电路框图；图25是用禁用的锁相环(PLL)操作的图24A-24D所示装置的时序图；图26是用使能的PLL操作的图24A-24D所示装置的时序图；图27是使用基于源同步时钟结构和公共同步时钟结构的用于MCP装置的交替时 钟结构的系统的框图；图28的时序图示出控制器和第一存储器装置上的源同步信号之间的关系；图29A是可用边沿对准时钟或中心对准时钟接收输入数据的一个存储器装置的 框图；图29B是图29A所示装置的时钟I/O电路框图；图29C是图29A所示装置的数据I/O电路框图；图29D是图29A所示装置的选通I/O电路框图；图30是用使能的PLL操作的图29A-29D所示装置时序图；图31是用禁用的PLL操作的图29A-29D所示装置时序图；图32是包括具有ID分配之前的使用源同步时钟结构的多个装置的示例系统的框 图；图33A是具有ID分配之后的多个装置的示例系统的框图；图33B是具有ID分配之后的多个装置的另一个示例系统的框图；图34A是使用源同步时钟的一个存储器装置的框图；图34B是图34A所示的具有存储器核心电路的控制电路的框图；图34C是图34A所示时钟I/O电路的框图；图34D是图34A所示数据I/O电路的框图；图34E是图34A所示选通I/O电路的框图；图35A是使用使能的PLL的图34A-34E所示装置的时序图；图35B是使用禁用的PLL的图34A-34E所示装置的时序图；图36A是图34A所示具有存储器核心电路的控制电路的另一个示例的框图；图36B是图34A所示的时钟I/O电路的另一示例的框图；图37A是图34A、34D-34E和图36A、36B所示使用使能的PLL的装置的时序图37B图34A、34D-34E和图36A、36B所示使用禁用的PLL的装置的时序图；图38示出使用源同步时钟方法的具有控制器和多个串联装置的系统的另一示 例；图39示出包括多个串联装置的源同步时钟系统的示例，每个装置包括PLL ；图40A示出具有交替PLL启动控制的串联装置中的完全源同步时钟方法的示例；图40B示出具有交替PLL启动控制的串联装置中的完全源同步时钟方法的另一个 示例；图41A示出利用串联装置的最后一个装置的ID号的时钟对准判定示例的流程 图；图41B示出利用串联装置的最后一个装置的ID号的时钟对准判定的另一示例的 流程图；图42示出示例加电序列中的ID产生时序；图43A和43B示出根据本发明实施例用于支持可变数据对准的示例存储器控制器 逻辑结构；图44和45示出图43A和43B所示存储器控制器的信号的时序图；图46示出根据示例实施例在ID产生后自存储器控制器产生时钟的时序图；图47示出根据示例实施例在ID产生后且ID的最小有效位(LSB) = 0时自存储 器控制器产生时钟的时序图；图48示出根据示例实施例在ID产生后且ID的LSB = 1时自存储器控制器产生 时钟的时序图；图49A和49B示出根据本发明实施例用于支持可变数据对准的另一示例存储器控 制器逻辑结构；图50示出根据示例实施例在ID产生后自存储器控制器产生时钟的时序图；图51示出根据示例实施例在ID产生后且ID的LSB = 0时自存储器控制器产生 时钟的时序图；以及图52示出根据示例实施例在ID产生后且ID的LSB = 1时自存储器控制器产生 时钟的时序图。
具体实施例方式以下参考作为本发明一部分的附图对本发明示例实施例进行详细描述，其中通过 图示示出可用于实现本发明的具体示例实施例。对实施例的描述足够详细，以使本领域技 术人员可以实现本发明，但是，应该理解，可以使用其他实施例，可以进行逻辑、机械、电子 改变和其他改变而不背离本发明范围。因而，下文的详细说明不是限制性的，本发明的范围 由所附权利要求限定。如上所述，多点连接和串联结构是解决密度问题的公知设计技术。图1示出具有以多点连接方式连接的多个存储器装置的系统。该系统实现公共同 步时钟结构，以依照并行时钟分布。所示系统中，存储器控制器110和多个(N个)存储器装
a 120-1,120-2...... 120-N通信，N是大于1的整数。存储器控制器110和N个存储器装置
通过η位数据线131和m位控制线133连接。数据传输与控制信号和公共时钟线135上的公共时钟同步，公共时钟线135连接到存储器控制器110和N个存储器装置120-1-120-N。 时钟源140将同步时钟提供给公共时钟线135。由于总线是并行的，所以时钟信号负载很重 而且失真严重。串联连接多个存储器装置的一个示例是1996年成为IEEE标准的RamLink。 RamLink实际上规定了两种互为替代的互联方法。一种方法是RingLink，包括串联连 接的装置，装置之间进行点对点通信，其提供高扩展性，但是延迟时间长。另一种方法是 SyncLink，其包括以多点连接互联的少数装置。混合RamLink结构也是IEEE标准的一部分。基于RamLink结构的存储器系统包 括处理器或存储器控制器和一个或多个存储器模块。存储器控制器通常包括在处理器自身 中，或者制造成处理器附属芯片集的一部分。每个存储器模块包括一个从接口，其具有一个 链接输入和一个链接输出。存储器模块排列成RamLink信令拓扑(称为RamLink)，部件之 间为单向链接。每个模块上的控制接口将从接口连接到存储器装置(RAM)。本系统中，从接 口和存储器装置之间使用称为SyncLink的另一种RamLink信令拓扑。数据以沿RingLink 巡行的分组形式在处理器和模块之间传输。处理器或存储器控制器用于产生所有请求分组 并调度从响应分组返回。混合RamLink的操作速度只能和模块级部件连接一样快。由于和图1所示方法 相同的多点连接总线，其频率受限于一个模块中的SyncLink连接。在RingLink从接口 电路，源同步选通用于对到来的数据信号提供时钟。即，伴随到来的数据信号的选通信号 strobeln用于对到来数据进行采样。电路使用锁相环(PLL)根据参考时钟信号产生稳定的 本地时钟信号。根据本发明的实施例，提供具有控制器和连接的多个装置的系统，多个装置是时 钟同步的。下文描述具有串联的半导体装置的示例系统。图2示出具有闪速存储器的整体系统。参看图2，存储器系统140通过存储器控制 器144与主系统或处理器(主机系统)142连接。存储器系统140包括串联或并联的多个 存储器装置。存储器装置的示例是闪存装置。图3示出串联的多个存储器装置的结构。参看图3，该结构包括N个串联的存储器 装置145-1、145-2、145-3. · ·、145_N，N是整数。串联的存储器装置140-1-140-N对应于图 2的存储器系统140。对应于图2存储器控制器144的存储器控制器(未示出)将一组数 据信号和信息发送给该结构的存储器装置。将待处理的数据或信息发送给第一装置145-1 的数据输入Dn并传播通过串联结构的装置。一种实现中，最后一个装置145-N的数据输 出Qn连接到另一个装置或系统(未示出)，以在其中使用传播的数据和信息。另一种实现 中，最后一个装置145-N的输出连接到存储器控制器，这样，存储器控制器可以使用从最后 一个装置145-N返回的数据。图4示出该结构中装置145-1-145-N的操作。图4所示结构的装置用如图4所示 的初始模式和正常模式操作。在初始模式，为装置分配装置地址(DA)或装置标示符(ID) 号。此后，在正常模式，分配有ID号的装置执行由命令(例如数据写入、数据读出)指定的 操作。图5A示出表示ID分配的图3的结构。参看图3、4和5A，在初始模式，存储器控 制器向第一装置145-1提供初始ID( =，0’)。该结构的每个存储器装置145-1、145-2、
16145-3.....和145-N在其ID寄存器中存储输入的ID、IDi，并执行加法(即IDi+Ι)以产生
用于下一装置的输出ID、IDo0所示例子中，为装置145-1、145-2、145-3.....和145-N分
配的ID是分别由二进制数字“ 000 ”、“ 0001 ”、“0010”.....和“一一”代表的连续数字“ 0 ”、
“1”、“2”.....N。每个装置的最高有效位(MSB)最先，最低有效位(LSB)最后。另一种实
现中，ID可变成LSB最先，MSB最后。而且，ID可以是从另一个值(例如“1”)开始的连续 数字。此外，ID可以是从最大值开始的递减数字。国际公开号W(V2007/0109886(2007年 10月4日)和国际公开号W0/2007/0134444(2007年11月29日)提供了串联的多个存储 器装置的ID分配示例。图5B示出表示正常模式操作的图3的结构。参看图3、4和5B，在正常模式，存储 器控制器发出控制信息(CI)，CI包括特定装置ID号、操作指令以及如命令的其他信息。每 个存储器装置中包括的装置控制器执行比较输入IDi和ID寄存器中的分配ID的ID匹配 判定。ID匹配的情况下，装置控制器执行CI中包括的命令，以访问该装置的存储器。命令 操作的示例是存储器访问和数据处理。每个命令包括ID号(即，装置地址)和命令OP代 码(下文简称“0P代码”)，还可包括地址信息和/或数据。如果输入ID和寄存的ID不匹 配，那么，装置就将CI作为输出命令CO传送给下一装置。响应于作为CI接收的经传送的 CO,下一装置执行和前一装置类似的操作。图6是用于图3所示的串联存储器装置的示例命令格式示意图。参看图6，第一命 令格式147-1包括ID号和OP代码。ID号用于标示所选存储器装置，而OP代码字段包括 要由所选装置执行的OP代码。具有第一命令格式147-1的命令例如可用于包括用于读出 寄存器值的OP代码的命令。第二命令格式147-2包括ID号、OP代码和数据。具有第二命 令格式147-2的命令例如可用于包括用于将数据写入寄存器的OP代码的命令。第三命令 格式147-3包括ID号、OP代码和另外的地址。另外的地址例如可包括用于对存储单元的 位置进行寻址的行和/或列地址。具有第三命令格式147-3的命令例如可用于包括用于从 所选存储器装置的存储单元读出数据的OP代码的命令。第四命令格式147-4包括ID号、 OP代码、另外的地址和数据。具有第四命令格式147-4的命令例如可用于包括用于向所选 存储器装置的存储单元写入数据的OP代码的命令。注意，所有四个示例命令格式147-1、 147-2、147-3、147-4以用于寻址目的的ID号开始。从上文应该理解，由于命令可以包括ID 号、OP代码、另外的地址、数据或和串联存储器装置结构的控制相关的任何其他信息，所以 这里所用的“命令”一词不仅仅指命令OP代码。国际公开号W0/2008/098342(2008年8月 21日)公开了命令格式的示例。国际公开号W0/2007/036048(2007年4月5日)和2008 年 2 月 21 日提交的美国专利申请No. 12/034，686“Serial DataFlow Control In Multiple Independent Serial Port”中公开了示例命令和操作。对于需要大存储空间(或大规模存储系统)的应用，可实现使用多个闪速存储器 装置的闪速存储系统。存储器控制器可以访问每个闪速存储器装置，每次只能选择一个闪 速存储器。为了改善闪速存储系统-如USB闪速驱动器、闪速存储卡和用来替代HDD的固态 驱动器(SSD)-中实现的大量闪速装置的信号完整性，可以实现串联的NAND(与非)闪速存 储器。串联NAND闪速存储器是先进的，提供使用点对点串联装置连接的高性能闪速装置。可以响应于时钟信号传输或获取数据。可以响应于时钟信号的上升沿和/或下降
17沿进行操作。存储器装置可以分别执行如图7A和7B所示的单数据速率(SDR)操作和双数 据速率(DDR)操作。而且，在时钟周期内存储器装置可以操作多于两次。图8A示出具有多个串联的存储器装置的系统，多个存储器装置使用依照并行时 钟分布拓扑的公共同步时钟结构。参看图8A，存储器控制器150与多个(N个)存储器装
置152-1、152-2.....152-N连接，N是大于1的整数。存储器控制器150连接到第一存储
器装置152-1，以发送关于控制和/或数据的信息，该控制和/或数据信息响应于由存储器 控制器150提供的公共同步时钟信号CLKcsycl传播通过其余的存储器装置152_2_152_N。 将传播的信息从最后一个装置152-N提供给另一个装置或设备(未示出)，以进行进一步处 理。图8B示出具有串联的多个存储器装置的另一个系统，该多个存储器装置使用公 共同步时钟结构，该系统形成环状结构。所示示例系统中，存储器控制器160与多个(N
个)存储器装置162-1、162-2.....162-N连接。存储器控制器160连接到第一存储器装置
162-1，以发送控制和/或数据信息，该控制和/或数据信息响应于由存储器控制器160提 供的公共同步时钟信号CLKcSyc2传播通过其余的存储器装置162-2-12-N。该系统中，最后 一个(第N个)存储器装置162-N将传播的信息反馈给存储器控制器160，这样，系统形成 环形连接。必需的话，将传播的控制信号返回给存储器控制器160。图9示出图8A和8B所示的一个存储器装置的细节。图8A和8B所示的每个存储 器装置具有同样的结构。参看图9，代表图8A和8B所示任一装置的Devicei具有输入电 路172，用于接收来自前一装置Device (i_l)的输入信号173 ；输出电路174，用于将输出信 号175提供给下一装置Device (i+Ι)；时钟电路176和存储器核心电路178。响应于输入公 共同步时钟信号CLKcsyc 177，时钟电路176将时钟传送给输入电路172、存储器核心电路 178和输出电路174，以进行操作。输入电路172和输出电路174响应于时钟信号CLKcsyc 执行接口操作。图IOA示出图8A系统的细节。该具体示例包括存储器控制器210和串联的多个 存储器装置212-1-212-4。示例系统具有实现公共同步时钟结构的串联存储器装置。所示 例子示出四个装置，但是可以串联任意数目的装置。参看图10A，每个存储器装置212-1212-4具有装置ID号，该装置ID号是固定的 或预先分配的，这样，正常模式操作时，基于ID匹配判定，一次可以选择一个装置。存储器 装置具有点对点连接。存储器控制器210具有连接到装置的多个输出，用于传输各种信息。 每个装置具有多个输入和输出，用于接收并传送各种信息。存储器控制器210具有数据输出D0CW:3]、命令选通输出CS0C、数据选通输出 DS0C、芯片选择输出/CEC和重置输出/RSTC。而且，存储器控制器210具有一对时钟输出 CKOC和/CK0C。每个装置具有数据输入D
、命令选通输入CSI、数据选通输入DSI、重 置输入/RST、芯片使能输入/CE和一对时钟输入CK和/CK。而且，每个装置具有数据输出 0
、命令选通输出050、数据选通输出050。一个装置的数据输出QW:3]、命令选通输出 CSO和数据选通输出DSO分别耦合到下一个装置的数据输入D W:3]、命令选通输入CSI和 数据选通输入DSI。装置接收芯片使能信号/SCE(下文称为“/SCE信号”)和重置信号/SRST(下文称 为“/SRT信号”)。而且，装置接收一对时钟信号SCLKI (下文称为”SCLKI信号”)和互补时
18钟信号/SCLKI (下文称为”/SCLKI信号”)。/SCE、/SRST、SCLKI和/SCLKI信号由存储器控 制器210共同提供给装置212-1-212-4。存储器控制器210的数据输出D0C
为第一装置212-lDevicel的数据输入 D
提供输入数据DIl
。第一装置212-1将输出数据DQ1
传送给下一装置。 第二装置212-2DeviCe 2接收从前一装置Devicel传输的输出数据DQl
作为其输入 数据DI2
o 一个装置的命令选通输入CSI和数据选通输入DSI分别接收命令选通输入 信号SCSI和数据选通输入信号SCS0。而且，一个装置的命令选通输出CSO和数据选通输出 DSO分别将命令选通输出信号SCSO和数据选通信号SDSO传输给下一装置。数据传送由每 个装置的命令选通输入和数据选通输入信号控制。每个装置提供命令选通输入信号SCSI (下文称为“SCSI信号”)和数据选通输入 信号SDSI (下文称为“SDSI信号”)的延迟形式、命令选通输出信号SCSO (下文称为“SCS0 信号”)和数据选通输出信号SDSO(下文称为“SDS0信号”)的延迟形式给下一个装置。响 应于SCLKI和/SCLKI执行数据和SCSI、SDSI的传输。美国专利申请公开号2007/0076502A1 (2007年4月5日)和国际公开 号W0/2007/036048提供了以串联装置为特征的架构的示例细节。国际公开号 W0/2008/067652(2008 年 6 月 12 日)和国际公开号 W0/2008/022454 (2008 年 2 月 28 日) 提供了以串联装置为特征的架构的其他示例细节。图IOB示出图8B系统的细节。图IOA所示系统的连接和结构与图IOA所示系统 基本相同。区别在于，串联的最后一个装置(即Device 4)的输出数据DQ4 W3]、SCS04、 SDS04信号馈送给存储器控制器220。可选地，将SCS04和SDS04信号提供给存储器控制器 220以检测有效数据位置。具体示例中，存储器控制器以多点连接方式将SCK和/SCK信号提供给每个存储器 装置。因而，虽然用点对点接口将到来的数据传输给一个部件(即，串联存储器装置，或者 任何其他串联存储器)，但是时钟信号以多个存储器部件为负载。因而，本技术的具体实现 可具有例如为200MHz或更小的操作频率限制。图11示出图IOA和IOB所示装置的细节。图11示出装置的总体实现。输入和输 出数据是η位并行数据。参看图11，其中示出图IOA或8Β所示系统的两个装置。参看图11，第i个装置 212-i Device i和下一个装置212-(i+l)Device (i+1)共同接收重置信号/SRST、芯片使能 信号/SCE和一对时钟信号SCLKI和/SCLKI。Device i的数据输入D
接收来自 前一装置Device (i-Ι)(未示出)的输入数据DIi
，并从其数据输出Q
输出输出数据DQi
。将来自Device i的输出数据DQi
作为输入数据 DI (i+1)
馈送到Device (i+1)的数据输入D。Device (i+1)从其数据输出Q输出传 输给下一装置Device (i+1)(未示出)的输出数据DQ (i+1)
。Device i的命令选 通输入CSI和数据选通输入DSI分别接收来自前一装置Device (i_l)的命令选通输入信号 SCSIi和数据选通输入信号SDSIi。Device i分别从其命令选通输出CSO输出命令选通输 出信号SCSOi、从其数据选通输出DSO输出数据选通输出信号SDSOi。将来自Device i的命 令选通输出信号SCSOi和数据选通输出信号SDSOi分别作为命令选通输入信号SCSI (i+1) 和数据选通输入信号SDSI (i+1)馈送到Device (i+1)的命令选通输入CSI和数据选通输入DSI。Device (i+1)将命令选通输出信号SCSO (i+1)和数据选通输出信号SDSO (i+1)分别输 出给下一装置Device (i+2)(未示出)。图12示出公共同步时钟结构。所示示例包括互联的两个装置。每个装置具有如 图9所示的结构。所示例子中，装置具有相同的结构。一个装置详细示出其输出接口电路， 另一个详细示出其输入接口电路。参看图12，一个装置Device i具有多个复用器(Mux)。 类似的，另一个装置Device (i+1)具有多个解复用器(DeMux)。所示例子中，Device i作 为“发射器”。类似的，DeviCe(i+l)作为“接收器”。时钟源230为两个装置Device i和 Device (i+1)提供公共同步时钟信号CLKcsyc。通过时钟信号CLKcsyc使从Device i传送 的数据和由DeviCe(i+l)接收的数据同步。Device i中，将时钟信号CLKcsyc馈送到缓冲器，缓冲器进而将经缓冲的输出时 钟信号CLKbO共同提供给复用器，以进行复用操作。复用器复用数据(η位)，从每个复用器 输出的经复用的数据通过每个差分输出缓冲器输出。每个差分输出数据通过Device的一 对管脚传输给连接到Device (i+Ι)的一对管脚的线。Device i中，将时钟信号CLKcsyc馈送到缓冲器，缓冲器进而将经缓冲的输出时 钟信号CLKbl共同提供给解复用器，以进行解复用操作。将在一对管脚接收的数据提供给 相应的输入差分缓冲器，输入差分缓冲器将经缓冲的输出数据提供给相应的解复用器。提 供来自每个解复用器的经解复用的数据(η位)。用公共同步时钟信号CLKcsyc同步Device i的复用器和Device (i+1)的解复用器的操作。公共同步时钟结构具有如图12所示的几个偏斜因子，例如(i)发射和接收装置中tBUFF(从时钟输入焊盘到置于同步电路中的最终时钟驱 动器的时钟插入时间)之间的差别；(ii)包括tTS(发射器输出延迟)的信号传播路径中的延迟；(iii)tRS (接收器输入延迟)；(iv)tFL(发射器和接收器之间的传播时间)，以及多个信号之间的延迟的差别； 以及(v) tJITTER(由许多因素引起的时钟抖动，包括功率电平波动，时钟信号线上的瞬 时电特性改变和由系统中存在的其他信号引起的噪声)。因而，许多装置以多点连接方式连接时，具有有限的操作频率范围。由于信号完整性问题，如，慢的转换、低抗扰度、时钟相移和由传输线效应和存储 器装置负载引起的时钟波形失真，所以公共同步时钟结构具有缺陷。因而，如果用公共时钟 驱动许多装置的话，具有如图1所示单时钟源的公共同步时钟结构不适用于高速应用。为了提高性能，可以使用差分时钟。引入了采用差分时钟的DDR动态随机存取存 储器(DRAM)产品。使用严格时序条件和对装置和模块之间距离的限制，可以采用并行(多 点连接)时钟分布方法。然而，多点连接时钟仅用于获得以SDR传送的地址和控制信息。用 由读出和写入操作中提供数据的任何装置驱动的源同步时钟获得DDR数据。为了解决并行分布式时钟结构的问题，另一种方法是源同步时钟分布方法。由于 消除了多点连接时钟结构中的许多偏斜源，所以源同步时钟分布方法提供更多的时序裕 量。在源同步时钟结构中，可以用如锁相环(PLL)或延迟锁定环(DLL)的时钟再生器调整 时钟。在具有源同步时钟结构的串联装置的情况下，PLL是有益的，这是由于没有短期抖动
20累积，而且，事实上可以提供对输入时钟的抖动过滤函数。然而，PLL和DLL相比更复杂，而 且必须考虑环稳定性。图13示出具有串联的多个存储器装置的系统，其具有遵照串联时钟分布拓扑的 源同步时钟结构，系统形成环状结构。所示示例系统中，存储器控制器260与多个(N个)
存储器装置262-1、262-2.....262-N连接。存储器控制器260连接到第一存储器装置
262-2，以发送控制和/或数据信息，该控制和/或数据信息响应于源同步时钟信号CLKssyc 传播通过其余的存储器装置262-2-262-N。存储器控制器260提供初始源同步时钟信号 CLKssyc，装置向下一个装置提供同步的时钟信号。本系统中，最后一个(第N个)存储器 装置260-N将传播的信息反馈给存储器控制器260，这样，系统形成环形连接。必须的话，将 传播的控制信号返回给存储器控制器260。图14示出图13所示的一个存储器装置的细节。参看图14，Device i具有用于 接收输入信号283的输入电路282，用于提供输出信号285的输出电路284，时钟电路286 和存储器核心电路288。时钟电路286包括时钟再生器，用于调整到来的时钟信号的延迟并 产生正确同步的时钟信号。为此，时钟再生器可以有多种可能实现，例如，使用PLL或DLL 来调整或同步时钟。响应于输入源同步时钟信号CLKcsyci 287，时钟电路286将时钟传送 给输入电路282、存储器核心电路288和输出电路284，以分别进行操作。时钟电路286的 时钟再生器将和输入源同步时钟信号CLKssyci 287同步的输出源同步时钟信号CLKcsyc0 289提供下一装置。输出时钟信号CLKssyc0 289是输入时钟信号CLKssyci的再生形式。 输入电路222和输出电路284响应于时钟电路286提供的时钟执行接口操作。图15示出具有如图13所示的存储器控制器和串联的多个存储器装置的系统。系 统具有源同步时钟结构。系统中，最后一个装置连接到控制器。参看图15，系统包括存储器 控制器310和串联的多个存储器装置312-1到312-4，该多个存储器装置具有源同步时钟 结构。每个装置和图IOA类似，但是时钟和图IOA不同。每个装置接收来自前一部件(存 储器装置，或对于第一存储器装置即Device 1来说是存储器控制器)的时钟信号。每个装 置具有用于产生内部时钟的PLL(未示出)。国际公开号W0/2008/067636(2008年6月12 日)提供了以具有用于时钟同步的PLL的装置为特征的架构的示例细节。图15所示例子中，源同步时钟结构需要每个部件(例如装置)中有一个PLL，以提 供相移内部时钟来获得到来的数据，或者提供相移的输出时钟。例如，如果接收到的时钟沿 和接收到的数据转换重合，需要PLL产生90°的相移，以使接收到的输入SCLKI和/SCLKI 信号位于数据输入信号D
的有效数据窗口的中心。另一方面，如果接收到的SCLKI和/ SCLKI信号的时钟沿位于接收到的有效数据窗口的中心，需要90°相移的时钟来产生输出 时钟信号SCLKO和互补输出时钟信号/SCLKO (下文分别称为SCLKO信号和/SCLKO信号)。 下面的说明中，假定存储器装置工作于后一种模式。写入操作中，存储器装置310将写入命令和写入数据(QW:3])传送给串联装置中 的第一装置(Device 1,312-1) 0第一装置312_1用输入时钟获得到来的数据D W 3]，输入 时钟和来自控制器310的到来数据中心对准。如果根据装置ID匹配判定、利用由存储器控 制器310作为写入命令一部分发出的装置ID确定第一装置312-1是写入操作的“目标”或 “指定”装置，就将获得的数据写入该装置的存储器阵列(未示出)。这种情况下，可选地， 防止写入命令和写入数据再发送到串联装置中的下一个。图6示出用于指定特定装置的ID号，例如，标号为“147-2”，输入数据DI1
是命令格式147-2的“数据”部分。如果利用由存储器控制器310作为写入命令一部分发出的装置ID确定第一装置 312-1不是写入操作的“目标”或“指定”装置，那么，必须将到来的数据再发送到第二部 件(Device 2，312-2)，同时发送90°相移的时钟输出CKO和/CKO。第二部件(Device 2， 312-2)用和到来数据中心对准的时钟接收来自第一部件(Device 1,312-1)的重新发送的 数据。利用该方法，将数据从第一部件(第一装置312-1)传送给最后一个部件(最后装置 312-3)。将来自串联装置的最后一个装置(即Device 4)的输出数据DQW:3]、SCLK0、/ SCLKO、SCSO和SDSO信号反馈给存储器控制器310。将SCSO和SDSO信号提供给存储器控 制器310以检测有效数据点。和并行分布时钟不同，控制器310不知道来自串联装置的确 切延迟，因而，需要SCSO和SDSO信号以及SCLKO、/SCLKO信号作为输入。读出操作中，存储器控制器310向串联装置的第一个装置发出具有指定装置的ID 号的读出命令。另外，如果根据装置ID匹配判定确定指定的装置是Device LDevice 1就 处理命令(即读出)，以访问该装置中的储器阵列。将第一装置的读出结果传送给第二部件 (Device 2，312-2)，同时传送90°相移的时钟输出。然后，第二部件(Device 2，312-2)接 收第一部件的读出结果，以及和输入数据中心对准的时钟。该流程将读出数据传送通过其 他的装置直到存储器控制器310。用图6所示格式147-3给出ID号。根据该命令格式中包 括的地址进行访问。图16示出图15所示的两个装置。参看图16，一个装置Device i和下一个装 置Device (i+1)公共接收重置信号/SRST、芯片使能信号/SCE和一对时钟信号SCLKI和/ SCLKI。Device i的时钟输入CK和/CK分别接收来自前一装置Device (i_l)(未示出)的 输入时钟信号SCLKIi和/SCLKI i，并且分别从其时钟输出CKO和/CKO输出相应的输出时钟 信号SCLKOi和/SCLKOi。Device (i+1)分别接收来自Device i的输出时钟信号SCLKOi和/ SCLKOi作为输入时钟信号SCLKI (i+1)和/SCLKI (i+Ι)，并且分别从其时钟输出CKO和/CKO 输出输出时钟信号SCLKO (i+Ι)和/SCLKO (i+Ι)，输出时钟信号SCLKO (i+Ι)和/SCLKO (i+1) 传送给下一装置Device (i+2)(未示出)。Device i的数据输入D接收来自前一装置DeviCe(i-l)的输入数据 Dli
，并且从其数据输出Q输出输出数据DQi
。将来自Device i的输 出数据DQUO:(n_l)]作为输入数据Di (i+1)
馈送到Device (i+1)的数据输入 D。Device (i+1)从其数据输出Q输出传送给下一装置Device (i+1)的输出数据DQ(i+l) W: (n-1)]。Device i的命令选通输入CSI和数据选通输入DSI分别接收来自前一装置 Device (i-1)的命令选通输入信号SCSIi和数据选通输入信号SDSIi。Device i分别从其 命令选通输出CSO输出命令选通输出信号SCSOi、从其数据选通输出DSO输出数据选通输出 信号SDSOi。将来自Device i的命令选通输出信号SCSOi和数据选通输出信号SDSOi分别 作为命令选通输入信号SCSI (i+Ι)和数据选通输入信号SDSI (i+1)馈送到Device (i+1)的 命令选通输入CSI和数据选通输入DSI。Device (i+Ι)将命令选通输出信号SCSO (i+1)和 数据选通输出信号SDS0(i+l)分别输出给下一装置Device (i+2)(未示出)。图17示出具有PLL的源同步时钟结构。所示示例包括两个互联的装置。一个装
22置作为发射器，另一个装置作为接收器。每个装置具有图14所示的结构。所示例子中，两 个装置具有相同结构。一个装置详细示出其输出接口电路，另一个详细示出其输入接口电 路。参看图17，一个装置312-i，Device i (发射器)具有多个复用器(Mux)、PLL316、时钟 复用器、差分输入缓冲器和多个差分输出缓冲器。另一个装置312- (i+1)(接收器)Device (i+1)包括多个解复用器(DeMux)、多个差 分输入缓冲器。通过差分输入缓冲器将差分时钟信号CLKi (CK和/CK) 287输入到Device i的 PLL, PLL进而提供再生的内部时钟给复用器，以同步复用器的操作。还将再生的时钟馈 送给时钟复用器，时钟复用器以和产生输出数据完全相同的方式产生输出时钟，以匹配 数据和时钟路径之间的延迟。输出时钟用于驱动传输给DeviCe(i+l)的输出时钟信号。 Device (i+1)接收该时钟并将其提供给解复用器，以同步解复用器的操作。和多点连接时钟结构相比，具有PLL的源同步时钟结构有更少的偏斜分量。由于 内部再生的时钟的相位被锁定到输入时钟，所以源同步时钟结构没有严重的时钟插入延迟 问题(tBUFF偏斜)。由于输出时钟和输出数据沿着相同的路径，所以两个装置i和(i+1) 之间的传播时间偏斜(tFL)不再是问题。此外，由于PLL的滤波功能，所以减小了 tJITTER。源同步时钟结构提供比多点连接时钟结构更高的操作频率范围。例如，如果PLL 抖动和相位误差控制得较好，可以实现超过800MHz的工作频率。由于这些原因，在具有串 联存储器的系统中采用源同步时钟结构，以提供较高的数据读出带宽。"Designing High Data Rate Interfaces，，，IEEE 2004VLSI CircuitsSymposium, June 16，2004公开了源同步时钟结构的示例。图18A示出图15所示的一个串联装置。参看图18A，向串联装置的第i个装置 Device i 312-i提供各种输入信号(例如，SCLKIi, /SCLKIi, SCSIi, SDSIi信号)和输入 数据DIUO 3]，该装置提供各种输出信号(例如，SCLKOi、/SCLKOi、SCSOi、SDSOi信号)和 输出数据DQi
。具体示例中，数据有四位W:3]。数据可以具有其他数量的位。装置312-i包括具有锁相环(PLL)的时钟I/O电路401、数据I/O电路403、选通 I/O电路405和具有存储器核心电路的控制电路407。时钟I/O电路401在时钟输入CK和 /CK接收SCLKIi、/SCLKIi信号，并通过时钟输出CKO和/CKO输出SCLKOi、/SCLKOi信号。 时钟I/O电路401向数据I/O电路403和选通I/O电路405提供参考时钟信号Ref_clk。参 考时钟信号Ref_clk作为内部时钟信号提供。时钟I/O电路401产生多个时钟信号。具体 示例中，时钟I/O电路401向数据I/O电路403和选通I/O电路405输出相移180°、270° 和360°的时钟信号。向数据I/O电路403和选通I/O电路405提供来自存储器控制器(例如图15所 示的存储器控制器310)的参考电压Vref的信号SVREF。数据I/O电路403接收输入数据 DIi
并输出输出数据DQi
。选通I/O电路405接收SCSIi和SDSIi信号并输出 SCSOi和SDSOi信号。控制电路407接收来自选通I/O电路405的内部命令选通输入信号 iCSI和内部数据选通输入信号iDSI，并接收来自数据I/O电路403的要写入的数据“写入 数据”。控制电路407向选通I/O电路405提供从其存储器(未示出)中读出的“读出数 据”。图18B示出图18A所示的具有存储器核心电路的控制电路407的示例。控制电路407在图4和图5A所示的初始模式执行ID分配操作，并在图4和图5B所示正常模式执行 存储器访问操作。参看图18A和18B，ID分配电路491在初始模式执行ID分配和ID号计算。在ID 寄存器492中记录输入ID、IDi的号码。计算结果号码(即IDi+Ι)由Device i作为输出 IDo提供给下一装置。ID寄存器492保存分配的ID。之后，在正常模式，将具有如图6所 示格式的命令馈送到ID匹配判定器493和命令解释器495。ID匹配判定器493确定输入 ID号是否和ID寄存器491中保存的分配ID匹配，如果匹配的话，提供处于逻辑“高”的ID 匹配信号ID Match。如果不匹配，ID匹配信号就为逻辑“低”。在确定ID和IDi匹配的情 况下，Device i是指定装置或者目标装置。没有ID匹配的情况下，Device i不是指定装 置。包括OP代码解码器的命令解释器495响应于“高” ID匹配信号解码包括在输入命令 中的OP代码，并提供经解释的命令(例如写入、读出)。响应于经解释的命令和ID匹配信 号，模式信号产生器497提供带撇号的信号。具体示例中，ID不匹配时，带撇号的信号是逻 辑“低”。ID匹配时，带撇号的信号是“高”和“低”，OP代码分别是“读出”(即，命令是数据 读出命令)和“写入”(即，命令是数据写入命令)。响应于经解释的命令，例如，向接收内 部命令选通输入信号iCSI和内部数据选通输入信号iDSI的存储器核心电路498写入数据 或者从其中读出数据。国际公开号W0/2008/067659(2008年6月12日)公开了命令解释 器的示例。美国专利申请No. 12/034，686公开了 ID匹配判定器的示例。图18C示出图18A所示的时钟I/O电路401的细节。参看图18A和18C，将SCLKIi 和/SCLKIi信号馈送到输入缓冲器411的“ + ”和“_”输入，输入缓冲器411进而向PLL 413 的参考时钟输入“Ref_clk Input”提供参考时钟信号Ref_clk。在SCLKIi信号转变(例 如，从高到低)且/SCLKIi信号向相反方向转变时(如从低到高)，参考时钟信号Ref_clk 转变。PLL 413和参考时钟信号Ref_clk的转变同步运作。PLL 413包括振荡器，分别通过缓冲器414-1、414-2、414-3和414-4产生相对于输 入参考时钟信号Ref_clk相移90°、180°、270°和360°的四个时钟信号。下文将参考标 号为Clk90、Clkl80、Clk270和Clk360的相移90° ,180° ,270°和360°的四个时钟信号 分别称为“Clk90信号”、“Clkl80信号”、“Clk270信号”和“Clk360信号”。将Clk360信号 馈送到PLL 413的振荡输入“0sc_lOOp Input”。将Clk360和Clkl80信号分别馈送到选择 器417和419的选择输入。每个选择器417和419分别在其“0”和“ 1”输入接收逻辑“0” 和“1”信号。在选择器417中，响应于Clk360信号选择其“0”或“1”输入，通过输出缓冲 器421提供其输出信号作为SCLKOi信号。类似地，在选择器419中，响应于ClklSO信号选 择其“0”或“1”输入，通过输出缓冲器423提供其输出信号作为/SCLKOi信号。因而，SCKO 和/SCKO信号是相位差180°的互补差分时钟信号。选择器417和419用于匹配时钟和数 据路径之间的延迟。图18D示出图18A所示的数据I/O电路403。参看图18A和18D，将参考电压信号 SVREF提供给输入缓冲器425的“-”输入。将输入数据DIi
馈送到输入缓冲器425的 “ + ”输入，输入缓冲器425的输出<0 3>被馈送到D类触发器(D-FF) 461和463的数据输入 “D”，由参考时钟信号Ref_clk的正沿和负沿为触发器461和463提供时钟同步，以获得DDR 数据。虽然装置具有四位数据路径，仅示出了一位的电路。实际装置中，处理数据的每个电 路元件复制四次。D-EF 461的四位输出Dinl
包括4、5、6和7位，并且将其馈送到选
24择器465的“0”输入。类似的，D-EF 463的四位输出Din2
包括0、1、2和3位，并且 将其馈送到选择器467的“0”输入。选择器465和467的“1”输入分别接收如Routl
(4、5、6和7位)和Rout2
(0、1、2和3位)的读出数据。选择器465和467根据带撇 号的信号执行选择操作。用/SCE信号选择装置时，根据ID匹配判定，在选择装置时带撇号 的信号变高，在不选择装置时带撇号的信号变低。将选择器465和467的所选输出信号馈 送到D-FF 469和471的数据输入DjD-FF 469和471分别由Clkl80和Clk360信号时钟同 步，以进行数据锁存操作。将D-FF 469的内部锁存的输出数据Dol
和D-FF 471的内 部锁存的输出数据DoO
分别馈送到选择器473的“1”和“O”输入，选择器473响应于 Clk 270信号执行选择操作。通过输出缓冲器475提供选择器473的所选输出<0:3>作为 输出数据DQi
。图18E示出图18A所示的选通I/O电路405。参看图18A和18E，将参考电压信 号SVREF提供给输入缓冲器(比较器)427和429的“-”输入。将SCSIi和SDSIi信号分 别馈送给输入缓冲器427和429的“ + ”输入，将输入缓冲器427和429的输出提供给D-FF 431和433的D输入。D-FF 431和433响应于参考时钟信号Ref_clk执行锁存操作。D-FF 431和433输出提供给核心逻辑电路407的内部命令选通输入信号iCSI (下文称为“iCSI 信号”)和内部数据选通输入信号iDSI信号(下文称为“iDSI信号”)。将iCSI信号馈送到D-FF 437和439的D输入，D-FF 437和439分别由Clk 180 和Clk 360信号时钟同步。D-FF 437和439输出iCSOl和iCSOO信号，这两个信号分别馈 送到选择器441的“1”和“0”输入。响应于Clk270信号，通过输出缓冲器443提供选择器 441的所选输出信号作为SCSOi信号。将iDSI信号馈送到D-FF 445和447的D输入，D-FF 445和447分别由Clkl80和Clk360信号时钟同步。类似地，从D-FF 445输出的iDSOl信 号和从D-FF 447输出的iDSOO信号分别被馈送到选择器449的“ 1 ”和“0”输入，选择器 449进而响应于Clk270信号选择iDSOl和iDSOO中的一个。通过输出缓冲器451提供选择 器449的所选输出信号作为SDSOi信号。图19示出图18A-18E所示的源同步时钟结构的各种信号和数据。参看图18A-18E 和19，每个装置包括PLL，PLL在SCLKOi、/SCLKOi信号和输出数据DQi
, SCSOi和 SDSOi之间产生90°的相位差，以为下一装置提供位于中心的时钟。如图19所示，输出数 据DQi
和SCLKOi、/SCLKOi信号之间有90°相位差。如前所述，在正常操作模式，取决于ID匹配判定和操作模式，带撇号的信号具有 逻辑“低(即0) ”或“高(即1) ”状态。ID不匹配判定时，Device i仅将数据转发给下一装 置Device(i+1)。带撇号的信号处于逻辑“0”，因而，选择器465和467选择来自D-FF 461 和463的锁存数据DinUO 3](即4、5、6和7位)和Din2
(即，0、1、2和3位)，并向下 一存储器装置提供输出数据DQi
。而且，带撇号的信号控制(未示出)不把来自D-FF 461和463的锁存数据Dinl
(即4、5、6和7位)和Din2
(即，0、1、2和3位)写 入到写入寄存器481。ID不匹配判定时，不把八位(0-7位)写入数据提供给核心逻辑电路 407。然而，ID匹配判定和写入操作模式的情况下，通过写入寄存器481将来自D-FF 461和 463的锁存数据Dinl
(即4、5、6和7位)和Din2
(即，0、1、2和3位)写入存储 器核心电路498。ID匹配判定和读出操作模式的情况下(带撇号的信号是逻辑“1”)，核心逻辑电路407访问其中的数据存储元件，读出数据，然后将读出的数据写入读出寄存器483。选择器 465 和 467 分别选择读出数据 Routl [O 3] (4、5、6 和 7 位)和 Rout2 [O 3] (O、1、2 和 3 位)， 最后，将输出数据DQi
提供给下一装置。将具有串联存储器装置的系统用于一些应用时，要将输入数据传输到下一装置， 必须打开所有串联存储器装置的PLL，这是由于使用所有的输入和输出缓冲器。因而，如果 系统中有大量的存储器装置，就会因为PLL操作耗费很多功率。该示例解决了例如具有混合同步时钟的基于多堆叠芯片的存储器的该功耗问题， 基于多堆叠芯片的存储器如非易失性闪速存储器，其通常以多个芯片封装，以降低将存储 器安装在系统板上的面积。同时，引入了具有交替启动和关闭PLL控制特征的完全源同步 时钟。如上所述，连接多个存储器装置。可以将这些装置划分成组，每组的特征是时钟结 构以及其他特征。国际公开号W0/2008/098367(2008年8月21日)公开了包括具有PLL的串联装 置的系统。所公开的系统中，打开所有装置的PLL，而且，不必须的话，关闭所有装置的PLL 以节省功耗。图20A示出具有存储器控制器和多个串联的存储器装置的系统。所示示例中，将 装置分组，每组具有源同步时钟结构和共用同步时钟结构的组合。最后一组的最后一个装 置不连接到源控制器，而是连接到其他控制器或逻辑(未示出)。参看图20A，存储器控制 器510和包含在组I-N中的多个存储器装置512-1-512-N连接。I-N组的每个组中，多个装 置(如四个装置)如图15所示那样串联。存储器控制器510向组1512-1发送输入时钟信 号SCLKl以及数据和其他信息。I-N组的每个组将其输出时钟信号输出给下一组。组N输 出串联连接的输出时钟信号SCLK0N。图20B示出具有存储器控制器和多个串联的存储器装置的系统，将装置分组。该 系统中，每组具有源同步时钟结构和共用同步时钟结构的组合，最后一组的最后一个装置
连接到控制器。所示例子中，存储器控制器520和包含在组1、2.....N中的多个存储器装
置连接。I-N组的每个组中，多个装置(如四个装置)如图15所示那样串联。时钟传输路 径和图20A类似。将组N的输出时钟信号SCLKON提供给存储器控制器520。而且，将包括 数据和其他信息的传播信号从组N的最后一个装置反馈给存储器控制器520。在图20A和20B所示系统中，一组内的时钟结构可以和其他组不同。一组中的各 个装置可以用和另一组的各个装置不同的时钟结构进行时钟同步。每个存储器装置可以包 括一个基片或芯片，或多芯片模块(MCM)或多芯片封装(MCP)形式的多个基片或芯片。图21A示出使用引线接合在多芯片封装(MCP)结构中实现的示例系统。参看图 21A，系统具有以竖直堆叠形式安装在基底533上的多个存储器装置531-1-531-4，基底533 是接线板。用隔离器535分开这多个装置。装置531-1-531-4具有多个连接焊盘537。基 底533具有多个连接焊盘539。装置531-1-531-4的焊盘537通过引线541连接到基底533 的焊盘539和其他装置的焊盘。装置531-1-531-4、基底533和引线541被包含在MCP封闭 体(未示出)中。MCP封闭体可以包括从各侧包围系统部件的密封介质或树脂，从而提供部 件固定于其中的硬封装。基底533在装置的相对面具有其他连接焊盘和端子(未示出)。 将其他端子连接到另一个MCP或者存储器控制器，以发送或接收信号。装置531-1-531-4
26可以和其他MCP或存储器控制器的装置通信。具体示例中，系统包括四个芯片(即四个存 储器装置)，但是，系统包括任意数量的芯片。图21B示出具有硅通孔的MCP结构的另一示例。参看图21B，存储器装置 551-1-551-3彼此并排地水平放置在封闭体(未示出)中的基底553上。每个装置具有位 于硅基底上的连接线和端子。用硅通孔连接器555连接装置之间的端子，这样，装置可发送 并接收信号。封装中，由芯片输入和输出焊盘和相关的静电放电(ESD)结构引起的负载效应是 造成互联电容的主要因素。然而，模块内连接的负载效应和板子上封装到封装的连接相比 远非那么严重。MCP内两个芯片之间的距离比封装到封装连接的距离小得多。因而，公共同 步时钟结构是适用于MCP内的解决方案，而源同步时钟结构可用于封装到封装的互连，以 获得高频操作，例如，大于200MHz。利用该方法，不需要启动MCP内的所有PLL。这既可以 实现高频率操作又可以实现相对低的功耗。图22示出具有用于MCP装置的混合同步时钟结构的系统，该混合同步时钟结构基 于MCP之间的源同步时钟和MCP内的公共同步时钟。参看图22，多个(N个)MCPI-MCPN即 562-1-562-N串联，并且和存储器控制器(未示出)通信连接。该具体示例中，每个MCP具 有四个串联的装置。每个装置具有用于接收输入数据和传送输出数据的数据输入D和数据输出Q。每 个装置包括用于再生时钟信号的PLL。存储器控制器向MCP1562-1发送包括关于数据和指 令的各种信息的输入数据信号DI。而且，存储器控制器向MCP 1发送一对输入时钟信号 SCLKI和/SCLKI，将输入时钟信号SCLKI和/SCLKI共同馈送到MCPl的所有装置。将数据 信号DI馈送到MCPl的第一装置的数据输入D，该数据信号DI响应于时钟信号SCLKI和/ SCLKI传播通过MCPl中的装置。图22所示的具体示例中，MCP 1_MCP N的每一个中，第一到第三个装置的PLL是关 闭的(即禁用的)，第四个装置的PLL是启动的(即使能的)。分别向要关闭和启动的PLL 提供逻辑“低，，和“高”电平电压"Vss (例如0V)，，和"Vdd (例如正电压)”。每个MCP的最 后一个装置执行时钟再生的功能，将再生的时钟信号提供给下一个MPC。图22所示的具体 示例中，每个MCP内的时钟结构是公共同步时钟。然而，MCP2-MCPN562-1-562-N的第一个 装置接收来自前一 MCP的最后一个装置的再生时钟信号，因而，MCP1-MCPN的第一个装置由 源同步时钟结构时钟同步。包括有关数据和指令的各种信息的输入数据信号DI传播通过 MCP1-MCPN的装置，MCPN的最后一个装置输出输出数据DQ。而且，从MCPN的最后一个装置 输出输出时钟信号SCLKO和/SCLKO。图22所示系统中，MCP的最后一个装置(芯片或部件)具有被使能的PLL，用于传 输具有用于数据的中心对准时钟的输出数据给下一 MCP，以优化高频率的操作性能。用逻 辑高电平的电压Vdd启动每个MCP内的最后一个装置的PLL，这样，该PLL被使能。用逻辑 “低”的电压Vss关闭每个MCP内的其他装置的PLL，从而禁用这些PLL。图22所示的系统中，每个MCP内的装置使用公共同步时钟。所有MCP的输入和输 出用和数据中心对准的时钟操作。MCP用源同步时钟操作。图22所示的示例中，每个MCP内只有一个PLL是使能的。同样的时钟结构可用于 印刷电路板(PCB)上直接安装的各个装置。每个装置或模块内不需要再生时钟。公共同步时钟结构可驱动多于一个装置，使得可关闭一些装置中的PLL以节省功率。MCP内装置的数量不限于四个，MCP内可连接多于一个装置，这对本领域技术人员 来说是显而易见的。图23A示出具有用于基于串联的MCP装置的混合同步时钟结构的另一个系统。参 看图23A，多个(N个)MCP I-MCPN即572-1-572-N串联，并且和存储器控制器(未示出)通 信连接。每个MCP具有多个(例如四个)串联的装置。每个装置具有用于接收输入数据和 传送输出数据的数据输入D和数据输出Q。每个装置包括用于再生时钟信号的PLL。图23A所示的具体示例中，MCP I-MCPN的每一个中，第一和第三个装置的PLL是用 逻辑“低”电压Vss关闭的(即禁用的)，第二和第四个装置的PLL是用逻辑“高”电压Vdd 启动的(即使能的)。这里，每隔一个PLL是关闭的。存储器控制器向MCP1572-1发送包括关于数据和指令的各种信息的输入数据信 号DI。而且，存储器控制器向MCPl发送一对输入时钟信号SCLKI和/SCLKI，将输入时钟信 号SCLKI和/SCLKI共同馈送到MCP 1的第一和第二装置。第二装置(使能的PLL)向第三 和第四装置共同提供再生的时钟信号SCLK02和/SCLK02。第四装置(使能的PLL)输出提 供给下一个MCP、MCP2的再生时钟信号。MCPl中，第三装置由源同步时钟结构进行时钟同步，第二和第四装置由公共同步 时钟结构进行时钟同步。每一个其他MCP中，第二和第四装置由公共同步时钟结构进行时 钟同步，第一和第三装置由源同步时钟结构进行时钟同步。将数据信号DI馈送到MCPl的第一装置的数据输入D，数据信号DI响应于时钟信 号SCLKI和/SCLKI传播通过MCPl的装置。包括关于数据和指令的各种信息的输入数据信 号DI传播通过MCP1-MCPN的装置，MCPN的最后一个装置输出输出数据DQ。而且，MCPN的 最后一个装置还输出SCLKO和/SCLKO信号。图23B示出用于基于串联的MCP装置的混合同步时钟结构的另一个系统。参看图 23B，多个(N个)MCP I-MCPN即582-1-582-N串联。该具体示例中，每个MCP包括八个串联 的装置。每个MCP中，第一到第三和第五到第七个装置的PLL是用逻辑“低”电压Vss关闭 的(即禁用的)。第四和第八个装置的PLL是用逻辑“高”电压Vdd启动的(即使能的)。 每个使能的PLL响应于输入时钟信号向下一装置输出再生时钟信号。图23B的系统是八芯 片封装基底。如果可向所示例子施加最大操作频率而不引起信号完整性问题，可以连接任 何数量的装置和MCP。图23A和23B所示系统中，每个MCP中的两个装置(芯片或部件)是启动的，以实 现高速操作。为了实现如上所述的混合同步时钟结构，在开始正常操作之前，需要确定每个芯 片的PLL是否启动的装置选择方法。选择芯片(或部件)的PLL的示例方法是，对MCP中 的每个芯片(或部件)使用外部管脚。图22、23A和23B示出如何用恒定电压Vss、Vdd从 四个装置中选择一个、从两个装置中选择一个以及从八个装置中选择两个。源同步时钟结构中，假定SCLKI和/SCLKI信号在输入数据窗口的中心对准，SCLKO 和/SCLKO信号也在到下一串联部件的输出数据的中心对准。用具有相移的PLL实现这些 与数据的对准。在混合同步时钟结构中，源同步时钟结构和上述用于传输和时钟中心对准的输入
28和输出数据的结构相同。如图18A-18D和19所示，在输出级对时钟进行90°时钟相移。这 是在MCP外部整体使用源同步时钟结构，同时在MCP内局部使用公共同步时钟结构所需要 的。这样，混合同步时钟结构中具有禁用PLL的芯片(或部件)接收具有公共同步时 钟结构的输入信号，同时，具有使能PLL的装置再生时钟，以在把输出数据传输给具有禁用 PLL的下一装置之前，进行占空比校正和90°时钟相移。图22、23A和23B所示的示例系统中，第一 MCP从另一装置(如存储器控制器)接 收和数据中心对准的时钟。2008年11月28日提交的美国专利申请No. 12/325，074公开了 由存储器控制器提供和数据中心对准的时钟示例。图24A示出如图15所示串联的一个装置的示例。该装置用于混合同步时钟结构 中。该具体实施例中，时钟是中心对准的。本例中，提供PLL使能信号PLL_EN(下文称 为“PLL_EN信号”)，用于控制要选择性使能或禁用的PLL。PLL_EN信号是逻辑“高”或“低” 时，使能(启动)或禁用(关闭)PLL。所示示例中，向一个装置输入各种输入信号(例如， SCLKIi, /SCLKIi, SCSIi, SDSIi信号)和数据DlUO 3]，从这一个装置输出各种输出信号 (例如 SCLKOi、/SCLKOi、SCSOi、SDSOi 信号)和数据 DQi
。图24A的装置的结构和图18A类似。图24A所示的装置电路还响应于PLL_EN信 号，并执行数据和控制信号选择的其他功能。因而，用相同的参考标号指示和图18A的装置 相应的元件、电路、信号和信息。参看图24A，装置包括具有PLL的时钟I/O电路601、数据I/O电路603、选通I/O 电路605和具有存储器核心电路的控制电路607。时钟I/O电路601接收SCLKIi、/SCLKIi 信号和PLL_EN信号。时钟I/O电路601输出SCLKOi、/SCLKOi信号。时钟I/O电路601向 数据I/O电路603和选通I/O电路605提供参考时钟信号Ref_clk。包括PLL的时钟I/O 电路601输出相移180°、270°和360°的时钟信号。也向数据I/O电路603和选通I/O 电路605提供PLL_EN信号。向数据I/O电路603和选通I/O电路605提供参考电压信号 SVREF。数据I/O电路603接收输入数据DIi
和相移180°、270°和360°的时钟信 号。数据I/O电路603提供输出数据DQi
。选通I/O电路605接收SCSIi和SDSIi信 号和相移180°、270°和360°的时钟信号。选通I/O电路605输出SCSOi和SDSOi信号。 控制电路607接收来自选通I/O电路605的内部命令选通输入信号iCSI和内部数据选通 输入信号iDSI，并接收来自数据I/O电路603的要写入的数据。控制电路607向数据I/O 电路603提供读出数据。具有存储器核心电路的控制电路607的结构和图18B所示的具有存储器核心电路 的控制电路407的结构类似。控制电路607提供逻辑“高”或“低”的带撇号的信号。图24B示出图24A所示的时钟I/O电路601的细节。参看图24A和24B，将SCLKIi 和/SCLKIi信号馈送到输入缓冲器611的“ + ”和“-”输入，输入缓冲器611进而提供参考 时钟信号Ref_clk。向包括振荡器的PLL 613馈送参考时钟信号Ref_clk和PLL_EN信号。 分别响应于PLL_EN信号为逻辑“高”和“低”启动并关闭PLL 613。分别通过缓冲器614-1、 614-2、614-3和614-4输出相对于参考时钟信号Ref_clk相移90° ,180° ,270°和360° 的四个时钟信号。将PLL_EN信号馈送到分别插入在选择器617和619和输出缓冲器625和627之间的选择器621、623的选择输入。分别向每个选择器617和619的“0”和“ 1 ”输入 提供逻辑“0”和“ 1”电压。选择器621和623的“ 1，，输入分别接收来自选择器617和619 的所选输出信号。为选择器621和623的“0”输入提供低电平电压Vss (逻辑“0”)。将相 移360°的时钟信号(即Clk360信号)提供给PLL 613的振荡环输入和选择器617的选择 输入。分别通过输出缓冲器625和627提供来自选择器621和623的所选输出作为SCLKOi 和/SCLKOi信号。从时钟I/O电路601提供三个相移180°、270°和360°的时钟信号(即 Clkl80信号、Clk270信号和Clk360信号)。图24C示出图24A所示的数据I/O电路603的细节。参看图24A和24C，将参考 电压信号SVREF提供给输入缓冲器629的“-”输入。将输入数据DIi
馈送到输入缓 冲器629的“ + ”输入，输入缓冲器629的输出<0:3>被馈送到D-FF 661和663的数据输入 “D”，由参考时钟信号Ref elk的正沿和负沿对触发器661和663进行时钟同步以获得DDR 数据。虽然装置具有四位数据路径，仅示出了一位的电路。实际装置中，处理数据的每个电 路元件复制四次。D-FF 661的四位输出Dinl
包括4、5、6和7位，并且将其馈送到选 择器665的“0”输入。类似的，D-FF 663的四位输出Din2
包括0、1、2和3位，并且 将其馈送到选择器667的“0”输入。选择器665和667根据带撇号的信号执行选择操作。 用/SCE信号使能装置时，根据ID匹配判定和数据读出操作模式选择装置时，带撇号的信号 变高。将选择器665和667的所选输出馈送到D-FF 669和671的数据输入D，D-FF 669和 671分别由ClklSO和Clk360信号时钟同步，以进行数据锁存操作。将D-FF 669的内部锁 存的输出数据DoU0:3]和D-FF 671的数据Do0
分别馈送到选择器673的“1”和“0” 输入，选择器673响应于Clk 270信号执行选择操作。将选择器673的所选输出<0:3>馈 送到选择器633的“1”输入。将参考时钟信号Ref_clk馈送到选择器631的选择输入，选择器631的“0”和“1” 输入分别接收来自选择器665和667输出的内部输出数据ido
和ido[4:7]。将来自 选择器631的所选输出信号提供给插入在选择器631和输出缓冲器675之间的选择器633 的“0”输入。响应于PLL_EN信号，选择器633选择来自选择器631或者选择器673的输出 信号，通过输出缓冲器675将所选输出数据<0 3>作为输出数据DQi
输出。图24D示出图24A所示的选通I/O电路605的细节。参看图24A和24D，将参考电 压信号SVREF提供给输入缓冲器641和643的“-”输入。将SCSIi和SDSIi信号分别馈送 给输入缓冲器641和643的“ + ”输入，将输入缓冲器641和643的输出提供给D-FF 645和 647的D输入。D-FF 645和647响应于参考时钟信号Ref_clk执行锁存操作。D-FF 645和 647输出提供给具有存储器核心电路的控制电路607的内部命令选通输入信号iCSI (下文 称为“iCSI信号”)和内部数据选通输入信号iDSI信号(下文称为“iDSI信号”)。将iCSI信号馈送到D-FF 649,651和653的D输入。将iDSI信号馈送到D-FF 655,657和659的D输入。D-FF 649和655由Clk 180信号时钟同步。D-FF 651和657由 Clk 360信号时钟同步。D-FF 653和659由参考时钟信号Ref_clk的反相形式时钟同步。 D-FF 649和651输出iCSOl和iCSOO信号，这两个信号分别馈送到选择器677的“1”和“0” 输入。响应于Clk270信号，选择器677选择iCSOl或iCSOO，将所选输出信号提供给选择器 687的“1”输入，选择器687的“0”输入接收D-FF 653的输出信号。D-FF 655和657输出iDSOl和iDSOO信号，这两个信号分别馈送到选择器679的
30“1”和“0”输入。响应于Clk270信号，选择器679选择iDSOl或iDSOO信号，将所选输出信 号提供给选择器689的“1”输入，选择器689的“0”输入接收D-FF 659的输出信号。响应于PLL_EN信号，D-FF 687选择选择器677或D-FF 653的输出信号，通过输出 缓冲器691提供所选输出信号作为SCSOi信号。类似地，响应于PLL_EN信号，选择器689选 择选择器679或D-FF 659的输出信号，通过输出缓冲器693提供所选输出信号作为SDSOi 信号。图25示出图24A-24D所示装置的各种信号。图25所示示例中，PLL_EN信号为 低的情况下，PLL 613关闭(或被禁用)，不产生Clk90信号、ClklSO信号、Clk270信号和 Clk360信号。在SCSi信号和参考时钟信号的重叠期间执行禁用PLL的装置内的输入数据 获取。禁用PLL的装置之间没有时钟相移，但是通过下面关系保证数据的保持时间tHOLD 和设置时间tSETUP tHOLD = tOUT-tlNS+tDTD (1)tSETUP = tCKXO. 5—tHOLD (2)其中tOUT是参考时钟到输出缓冲器的延迟，tINS是时钟插入延迟，tDTD是装置到 装置延迟，tCK是时钟周期。如上所述，时序裕量根据缓冲器路径延迟和装置到装置之间的距离而不同，因而， 仅在MCP或组内部使用公共同步时钟结构。图26示出图24A-24D所示装置的各种信号。该具体示例中，时钟是中心对准的。 本例中，PLL_EN信号是引起PLL启动或被使能的逻辑“高”。参看图24A-24D、25和26，PLL_EN信号为“高”的情况下，PLL 613启动，产生Clk90 信号、Clkl80信号、Clk270信号和Clk360信号。和公共同步时钟结构不同，源同步时钟结构用图24B-24D所示的2输入选择器提 供具有90°相移的再生时钟以及时钟和数据路径之间的延迟匹配。由于该具有时钟90° 相移的延迟匹配，设置和保持时间始终与DDR操作中的tCKXO. 25值相同。有混合同步时钟结构。第一种方法基于和来自存储器控制器的数据以及两个MCP 之间的数据中心对准的时钟。下面描述和数据边沿对准的时钟的另一种方法。在和数据中 心对准的时钟的情况下，如图22和图23A、23B所示，输入数据和SCLKI以及/SCLKI信号之 间的负载不平衡。由于这一不平衡的负载效应(参看“D”和CK以及/CK连接)，在存储器 控制器可从起始点改变时钟和数据之间的相位差。因而，该替代方法为此提供解决方案。假 定，除了两个禁用的PLL部件之间之外，所有输入数据和输出都和时钟边沿对准。图27示出根据本发明一个实施例的另一个系统。系统包括多个(N个)装置组 DGPI-DGPNo系统实现具有和数据边沿对准的时钟的混合同步时钟结构。每个装置组的结构 和图22所示的基于MCP的系统相同。图27所示的该具体示例中，每个装置组包括四个具 有PLL的装置。第一装置的PLL启动(被使能)，第二到第四装置的PLL关闭(被禁用)。 用源同步时钟结构对第一装置时钟同步，用公共同步时钟结构以及由第一装置输出的再生 时钟信号SCLKO和/SCLKO对第二到第四装置时钟同步。在MCP的输入侧，输入数据DI和 一对输入时钟信号SCLKI和/SCLKI具有相同的负载效应，这样，输入数据DI和一对输入时 钟信号SCLKI和/SCLKI可轻易地对从控制器到第一 MCP的连接负载保持相同相移。图28示出控制器和存储器装置之间传送的各种信号。
为了使时钟和数据边沿对准，每个MCP的最后一个部件向下一 MCP提供时钟。没 有PLL或DLL的情况下，可用输出时钟和输出数据之间的延迟路径匹配实现和数据边沿对 准的时钟。图29A示出具有混合同步时钟结构接口的一个装置的另一个示例。所示例子中，向一个装置输入各种输入信号(例如，SCLKIi、/SCLKIi、SCSIi、 SDSIi信号)和数据Dli，从该一个装置输出各种输出信号(例如SCLKOi、/SCLKOi、SCSOi、 SDSOi信号)和数据DQi。参看图29A，装置包括包括PLL的时钟I/O电路701、数据I/O电路703、选通I/O 电路705和具有存储器核心电路的控制电路707。时钟I/O电路701接收SCLKIi、/SCLKIi 信号和PLL_EN信号。时钟I/O电路701向数据I/O电路703和选通I/O电路705输出两 个内部产生的时钟信号Clk_enl和Clk_en2(下文分别称为Clk_enl时钟信号和Clk_en2 时钟信号)。向数据I/O电路703和选通I/O电路705提供参考电压信号SVREF。数据I/O 电路703接收输入数据DIUO 3]并提供输出数据DQi
。选通I/O电路705接收SCSIi 和SDSIi信号并输出SCSOi和SDSOi信号。控制电路707接收来自选通I/O电路705的内 部命令选通输入信号iCSI和内部数据选通输入信号iDSI，并接收来自数据I/O电路703的 要写入的数据。控制电路707向数据I/O电路703提供读出数据。具有存储器核心电路的控制电路707的结构和图18B所示的具有存储器核心电路 的控制电路407的结构类似。存在ID匹配和数据读出命令时，控制电路707提供逻辑“高” 的带撇号信号。图29B示出图29A所示的时钟I/O电路701的细节。参看图29A和29B，将SCLKOi 和/SCLKOi信号输入到输入缓冲器711，输入缓冲器711进而向包括振荡器的PLL 713的输 入提供参考时钟信号Ref_clk。而且，将PLL_EN信号馈送到PLL 713的使能输入“PLL_EN input "ο PLL 713产生相对于参考时钟信号Ref_clk相移90°、180°、270°和360°的四个 时钟信号。PLL 713通过各个缓冲器714-1、714-2、714-3和714-4提供Clk90信号、Clkl80 信号、Clk270信号和Clk360信号。将相移360°的时钟信号Clk360馈送到PLL 713的振 荡输入 0sc_loop Input0将参考时钟信号Ref_clk和90°相移的时钟信号Clk90信号分别馈送到选择器 715的“0”和“1”输入，选择器715的选择输入接收PLL_EN信号。提供来自选择器715的 所选信号作为Clk_enl时钟信号。将参考时钟信号Ref_clk和来自缓冲器755的延迟形式 Clk-dly分别馈送到选择器725的“0”和“ 1 ”输入，并由选择器725响应于PLL_EN信号选 择这两个信号。提供来自选择器725的所选时钟作为Clk_en2时钟信号。还将参考时钟信号Ref_clk馈送到选择器717的“0”输入，选择器717的“ 1 ”输 入和选择输入下拉(为逻辑“0”)，因而，选择器717总是选择“0”输入的信号，结果是，参 考时钟信号Ref_clk是其所选输出信号。将选择器717的所选输出信号提供给选择器719 和720的选择输入。分别为选择器719的“0”和“1”输入提供逻辑“0”和“1”。分别为选 择器720的“0”和“ 1 ”输入提供逻辑“ 1 ”和“0”。分别通过输出缓冲器721和723提供选 择器719和720的所选输出信号作为SCLKOi和/SCLKOi信号。图29C示出图29A所示的数据I/O电路703的细节。参看图29A和29C，将参考电 压信号SVREF提供给输入缓冲器(比较器)727的“-”输入。将输入数据DIi
馈送到输入缓冲器725的“ + ”输入，输入缓冲器727的输出信号<0:3>被馈送到D-FF 761和763 的数据输入D，分别由Clk_enl时钟信号及其反相形式为触发器761和763时钟同步。本例 中，D-FF 763的数据锁存操作与D-FF 761的数据锁存操作在Clk_enl时钟信号上有180° 相移。虽然装置具有四位数据路径，仅示出了一位的电路。实际装置中，处理数据的每个电 路元件复制四次。将包括4、5、6和7位的D-FF 761的四位输出数据DinUO 3]馈送到选择 器765的“0”输入。类似的，将包括0、1、2和3位的D-FF 763的四位输出数据Din2
馈送到选择器767的“0”输入。选择器765和767根据馈送到选择器765和767的选择输入 的带撇号的信号执行选择操作。该具体示例中，没有ID匹配时，带撇号的信号是逻辑“低”。 存在ID匹配时，在数据读出和数据写入的情况下，带撇号的信号分别是“高”和“低”。响应 于带撇号的信号，将来自选择器765和767的内部选择的输出数据Dol
和Do0
分别馈送到选择器773的“0”和“1”输入，选择器773的选择输入接收来自时钟I/O电路 701的Clk_en2。通过输出缓冲器775提供来自选择器773的所选输出数据<0:3>作为输 出数据DQi
。图29D示出图29A所示的选通I/O电路705的细节。参看图29A和29D，将参考电 压信号SVREF提供给输入缓冲器(比较器)737和739的“-”输入，输入缓冲器737和739 的“ + ”输入分别接收SCSIi和SDSIi信号。将输入缓冲器737和739的输出信号提供给 D-FF 741,781和743,783的D输入。分别将Clk_enl时钟信号提供给DFF 741和743的时 钟输入和DFF 781和783的反相时钟输入。D-FF 741和743响应于Clk_enl时钟信号分别 输出iCSIl和iDSIl信号，将iCSIl和iDSIl信号提供给控制电路707。将iCSIl和iDSIl 信号分别馈送到选择器791和793的“0”输入。从D-FF 781和783分别提供另外的内部 命令选通和数据选通输入信号iSCSI2和iSDSI2至选择器791和793的“1”输入。将Clk_ en2时钟信号馈送到选择器791和793的选择输入。选择器791响应于Clk_en2时钟信号 选择iCSIl信号或iCSI2信号，通过输出缓冲器751提供来自选择器791的所选输出信号 作为SCSOi信号。选择器793响应于Clk_en2时钟信号选择iDSIl信号或iDSI2信号，通 过输出缓冲器753提供来自选择器793的所选输出信号作为SDSOi信号。具有存储器核心电路的控制电路707的结构和图18B相同。参看图29A-29D，在写入操作(带撇号的信号是逻辑“0”)，将来自D-FF761和763 的锁存数据Dinl
(即4、5、6和7位)和Din2
(即0、1、2和3位)写入到写入寄 存器795。ID匹配判定的情况下，将8位(0-7位)写入数据提供给控制电路707，以将写入 数据存储在控制电路707中包括的核心单元。在正常操作的读出模式(带撇号的信号是逻 辑“ 1”)，在ID匹配判定的情况下，控制电路707访问其中的数据存储元件，读出数据，将读 出数据写入读出寄存器797。选择器765和767分别选择所写的数据如Routl
(4、5、 6和7位)和Rout2
(0、1、2和3位)，最后，将输出数据DQi
提供给下一存储器 装置。读出操作中，不把来自D-FF761和763的锁存数据Dinl
(即4、5、6和7位)和 Din2
(即0、1、2和3位)写入到写入寄存器795中。因而，不向控制器电路707提供 8位(0-7位)写入数据。图30示出图29A-29D的装置的各种信号。图30示出边沿对准时钟情况下混合同 步时钟结构中的使能PLL装置的操作。用“高” PLL_EN信号使能PLL。参看图29A-29D和图30，用逻辑“高”电平电压Vdd提供PLL_EN信号时，PLL 713开始产生内部相移时钟信号，其中一个信号(90°相移的时钟信号Clk90)用于在数据输入 侧锁存输入数据，数据输入侧是包括数据I/O电路703的D-FF 761和763的电路。和数据 边沿对准的时钟信号没有建立时间裕量，没有时钟相移，因而，如图29C和29D所示，需要向 每个输入锁存提供90°相移的时钟信号。这种情况下，输出数据(DQi、SCSOi和SDSOi)与 SCLKIi和/SCLKIi信号之间的相位差如此重要，以至于使用延迟的时钟“Clk_dly”发送输 出数据，以在时钟和输入数据到达下一装置的输入锁存级时给下一装置时序裕量。将每个 MCP的最后一个部件(或装置)的SCLKOi和/SCLKOi信号馈送到其他MCP，而同一 MCP中 第一个部件(或装置)的输出时钟用公共时钟方式连接到其他部件。PLL EN信号是逻辑“低”(Vss)的情况下，禁用PLL 713，参考时钟信号Ref_clk用 于锁存输入数据，并将输出数据传输到具有边沿对准的时钟的下一部件。和匹配时钟和输 出数据之间的延迟路径一样，实现了时钟和输出数据的边沿对准。在下一部件，如图31所 示，用SCLKOi和/SCLKOi信号获取输入数据，两个部件之间有一个周期的延迟。图31示出 装置的各种信号。图31示出具有边沿对准的时钟的混合同步时钟结构中的禁用PLL装置 的操作。用“低” PLL_EN信号禁用PLL。使用混合时钟，可以降低由PLL引起的功耗，并且提供具有MCP和分组装置的高速 操作。用于实现完全源同步时钟结构的第二种替代方法没有混合同步时钟。仅使用源同步时钟结构，有降低由PLL引起的功耗的方法。利用交替启动和关闭 (或关闭和启动)PLL的操作，实现数据的获取和传输。这种情况下，仅考虑源同步时钟结 构，这样，可用不同于前两种情况的方式获得全速操作。而且，其他益处是，这可用于包括环 型连接系统的所有分组连接系统，不限于MCP。对于单部件封装，可以应用而没有前两种情 况中的任何限制。图32示出具有完全源同步时钟结构的系统的一个示例。所示示例中，系统包括14 个装置799-1-799-14，每个装置具有PLL。每个装置具有ID寄存器，用于保存相关ID，该 ID是二进制代码。本具体示例中，ID是四位二进制数字。因为没有给装置799-1-799-14 分配ID，它们的ID寄存器保存初始ID ( S卩“0000”)。根据初始ID (即“0”)的LSB，每个装 置的PLL_EN信号是逻辑“高”。因而，所有装置的PLL都是使能的(启动的)。图33A示出具有完全源同步时钟结构的多个串联装置的示例，该完全源同步时钟 结构在边沿对准时钟和中心对准时钟之间交替。该具体示例中，系统使用和数据边沿对准 的时钟。参看图33A，在初始模式，分别为装置799-1-799-14分配ID号“0000，，- “1101”。 根据分配给每个装置的ID的LSB，该装置的PLL_EN信号是逻辑“高”或“低”。在图33A所 示的具体示例中，第一、第三...装置的LSB是“0”，它们的PLL_EN信号是逻辑“高”。第二、 第四…装置的LSB是“1”，它们的PLL_EN信号是逻辑“低”。图33B示出具有源同步时钟结构的多个串联装置的另一个示例，该源同步时钟结 构在边沿对准时钟和中心对准时钟之间交替。该具体示例中，系统使用和数据中心对准的 时钟。参看图33B，在初始模式，分别为装置799-1-799-14分配ID号“0000，，- “1101”。根 据分配给每个装置的ID的LSB，该装置的PLL_EN信号是逻辑“高”或“低”。在该具体示例 中，第一、第三...装置的PLL_EN信号是逻辑“低”。第二、第四...装置的PLL_EN信号是 逻辑“高”。在图32、33A和33B所示的每个系统中，装置的数量N都是14(偶数)，但是，串联装置的数目不限。如图33A和33B所示，使能(启动)N/2个装置，禁用(关闭)其它N/2 个装置。图34A示出具有完全源同步时钟接口的一个装置。参看图34A，装置包括包括PLL 的时钟I/O电路801、数据I/O电路803、选通I/O电路805和具有存储器核心电路的控制 电路807。时钟I/O电路801接收SCLKI、/SCLKI信号并输出SCLKOi、/SCLKOi信号。时 钟I/O电路801向数据I/O电路803和选通I/O电路805输出两个内部产生的时钟信号 Clk_inl和Clk_in2 (下文分别称为Clk_inl时钟信号和Clk_in2时钟信号)。向数据I/O 电路803和选通I/O电路805提供参考电压信号SVREF。数据I/O电路803接收输入数据 DIi
并提供输出数据DQi
。选通I/O电路805接收SCSIi和SDSIi信号并输出 SCSOi和SDSOi信号。控制电路807接收来自选通I/O电路805的内部命令选通输入信号 iCSIl和内部数据选通输入信号iDSIl，并接收来自数据I/O电路803的要写入的数据。控 制电路807向数据I/O电路803提供读出数据。控制电路807向时钟I/O电路801、数据 I/O电路803和选通I/O电路805提供PLL_EN信号。而且，控制电路807向时钟I/O电路 801提供ID分配完毕信号。图34B示出图34A所示的具有存储器核心电路的控制电路807。参看图34A和 34B，ID分配电路371在初始模式执行ID分配和ID计算。在ID寄存器372中记录输入ID 号IDi。计算结果数字(即IDi+Ι)由Devicei作为输出IDo提供给下一装置。ID寄存器 372保存分配的ID。ID寄存器372向反相器376提供代表分配的IDi的最小有效位(LSB)的逻辑状态 的一位信号374，反相器376的反相输出信号输出作为PLL_EN信号。因此，PLL_EN信号具 有响应于分配的IDi的LSB的“0”或“1”的逻辑状态“高”或“低”。而且，完成ID分配后， ID分配电路371输出ID分配完成信号379。在初始模式，首先重置ID寄存器372，所有ID 寄存器372的LSB都是“0”。因而，PLL_EN信号是逻辑“高”，如图32所示，所有装置的PLL 都被使能(启动)。寄存ID后，响应于偶数ID的LSB, PLL_EN信号是“高”，响应于奇数ID 的LSB，PLL_EN信号是“低”。如图33A所示，响应于“高”PLL_EN信号，使能(启动)第一、 第三、第五...装置的PLL，响应于“低” PLL_EN信号，禁止(关闭)第二、第四...装置的 PLL。之后，在正常模式，将具有如图6所示格式的命令馈送到ID匹配判定器373和命 令解释器375。ID匹配判定器373确定输入ID号是否和ID寄存器372中保存的分配ID 匹配，如果匹配的话，提供处于逻辑“高”的ID匹配信号。如果不匹配，ID匹配信号就为逻 辑“低”。包括OP代码解码器的命令解释器375解码包括在输入命令中的OP代码，并响应 于“高” ID匹配信号提供经解释的命令(例如写入、读出)。响应于经解释的命令和ID匹 配信号，模式信号产生器377提供带撇号的信号。该具体示例中，ID不匹配时，带撇号的信 号是逻辑“低”;ID匹配且OP代码是“读出”(即命令是数据读出命令)时，带撇号的信号是 “高”。响应于经解释的命令，例如，向具有数据存储或存储器单元(未示出)的存储器核心 电路378写入数据或从中读出数据。存储器核心电路378接收来自选通I/O电路805的内 部命令选通输入信号iCSIl和内部数据选通输入命令iDSIl。图34C示出图34A所示的时钟I/O电路801的细节。参看图34A和34C，向PLL 813提供PLL_EN信号。将SCLKIi和/SCLKIi信号馈送到输入缓冲器811的“ + ”和“-”输入，输入缓冲器811进而向PLL 813的参考时钟输入“Ref_clk input”提供参考时钟信号 Ref_clk0 PLL 813包括振荡器并且分别通过缓冲器814-1、814_2、814_3和814-4产生相对 于输入参考时钟信号Ref_clk相移90°、180°、270°和360°的四个时钟信号。下文将参 考标号为Clk90、Clkl80、Clk270和Clk360的相移90° ,180° ,270°和360°的四个时钟 信号分别称为“Clk90信号”、“Clkl80信号”、“Clk270信号”和“Clk360信号”。将Clk360 信号馈送到PLL 813的振荡输入“Osc_looplnput”。将Clk360信号、参考时钟信号Ref_clk 和PLL_EN信号分别馈送到选择器817的“ 1”、“0”和选择输入，将选择器817的输出信号馈 送到选择器819和820的选择输入。选择器819的“0”和“1”输入分别接收逻辑“0”和“1”信号。选择器820的“0” 和“1”输入分别接收逻辑“1”和“0”信号。通过输出缓冲器821提供选择器819的输出信 号作为SCLKOi信号。类似的，通过输出缓冲器823提供选择器820的输出信号作为/SCLKOi 信号。因而，SCLKOi和/SCLKOi信号是相位差180°的互补差分时钟信号。将ID分配完成信号379和PLL_EN信号馈送到与门853，将与门853的逻辑输出 信号馈送到选择器815的选择输入。将参考时钟信号Ref_clk和Clk90信号分别馈送到选 择器815的“0”和“1”输入，提供选择器815的所选输出信号作为Clkjnl时钟信号。而 且，将PLL_EN信号馈送到选择器824的选择输入，选择器824的“1”和“0”输入分别接收 Clk270信号和参考时钟信号Ref_clk。提供选择器824的所选输出信号作为Clk_in2时钟 信号。图34D示出图34A所示的数据I/O电路803。参看图34A和34D，将参考电压信号 SVREF提供给输入缓冲器825的“-”输入。将输入数据DIi
馈送到输入缓冲器825的 “ + ”输入，输入缓冲器825的输出数据<0:3>被馈送到D-FF 861和863的数据输入D，分别 由Clk_inl时钟信号的正沿和负沿对D-FF 861和863时钟同步，以获取DDR数据。虽然装 置具有四位数据路径，仅示出了 一位的电路。实际装置中，处理数据的每个电路元件复制四 次。将包括4、5、6和7位的D-FF 861的四位输出Dinl
馈送到选择器865的“0”输 入。类似的，将包括0、1、2和3位的D-FF 863的四位输出Din2
馈送到选择器867的 “0”输入。选择器865和867根据馈送到选择器865和867的选择输入的带撇号的信号执 行选择操作。将选择器865和867的所选输出信号馈送到D-FF 881和883的数据输入D， 分别由Clkjnl的负沿和正沿对D-FF 881和883时钟同步，以进行内部数据锁存操作。将来自选择器865的内部选择的输出数据Dol
和D-FF 881的内部锁存的输 出数据Dold
分别馈送到选择器885的“1”和“0”输入。将来自选择器867的内部选 择的输出数据Do0
和D-FF 883的内部锁存的输出数据Do0_d
分别馈送到选择 器887的“1”和“0”输入。选择器885和887的选择输入接收PLL_EN信号。将选择器885 的所选输出数据<0:3>馈送到选择器888的“1”输入，将选择器887的所选输出数据<0:3> 馈送到选择器888的“0”输入，选择器888的选择输入接收内部时钟信号Clk_in2。响应于 内部时钟信号Clk_in2，通过输出缓冲器890提供选择器888的所选输出数据<0:3>作为输 出数据DQi
。在写入操作时，将来自D-FF 861和863的锁存数据Dinl
(即4、5、6和7位) 和Din2W:3](即0、1、2和3位)提供给写入寄存器895。在读出操作时，具有存储器核心 电路的控制电路807访问其中的数据存储元件，并读出数据，将读出的数据写入读出寄存器 897。选择器 865 和 867 分别选择如 Routl
(4、5、6 禾口 7 位)禾口 Rout2
(0、1、2 和3位)的读出数据，最终将输出数据DQi
提供给下一存储器装置。图34E示出图34A所示的选通I/O电路805。参看图34A和34E，将参考电压信号 SVREF提供给输入缓冲器(比较器)827和829的“-”输入。将SCSIi和SDSIi信号分别馈 送到输入缓冲器827和829的“ + ”输入。将缓冲器827的输出信号提供给D-FF 831和835 的D输入。将缓冲器829的输出信号提供给D-FF 833和837的D输入。将Clk_inl时钟 信号提供给DFF 831和833的时钟输入和DFF 835和837的反相时钟输入。D-FF 831和833响应于Clk_inl时钟信号的正沿执行锁存操作。D-FF835和837 响应于Clk_inl时钟信号的负沿执行锁存操作。因而，D-FF 835和837的锁存操作的Clk_ inl时钟信号有180°相移。D-FF 831和833输出提供给控制电路807的内部命令选通输 入信号iCSIl (下文称为“iCSIl信号”)和内部数据选通输入信号iDSIl信号(下文称为 “iDSIl信号”)。D-FF835和837输出另一个内部命令选通输入信号iCSI2 (下文称为“iCSI2 信号”)和另一个内部数据选通输入信号iDSI2信号(下文称为“iDSI2信号”)。将iCSIl和iDSIl信号分别馈送到D-FF 862和864的D输入，D-FF 862和864由 Clk_inl时钟信号的负沿时钟同步。将iCSI2和iDSI2信号分别馈送到D-FF 866和868的 D输入，D-FF 866和866由Clk_inl时钟信号的正沿时钟同步。将iCSIl信号和来自D-FF 862的输出信号iCSIl_d馈送到选择器871的“1”和“0”输入。将iCSI2信号和来自D-FF 866的输出信号iCSI2_d馈送到选择器873的“1”和“0”输入。将iDSIl信号和来自D-FF 864的输出信号iDSIl_d馈送到选择器875的“1”和“0”输入。将1DSI2信号和来自D-FF 868的输出信号iDSI2_d馈送到选择器877的“1”和“0”输入。将PLL_EN信号馈送到选择 器871、873、875和877的选择输入。将选择器871和873的所选输出信号分别馈送到选择 器891的“1”和“0”输入。将选择器875和877的所选输出信号分别馈送到选择器893的 “1”和“0”输入。将Clk_in2时钟信号馈送到选择器891和893的选择输入。通过输出缓 冲器843提供来自选择器891的所选输出信号作为SCSOi信号。通过输出缓冲器851提供 来自选择器893的所选输出信号作为SDSOi信号。图35A示出图34A-34E所示装置的各种信号。参看图34A-34E和35A，在所分配 ID的LSB是“0”的情况下，来自ID寄存器372的输出信号374是逻辑“低”，反相器376的 输出信号是“高”，使得PLL_EN信号为逻辑“高”。在所分配ID的LSB是“ 1”的情况下，来 自ID寄存器372的输出信号374是逻辑“高”，PLL_EN信号为逻辑“低”。响应于具有逻辑 “高”或“低”的PLL_EN信号，禁用或使能PLL 813。在分配装置ID之前，所有存储器部件具有缺省值是“0000”的ID号。因而，所有 部件(装置)的所有PLL是使能的，可以从如图32所示的所有PLL启动的情况开始ID分 配操作。ID的LSB用于确定PLL是启动(使能)或关闭(禁用)的。如果LSB是“0”，则 启动PLL。否则，如果LSB等于“1”，关闭PLL。在中心对准时钟和边沿对准时钟之间切换需要在加电序列操作时有几百个周期。 然而，这不影响部件操作的实际性能。而且，根据最后一个装置的ID号(即，环形连接中部 件(或装置)的总数)，最后输出可以是和数据边沿对准的时钟，或者是和数据中心对准的 时钟。在加电序列时，在每个具有使能的PLL的装置内自动执行装置地址(DA)或装置标识(ID)分配操作。这样，对此操作，虽然所有部件内的PLL都启动，但是，如图34C中ID_ assignment_complefte信号379的逻辑零状态所示，每个部件的输入侧具有参考时钟信号 Ref_clk，而不是相移90°的时钟信号。因为输入数据具有来自存储器控制器的和数据中 心对准的时钟，而且前一部件(或装置)产生和数据中心对准的时钟。该省略仅在ID分配 之前出现。用ID_asSignment_COmplete信号379对此控制。如果该信号是“低”，就使能连 接到“Ref_clk”的“0”输入。如果该信号是“高”，就使能连接到相移90°的时钟的“ 1 ”输 入。需要在存储器控制器中控制中心对准的时钟和边沿对准的时钟之间的时序关系，以支 持源同步方式。和所有PLL都启动的情况相比，这提供比启动所有PLL的情况相对小50% 的功耗。2008年11月28日提交的美国专利申请No. 12/325，074公开了在存储器控制器中 控制中心对准时钟和边沿对准时钟之间的示例。图36A示出图34A所示的具有存储器核心电路的控制电路807的另一个示例。参 看图34A和36A，ID分配电路391在初始模式执行ID分配和ID计算。在ID寄存器392中 记录输入ID号IDi。计算结果号(即IDi+1)由Devicei作为输出IDo提供给下一装置。 ID寄存器392保存分配的ID。ID寄存器392把代表所分配IDi的LSB的逻辑状态的一位信号394提供给反相器 396，把反相器396的反相输出信号提供给与非门395。ID分配电路391向与非门395提供 ID分配完成信号399，提供与非门395的逻辑输出信号作为PLL_EN信号。将PLL_EN信号 和ID分配完成信号399馈送到与门853。而且，将PLL_EN信号馈送到PLL 813、与门853 和选择器817、824。之后，在正常模式，图36A所示的控制电路执行和图34B所示的控制电路807类似 的操作。图37A是图34A、34C-34E和36所示具有使能PLL的装置的时序图。图37B是图 34A、34C-34E和36所示具有禁用PLL的装置的时序图。参看图34A、34C-34E和37A、37B，启动PLL 813时，用输入级相移90°的时钟信号 锁存输入数据。如SCS0i、SDS0i信号和DQi
的输出信号和具有90°相位差的中心时 钟对准。通过该相移时钟，下一装置可以获取输入数据而无需PLL的任何时钟相位改变。这 是为什么这种完全源同步时钟结构中可实现交替启动PLL(使能)和关闭(禁用)的原因。在具有图34A_34E、36A和36B所示装置的系统中，从具有禁用PLL的装置提供边 沿对准的输出数据，然后，将该输出数据与连接到前一装置的具有使能PLL的下一装置重 新对准。所提出的完全源同步时钟结构中重复两个时序关系(例如图35A、35B和37A、37B 所示)。例如，在具有连接的控制器和多个装置的系统中，用如源同步方法的同步方法对 装置时钟同步。如果PLL抖动和相位误差控制得好，源同步时钟结构可提供比公共同步时 钟结构高的频率操作范围，例如，大于800MHz。为此，在具有串联存储器的系统中采用源同 步时钟结构，以提供高数据读出和写入范围和带宽。如果，例如，系统设计良好、PLL抖动和相位误差控制得好，时钟系统的频率操作范 围可以比公共同步时钟系统的操作范围高。图38示出使用源同步时钟方法的具有存储器控制器1410和串联的多个装置的系 统的另一示例。2007年2月16日提交的题为“Non-VolatileMemory System”的美国临时专利申请No. 60/902，003和国际公开号10/2008/109981(2008年9月18日)详细描述了源 同步时钟方法的示例。该系统包括串联的多个(N个)装置1420-1、1420-2、一一、1420_N， N是大于1的整数。图38所示的特定示例中，存储器控制器1410具有用于数据/地址/命令的数据 输出连接D0C
、命令选通输出连接CS0C、数据选通输出连接DS0C、芯片使能输出连接/ CEC、参考电压连接VREFC和重置输出连接/RSTC。而且，存储器控制器1410具有一对时钟 输出连接CK0C和/CK0C。每个装置具有数据输入D、命令选通输入CSI、数据选通输入DSI、 重置输入/RST、芯片使能输入/CE和一对时钟输入CK和/CK。而且，每个装置具有数据输出 Q、命令选通输出CS0、数据选通输出DS0。一个装置的数据输出Q、命令选通输出SCO、数据 选通输出DS0分别耦合到下一装置的数据输入D、命令选通输入CSI和数据选通输入DSI。 装置1420-1-1420-N以并行方式从存储器控制器1410接收芯片使能信号“/CE”、重置信号 “/RST”和参考电压“Vref”。数据可作为串行或并行数据提供并传输。存储器控制器1410的数据输出D0C
向第一装置1420-1的数据输入D提供 输入数据DI1
。第一装置1420-1向第二装置1420-2提供输出数据D01
。第二 装置1420-2接收从第一装置1420-1传输的输出数据D01
作为其输入数据DI2
。 其他的每个装置执行相同功能。一个装置的命令选通输入CSI和数据选通输入CSI分别接收CSI信号和DSI信号。 而且，一个装置的命令选通输出CS0和数据选通输出DS0分别向下一装置传输CS0信号和 DS0信号。用每个装置的命令选通输入和数据选通输入信号控制数据传送。每个装置向下 一装置提供CSI信号和DSI信号、CS0信号和DS0信号的延迟形式。响应于时钟信号CK和 /CK执行数据和CSI、DSI传送。美国专利申请公开No. 2007/0076502 (2007年4月5日)和国际公开号 TO/2007/036048提供了以串联装置为特征的架构的实例细节。国际公开号W0/2008/067652 和TO/2008/022454提供了以串联装置为特征的架构的其他实例细节。最后一个装置(存储器装置1420-N)分别向存储器控制器1410的各个接收连接 DIC、CSIC、DSIC和CKIC和/CKIC提供输出数据DO 7]、命令选通输出信号CS0、数据选通 输出信号DS0和一对输出时钟信号CK0和/CK0。图39示出包括串联的多个装置的源同步时钟系统的实例。该系统包括产生控制 器输出信号1510的控制器(未示出)和串联的多个装置1520-1、1520-2、――、1520_N，N 是整数。图39所示实例中，每个装置1520-1、1520-2、——、1520_N包括PLL 1522作为时 钟整形器。图39中，在装置标识符(ID)分配之前，所有装置的PLL 1522都是启动的。无 论输入时钟的类型是什么，PLL 1522对该时钟进行整形，这样，每个装置产生自己的时钟。 PLL 1522使每个装置1520-1、1520-2、一一U520-N向下一装置发送更清楚或更好的时钟 信号。使用产生的时钟信号，输出和发出的信号1530同步，并发送到控制器。用装置的内 部PLL 1522控制所有输入和输出。将对第一装置1520-1视为到来信号的控制器输出信号1510传输到串联存储器装 置中的第一装置1520-1。利用差分时钟CK和/CK产生要输入到PLL 1522的内部参考时 钟。然后，提供90°相移的时钟和对相移时钟的占空比校正。然后，用已从控制器中心对准 的输入时钟获取数据，这样，在输入级执行数据获取，PLL不进行任何其他的数据或时钟整形。用PLL1522再生内部时钟，以提供时钟和输入时钟信号CK和/CK相移90°的输出数 据。因而，源同步时钟系统中的所有装置产生和输出数据中心对准的时钟。第一装置1520-1中的PLL 1522产生时钟并将该时钟发送到第二装置1520-2。把 第一装置1520-1的读出结果(如果该装置进行数据读出操作)或者所通过的到来数据(如 果该装置进行传送操作)传输到第二装置1520-2，同时传输90°相移时钟输出。第二装 置1520-2接收输入时钟并基于从第一装置1520-1接收的输入时钟产生新的时钟。例如， 第二装置1520-2可以从第一装置1520-1接收通过的数据，或者第一装置的读出结果以及 和到来数据中心对准的时钟。利用该流程，将数据从第一装置1520-1传输到最后一个装置 1520-N,以提供多个串联存储器装置的输出数据1530，控制器将输出数据1530视为控制器 输入数据。使用整形过的时钟信号，输出是同步的，在输出数据1530中发送到控制器。这种 情况下，也发送时钟，以确定哪个点是有效输出点。一组串联的存储器装置的输入和输出处 的CK和CK0信号的相位不同。频率相同，这是由于虽然使用PLL，但是频率没有改变。本例 中，PLL仅用作移相器。图39的示例中，将CK0和/CK0信号发送到或返回给控制器，同时 返回DO信号。另一示例中，可将DO发送到另一控制器。和并行时钟不同，输出和时钟信号 与输入端无关。如果不使用PLL 1522，用简单的驱动器提供时钟，可以在多个连接的装置的输出 处修改占空比或使之失真。事实上，使用大量连接的装置，时钟会变差而成为稳定信号。随 着双数据速率(DDR)越来越流行，占空比变得重要起来，甚至可以说是至关重要的。使用 PLL的缺点可能是较高功耗。即便是使用低功率PLL的装置的耗电也比没有PLL的装置多。 然而，为了保证高频率操作需要PLL。例如，PLL可贡献存储器装置总功耗的10%。假定装置消耗25mW，PLL占用2. 5mW。 在具有10个装置的系统中，由PLL引起的总功耗和一个装置的功耗相同。因而，本发明实 施例使得可以在同一功耗阈值内使用大量装置。本发明的实施例包括可在如图38或图39的系统中在源同步时钟方法情况下实现 的存储器控制器。该系统的一些实施例中，在初始设置和配置阶段之后，在操作中，只有隔 一个装置的PLL是使能的。根据本发明的实施例，最多50%的PLL是工作的，可以节省功率，同时保证高频率 操作。例如，在具有三个串联装置的系统中，一个装置关闭两个装置启动的实施例节省一些 功率。另一个实施例中，两个装置关闭一个装置启动，这种关闭隔一个PLL的类似结构节省 更多功率。其他的许多情况下，关闭隔一个装置时，大概关闭50%的装置。在打开或关闭交替的PLL之前，如图39所示，需要启动每个PLL，图39示出在操作 实现之前的配置阶段的装置PLL。这是ID分配之前的状态，因为这时不知道哪个装置是奇 数装置，哪个装置是偶数装置。最初将所有装置ID都设为0000。因而，在ID分配之前的状 态，如图39所示，所有装置的ID都是0000，每个装置的PLL都是启动的。国际公开号 W0/2007/109886 (2007 年 10 月 4 日)、W0/2007/134444 (2007 年 11 月 29日)和W0/2008/074126(2008年6月26日)公开了串联装置ID分配的示例。在ID产生阶段，虽然每个存储器装置具有唯一 ID号，但是这不影响时钟形状，直 到最后一个装置将其ID发送给控制器，时钟形状都是中心对准的时钟。每个存储器装置和控制器里都考虑一些固定时间延迟，以避免时钟和数据操作故障。因而，ID分配期间没有 时钟整形。即便在为每个存储器装置分配ID后，所有的PLL也是使能的。从最后一个装置 得到最后ID号后，如果控制器要改变其时钟，控制器就开始对时钟进行整形。在ID分配和 时钟整形之间，有足够的时间可以防止故障。通过该额外的等待时间，没有由时钟和数据关 系的突然改变引起的故障。如图39所示，虽然所有装置的PLL在初始设置阶段都是启动，但是和装置的总 操作时间相比，设置所需时间是较短的。一个示例中，设置阶段花费的时间少于总时间的 1-5%。只有在频繁打开和关闭电源的情况下，设置阶段功耗才仅仅是很细微的考虑因素。图40A和40B示出两个不同操作实现中的交替PLL启动控制。根据交替PLL启动 控制的一些示例，在加电操作后，可以降低大约50%的PLL功耗。加电操作包括例如串联存 储器装置的ID产生或分配。第一种情况(图40A)和第二种情况(图40B)传输不同的时钟。图40A示出分 配给装置的ID的最低有效位(LSB)是‘0’的情况下，该装置(偶数号装置)的PLL启动。 图40B示出分配的ID的LSB是“1”时，装置(奇数号装置)的PLL启动。在图40A和40B 所示的具体示例中，分配给每个装置的装置ID是二进制代码。图40A中，串联连接多个 装置 1620-1、1620-2、1620-3、1620-4、——、1620_N。奇数号装置 1620-1、1620-3、一的 PLL 1622启动，偶数号装置1620-2、1620-4、一一的PLL 1632关闭。随着具有偶数ID号 (“0000”、“0010”、)的装置的PLL 1622启动，将和数据中心对准的时钟发送给下一装 置。随着具有奇数ID号(“0001” “0011”、)的装置的PLL 1632关闭，将和数据边沿 对准的时钟发送给下一装置。图40B中，奇数号装置1640-1、1640-3、-—的PLL 1642关闭，偶数号装置1640-2、 1640-4、——的PLL1652启动。这种情况下，随着具有偶数ID号(“0000”、“0010”、——) 的装置的PLL 1642关闭，将和数据边沿对准的时钟发送给下一装置。同样，随着具有奇数 ID号(“0001” “0011”、)的装置的PLL 1652启动，将和数据中心对准的时钟发送给
下一装置。 根据交替PLL控制方法，存储器控制器基于开始任何正常操作之前的检测期望不 同的时钟和数据时序关系。图41A示出用串联装置中的最后一个装置的ID号进行时钟对准判定的示例的流 程图，这如结合图40A所述的Case 1即第一种情况。在步骤1711，重置所有装置的状态。 所有装置的PLL都如图39所示那样是启动的。在步骤1712，从存储器控制器发送和数据 中心对准的时钟，存储器控制器如从最后一个存储器部件(最后一个装置1620-N)接收和 数据中心对准的时钟。在步骤1713，为串联装置的每个装置1620-1到1620-N分配唯一标 示符即ID。例如，可以顺序分配装置ID。在步骤1714，存储器控制器接收为最后一个装置 1620-N分配的ID号。在步骤1715，存储器控制器确定最后一个装置的ID号的最低有效位 (LSB)是否是“1”。如图41A的步骤1716所示，如果最后一个装置ID的LSB是“1”(例如，“1101”(奇 数号ID)步骤1715中为“是”)，从存储器控制器提供和数据边沿对准的时钟，从最后一个 装置1620-N向存储器控制器提供和数据边沿对准的时钟。在步骤1717，如果LSB是“0”(例 如，“1100”(偶数号ID)步骤1715中为“否”)，从存储器控制器向第一装置1620-1提供和数据边沿对准的时钟，从存储器装置(例如，所分配ID是“1100”的装置)向存储器控制 器提供和数据中心对准的时钟。图41B示出用串联装置中的最后一个装置的ID号进行时钟对准判定的另一个示 例的流程图，如图40B所示的Case 2即第二种情况。步骤1721，重置所有装置的状态。所有 装置的PLL都如图39所示那样是启动的。在步骤1722，从控制器向第一装置1640-1提供 和数据中心对准的时钟，控制器从如存储器部件(最后一个装置1640-N)接收和数据中心 对准的时钟。在步骤1723，为串联装置的每个装置分配唯一标示符即ID。在步骤1724，存 储器控制器接收为最后一个装置1640-N分配的ID号。在步骤1725，存储器控制器确定所 接收的ID号的LSB是否为“1”。如步骤1726所示，如果最后一个装置ID的LSB是“1”(例 如，“1101”步骤1725中为“是”)，从最后一个装置1640-N向存储器控制器提供和数据中 心对准的时钟。如果接收到的ID的LSB是“0” (例如，“1100” 步骤1725中为“否”)，则 如步骤1727中所示从存储器部件(例如ID “1100”的装置)向存储器控制器提供和数据 边沿对准的时钟。图41B所示的方法中，特别是在步骤1726和1727，在存储器控制器中使用中心对 准的时钟是隐含的。重置ID号时，控制器中使用中心对准的时钟。该时钟不是在为存储器 装置分配ID号后就改变的。图41A的流程图是针对Case 1的，其中，具有偶数号LSB(LSB = 0)的装置的PLL 是启动的。图41B的流程图是针对Case 2的，其中，LSB = 1的每个装置PLL = on。每种 情况下，考虑所连接装置的数目。根据装置的数目和所讨论的情况，选择边沿对准或中心对 准的时钟。该方法的步骤仅考虑为串联装置的最后一个装置分配的ID号的LSB。有四种不 同情况，控制器针对每种情况有不同的时钟控制。四种输入情况仅有两种不同操作或输出 情况边沿对准或中心对准。现在优选的实施例包括多个串联存储器装置中的PLL的单个交替启动/关闭模式 (即，一个启动、一个关闭、一个启动、一个关闭，等等)。其他实施例中，可以实现其他模式， 但是不一定能提供高频率操作。无论其PLL是启动或关闭的，每个装置可基于ID分配状态 识别出接收的ID分配命令和装置ID号的LSB。根据装置的数目，时钟对准是不同的。在启动偶数LSB的PLL且串联装置包括偶 数个装置的情况下，最后一个装置具有边沿对准的时钟。对于奇数个装置，最后一个装置具 有中心对准的时钟。在启动奇数LSB的PLL且串联装置包括偶数个装置的情况下，最后一 个装置具有中心对准的时钟。对于奇数个装置，最后一个装置具有边沿对准的时钟。因而， 可以视情况改变最后的时钟对准。图42示出示例加电序列中的ID产生时序。时序图示出加电序列中多个信号相对 彼此的相对状态，包括VCC/VCCQ、/RST、/CE、CK、/CK、CSI、DSI和DI。还示出几个信号组 DSO、DO。图42所示的具体示例中，N是装置地址(本例中N = 30) ；Dev代表装置号；CTRL 代表控制器。根据本发明实施例的存储器控制器具有用来确定应分配哪种时钟对准的特征。这 基于启动交替PLL(奇数PLL或偶数PLL)的哪种结构(Casel或Case 2)，并基于串联装置 的总数。本发明的实施例控制是否发送中心对准或边沿对准信号，并且以自动化方式实现 之。
根据本发明实施例的存储器控制器可以根据串联存储器装置的逻辑结构确定向 存储器发送哪种类型的时钟，以及从存储器接收哪种类型的时钟。本发明的实施例可以和 使用交替PLL控制的完全源同步时钟方法结合使用。根据PLL的位置或ID分配启动或关 闭一些PLL。该方法需要一种根据本发明实施例的新型时钟控制器。图43A和43B示出具有和第一种情况的时钟可变数据对准的存储器控制器的一个 示例的电路示意图，该第一种情况是上文参考图40A和41A所述的Case 1。该逻辑组合仅 是示例，因而，本领域技术人员可以容易地构造不同类型的电路结构。对于Case 1，控制器 应产生和数据边沿对准的时钟。参看图43A和43B，为了从存储器控制器提供和数据中心对准的时钟，Clock_out 1901 和/Clock_out 1902 和 Clk360_out 1903 同步。DO (命令 / 地址 / 数据)1904、CS0 (命 令选通输出)1905和DS0(数据选通输出)1906信号和Clk270_out 1907同步。具有时钟振 荡器1911、PLL 1912和多个输出缓冲器的时钟发生器1910产生时钟信号。时钟振荡器1911 把内部产生的时钟信号‘Clk_src’ 1913提供给PLL 1912的参考时钟输入‘Ref_cl0ck’，PLL 1912进而产生多个相移90°、180°、270°和360°的时钟信号。通过各个输出缓冲器提供 相移 180° ,270° 和 360° 的时钟信号作为 Clkl80_outl909、Clk270_out 1907 和 Clk360_ out 1903。Clkl80_out 1909、Clk270_outl907 和 Clk360_out 1903 和内部产生的时钟信 号1913同步。把Clk360_outl903和Clk270_out 1907提供给模式检测逻辑电路1980，该 电路包括两个选择器1981和1982，每个选择器具有“0”和“1”输入以及选择输入。选择 器 1981 的 “0” 和 “1” 输入分别接收 Clk360_out 1903 和 Clk270_out 1907。选择器 1982 的“1”输入接收Clk270_out 1907信号，选择器1982的“0”输入被下拉。选择器1982的 选择输入被上拉，因而，总是选择选择器1982的“1”输入，以输出Clk270_out作为选择的 270时钟信号1983。控制逻辑电路1924具有各种输入和输出连接。控制逻辑电路1924的内部命令 选通输入端Icsi接收来自D类振荡器(D-FF) 1939的内部命令选通输入信号，icsi’ 1925 中。类似的，内部数据选通输入端Idsi接收来自D-FF 1957的内部数据选通输入信 号，idsi，1915。时钟输入Iclk接收Clk360_out 1903。控制逻辑电路1924从其‘Power_ up_seq_done，输出提供‘ID_assignment_status，信号1933，并从其Oltid输出提供锁存 ID 信号 ‘Latch_ID，1927。‘ ID_assignment_status，信号 1933 代表 ID 分配是否已完成或 正在进行的状态。ID分配状态处于加电序列。将‘ID_assignment_status，信号1933馈送到选择器1981的选择输入。将选择 器1981的所选输出信号提供给选择器1921和1922的选择输入，选择器1921和1922中 的每一个具有“0”和“1”输入和选择输入。分别为选择器1921的“0”和“1”输入提供逻 辑“ 0 ”和“ 1”信号。分别为选择器1922的“0 ”和“ 1 ”输入提供逻辑“ 1 ”和“0 ”信号。选 择器1921和1922的选择输入接收来自选择器1981的所选输出信号。通过各个输出缓冲 器1923和1926提供选择器1921和1922的所选输出信号作为Clock_out 1901和/Clock_ outl902。还把Clk360_out 1903提供给命令/地址/数据发生器1928，命令/地址/数据发 生器1928进而提供位0-7位的八位数据。分别将四位偶数位
和四位奇数位[1， 3，5，7]提供给 D-FF 1929 和 1936 的数据 D 输入。将 Clkl80_out 1909 提供给 D-FF 1929的时钟输入和D-FF 1936的反相时钟输入。分别在D-FF 1929和1936中锁存偶数位
和奇数位[1，3，5，7]。D-FF 1929和1936分别向选择器1937的“ 1”和“0”输入提 供偶数数据位‘Even_d，和奇数数据位‘0dd_d，。‘0dd_d，相对于‘Even_d，有180°相移。 响应于所选的270时钟信号1983，选择器1937选择偶数或奇数数据位。通过输出缓冲器 1938提供所选数据位作为DO (命令/地址/数据)1904。控制逻辑电路1924分别从其输出CS0_SRC和DS0_SRC提供命令选通输出和数据 选通输出信号，其输出CS0_SRC和DS0_SRC连接到命令选通输出电路1941和数据选通输出 电路1946。将响应于Clk360_out 1903内部产生的命令选通输出信号馈送到命令选通输 出电路1941的两个D-FF1942和1943的D输入。将Clkl80_out 1909提供给D-FF 1942 的时钟输入和D-FF 1943的反相时钟输入。将D-FF 1942和1943的输出信号分别作为 ‘iCS0_l，和‘ics0_2，信号提供给选择器1944的“1”和“0”输入。‘ics0_2，信号相对于 ‘iCS0_l，信号有180°相移。响应于所选的270时钟信号1983，选择器1944选择‘icso_l， 和‘icso_2’信号之一，通过输出缓冲器1945提供所选信号作为CS0 1905。数据选通输出电路1946和包括两个D-FF和一个选择器的命令选通输出电路1941 具有相同结构。将响应于Clk360_out 1903内部产生的数据选通输出信号从控制逻辑电路 1942提供到数据选通输出电路1946的两个D-FF 1947和1948的D输入。将Clkl80_out 1909提供给D-FF 1947的时钟输入和D-FF 1948的反相时钟输入。将D-FF 1947和1948的 输出信号‘idS0_l，和‘idso_2，信号分别馈送到选择器1949的“1”和“0”输入。‘idso_2， 信号相对于‘idS0_l，信号有180°相移。响应于所选的270时钟信号1983，选择器1949 选择‘idS0_l，和‘idso_2，信号之一，通过输出缓冲器1951提供所选信号作为DS0(数据 选通输出)1906。最后一个(第N个)装置1420-N (参看图38)将CK0和/CK0信号发送到存储器控 制器1410。将CK0和/CK0信号作为Clock_in 1934和Clock_in#1935提供给差分输入缓 冲器1952的“ + ”和“_”输入，差分输入缓冲器1952进而提供参考时钟信号Ref_clk 1953。 将参考时钟信号1953馈送到PLL 1970的参考时钟输入“Ref-clk”和选择器1960的“0” 输入。PLL1970输出相对于参考时钟信号1953相移90°、180°、270°和360°的四个时 钟信号。通过输出缓冲器将相移90°的时钟信号作为‘Clk90_in’提供给选择器1960的 “1”输入。通过输出缓冲器将相移360°的时钟信号作为‘Clk360_in，提供给PLL 1970的 ‘0sc_lOOp Input’。将‘Latch_ID’信号1927提供给部件ID寄存器1920，部件ID寄存器 1920从数据寄存器1940接收八位‘IdataW:7]，内部数据信号1968。部件ID寄存器1920 响应于‘Latch_ID’信号1927存储输入数据。部件ID寄存器1920将其寄存的ID的最低 有效位(LSB)输出到与门1950，与门1950接收‘ID_assignment_status，信号1933。与门 1950向选择器1960的选择输入提供逻辑输出信号，以选择参考时钟信号1953或90°相移 的时钟信号‘Clk90_in，。将来自选择器1960的所选时钟信号1959提供给D-FF 1939和 1957的时钟输入。最后一个(第N个)装置1420_N(参看图38)发送DI信号1931、DSI信号1932 和CSI信号1916至存储器控制器1410。DI信号‘数据/地址/命令输入’ 193UDSI信号 ‘数据选通输入’ 1932和CSI信号‘命令选通输入’ 1916被发送到存储器控制器1410。在存 储器控制器1410自身内部产生参考电压‘Vref’ 1917，或者从功率发生器(未示出)外部产生。将参考电压‘Vref’提供给差分输入缓冲器1954的“_”输入，差分输入缓冲器1954 的“ + ”输入接收CSI 1916。输入缓冲器1954向D-FF 1939的D输入输出差分缓冲输出信 号，D-FF 1939响应于所选时钟信号1959向控制逻辑电路1924输出‘icsi，信号1925。将DSI信号1932和参考电压Vref信号提供给差分输入缓冲器1955的“ + ”和“-” 输入，将差分输入缓冲器1955的差分输入缓冲器输出信号馈送到D-FF 1957的D输入。将 数据信号‘D’ 1931和参考电压Vref提供给差分输入缓冲器1956的“ + ”和“-”输入，将差 分输入缓冲器1956的差分输入缓冲器输出信号1967馈送到锁存电路1961和1963的输 入。电路1961包括四个串联的D-FF 1965-6、1965-4、-—、1965-0。一个D-FF的Q输出耦 合到下一个D-FF的D输入。类似的，电路1963包括四个串联的D-FF 1965-7、1965-5、-—、 1965-1。提供D-FF 1957的输出信号作为内部数据选通输入信号‘idsi’ 1915。将信号 ‘idsi，1915提供给控制逻辑电路1924和具有八个与门1958-7、1958-6、-—、1958-0的 数据选通输入电路1962。将来自选择器1960的所选时钟信号1959提供给D-FF 1965-6、 1965-4、一、1965-0的时钟输入和D-FF 1965-7、1965-5、一,1965-1的反相时钟输入。响 应于所选时钟信号1959，将来自输入缓冲器1956的差分输入缓冲器输出信号1967馈送到 D-FF 1965-6的D输入并顺序传输到电路1961中连接的D-FF。而且，响应于时钟信号1959 的反相形式，将来自输入缓冲器1956的差分输入缓冲器输出信号1967馈送到D-FF 1965-7 的D输入并顺序传输到电路1963中连接的D-FF。因而，电路1963中的数据传送和电路 1961的数据传送有180°相移。将D-FF1965-7和1965-6的输出信号i7和i6分别馈送到 与门 1958-7 禾口 1958-6。类似的，将 D-FF 1965-5 和 1965-4、一、1965-1 和 1965-0 的输出 信号馈送到数据选通输入电路1962的各个与门。每个与门1958-7、1958-6、一、1958_0接 收‘idsi，信号1915。将每个与门1958-7、1958-6、一、1958-0的逻辑输出信号提供给数 据寄存器1940，数据寄存器1940输出内部数据信号‘Idata
，1968。在获得串联的存储器装置中的最后一个装置的ID号之前，存储器控制器不从最 后一个装置的输出端口获得任何输入。传输初始ID号之后(例如‘0000’)，存储器控制器 的输入端口接收输入数据流。由DSI (数据选通输入)的下降沿进行ID分配完成的判定。存储器控制器一从串联的存储器装置中的最后一个装置获得ID号，就响应于 ‘Latch_ID’信号1927通过如图43B所示的D端口 1931和数据寄存器1940把ID号存储在 部件ID寄存器1920中。进行该操作时，还接收DSI 1932，以通知存储器控制器ID号的起 始点和结束点。根据DSI信号的下降沿，'ID.assignment.status'信号1933基于一个周 期延迟确定转换点，在该周期延迟内将ID号传送到部件ID寄存器1920。‘ID_asSignment_ status，信号1933由接收来自D-FF 1957的‘idsi，信号1915的控制逻辑电路1924提供。 对于存储器装置的ID产生，用DSI和DS0产生ID号，并将ID号传输给下一个存储器装置。 ‘IDjssignmentstatus，信号1933处于高状态时，存储器控制器识别ID产生操作的结束， 即，完成装置ID分配。'ID.assignment.status'信号为低时，那么，所有装置的PLL都启动，以为所有装 置初始分配ID号。‘ID_asSignment_StatuS’信号为高时，那么所有的ID都分配了，PLL启 动仅用于奇数或偶数号装置。因而，由ID分配状态信号进行控制。在初始状态，存储器控制器不知道确定串联控制的装置中存在哪种情况所需的信息。鉴于此，如图43B所示，将CK0、/CK0和DO信号作为CK、/CK和DI信号提供给存储器控 制器。加电前，没有为装置分配ID号。加电后，第一个操作是重置装置ID，这样，每个装置 具有零状态ID (例如‘0000’)。如图43B所示，把‘ID_assignment_status，信号1933和分配给最后一个存储器 装置的ID(存储在部件ID寄存器1920中)的LSB都提供给与门1950。响应于与门1950 的输出，时钟选择器I960选择要提供给存储器控制器的时钟。图43B所示的示例中的PLL 1970 (移相器和时钟整形器)的输出Clk90_in连接到时钟选择器1960的输入。一个实施 例中，可将元件I960和1970都视为时钟配置器的一部分。与门1950检测到ID分配完成 时，如通过检测到‘IDjssignmentjtatus，信号1933为高，输出是部件ID寄存器1920的 LSB。ID分配没有完成时，时钟选择器1960选择参考时钟信号Ref_clk 1953。选择器1960 提供所选的时钟信号1959。ID分配的情况下，在ID产生时启动存储器装置的所有PLL，来自串联存储器装置 的最后一个装置的源同步时钟和数据中心对准。如图43A和43B所示，存储器控制器根据 检测ID分配是否完成提供中心对准的信号或边沿对准的信号。再参看图43A，存储器控制器包括模式检测逻辑电路1980，用于检测ID分配是否 完成，并响应于该检测产生时钟。图43A所示示例中，模式检测连接电路1980响应于检测 到ID分配没有完成的模式检测逻辑输出和Clk360_out 1903对准的中心对准时钟。模式 检测逻辑电路1980响应于检测到ID分配已完成的模式检测逻辑输出和Clk270_out 1907 对准的边沿对准时钟，因而，系统处于正常操作模式。图44和图45示出ID分配(产生)操作中的时序图。本发明中，符号‘/’用于补 码信号(例如/clock)。根据一个示例实施例，图46示出时钟发生的时序图，以及以没有相位差的Clock_ out 和 /Clock_out 同步的如 CS0/DS0 和 DO 的控制输出。根据 ‘ ID_assignment_status，的 高状态，时钟产生路径选择器选择连接到‘Clk270_out’的“1”输入，因而，在时钟与数据控 制和数据(CS0/DS0/D0)之间没有相位差。这出现在ID分配之后的正常操作中。在ID分配之后的正常操作中，用‘Component ID寄存器’中存储的最后部件ID的 LSB (最低有效位)确定和数据对准的输入时钟。如果ID的LSB为‘0’，时钟与数据控制和 数据之间没有时序关系改变。除了 ‘ID_asSignment_StatUS’信号的状态改变以外(其状 态响应于数据选通输入信号而改变)，和图45所示的ID产生之前的时序一样。如可见的，如果串联存储器装置的最后一个装置的ID的LSB是‘0’，意味着最后 一个装置具有启动的PLL。根据一个示例实施例，图47示出由于最后一个装置具有启动的 PLL而和数据中心对准的时钟的时序图。替代的示例中，如果ID的LSB是‘1’，意味着最后 一个装置具有关闭的PLL。因而从中产生和数据边沿对准的时钟(参看图40A的第一种情 况)。如前所述，根据本发明实施例的存储器控制器可以根据交替PLL启动/关闭所用 的情况而不同。图43A和43B示出要和这里称为Case 1的实现匹配的存储器控制器。图49A和49B示出根据本发明另一个实施例的要和这里称为Case 2的实现匹配 的存储器控制器。图49A和49B所示的存储器控制器的结构和图43A和43B的存储器控制 器的结构类似。图49A和49B所示的存储器控制器没有模式检测逻辑电路，具有另外的反相器2521，用于使由部件ID寄存器2520提供的ID的LSB反相。由于所有存储器装置具有 启动的PLL(参看图39)，所以在ID产生期间第二种情况的时序图基本上和第一种情况的时 序图类似。用于和Case 2实现匹配的图49A和49B的存储器控制器在ID分配结束和正常操 作时都产生中心对准的时钟和数据。在ID分配之前，应该使用偶数LSB “ON”方法，这样， 可以重置所有ID，因为在重置阶段，和Casel —样，所有PLL都是启动，因而，没有必要担心 不同类型的操作。在Case 2中，只启动奇数号PLL。参看图49A和49B，时钟发生器2510具有时钟振荡器2511和PLL2512。时钟振荡 器2511把内部产生的时钟信号‘Clk_src，提供给PLL 2512的参考时钟输入‘Ref_clk，， PLL 2512产生多个相移90°、180°、270°和360°的时钟信号。通过各个输出缓冲器提供 相移 180° ,270° 和 360° 的时钟信号作为 Clkl80_out 2508、Clk270_out 2507 和 Clk360_ out 2503。Clkl80_out2508、Clk270_out 2507 和 Clk360_out 2503 和内部产生的时钟信 号‘Clk_src，同步。把Clk360_out 2503提供给两个选择器2513和2514的选择输入。把 “0”和“ 1，，逻辑信号分别馈送给选择器2513的“0”和“ 1，，输入以及另一个选择器2514的 “1”和“0”的输入。响应于Clk360_out 2503，选择器2513和2514分别提供通过各个输出 缓冲器提供的互补输出信号作为‘Clock out，2501和‘Clock out#，2502。还把Clk360_out 2503提供给命令/地址/数据发生器2580，命令/地址/数据发 生器2580提供0-7位的八位数据。将数据的偶数位
馈送到由Clkl80_out 2508 时钟同步的D-FF。将奇数位[1，3，5，7]提供给由Clkl80_out 2508的反相形式时钟同步的 另一个D-FF。两个D-FF分别向选择器2523的“ 1”和“0”输入提供偶数数据位‘EVen_d’和 奇数数据位 ‘0dd_d，。‘0dd_d，相对于 ‘Even_d，有 180° 相移。响应于 Clk270_out 2507， 选择器2523选择偶数或奇数数据位。通过输出缓冲器提供所选数据位作为DCKcommand/ address/data)2504。控制逻辑电路2530接收Clk360_out 2503、来自D-FF 2561的内部命令选通输入 信号‘icsi，2534和来自D-FF 2563的内部数据选通输入信号‘idsi，2565。控制逻辑电 路2530分别从其输出CS0_SRC和DS0_SRC提供命令选通输出和数据选通输出信号，其输出 CS0_SRC和DS0_SRC分别连接到命令选通输出电路2541和数据选通输出电路2551。将内 部产生的命令选通输出信号馈送到命令选通输出电路2541的两个D-FF。两个D-FF分别由 Clkl80_out 2508及其反相形式时钟同步，两个D-FF分别向选择器2524提供如‘ics0_l， 和‘icso_2，信号的输出信号。响应于Clk270_out 2507，选择器2524选择‘icso_l，和 ‘icso_2’信号之一，通过输出缓冲器提供所选信号作为CS0 2505。从控制逻辑电路2530把内部产生的数据选通输出信号提供给数据选通输出电路 2551的两个D-FF。两个D-FF由Clkl80_out 2508及其反相形式时钟同步，两个D-FF向选 择器2525提供输出信号如‘idso_l，和‘idso_2，信号。响应于Clk270_out 2507，选择器 2525选择‘idS0_l，和‘idso_2，信号之一，通过输出缓冲器提供所选信号作为DS0(数据选 通输出)2506。用差分输入缓冲器比较CSI 2536和参考电压‘Vref，2537。Vref是在存储器控制 器自身中内部产生的，或者由功率发生器(未示出)外部产生。D-FF 2561响应于来自选择 器2560的所选时钟信号输出2559锁存差分缓冲器输出信号。将D-FF 2561的输出信号作为‘icsi，信号2534提供给控制逻辑电路2530。类似地，用差分输入缓冲器比较DSI 2532和参考电压Vref 2537，D_FF 2563响应 于所选时钟信号输出2559锁存差分缓冲器输出信号。将D-FF 2563的输出信号作为‘idsi’ 信号2565提供给控制逻辑电路2530和具有八个与门的数据选通输入电路2590。而且，用差分输入缓冲器比较数据信号‘DI，2531和参考电压Vref2537，向两个数 据锁存电路2591和2592提供差分缓冲器输出信号，每个锁存电路2591和2592包括四个 串联的D-FF。每个数据锁存电路中，将一个D-FF的Q输出连接到下一个D-FF的D输入。 锁存差分缓冲器输出信号的数据，并响应于所选时钟信号输出2559通过两个数据锁存电 路2591和2592中的每一个的串联D-FF顺序传送。电路2592的D-FF响应于所选时钟信 号输出2559的反相形式执行数据传送。因而，电路2592中的数据传送和电路2591中的 数据传送有180°相移。例如，电路2592的第一 D-FF的输出信号i7和电路2591的第一 D-FF的输出信号i6有180°相移。将输出信号i7、i6、一一、il和i0馈送到数据选通输 入电路2590中的各个与门。数据选通输入电路2590中的八个与门共同接收‘idsi，信号 2565，将八个与门的逻辑输出信号提供给数据寄存器2540，数据寄存器2540输出内部数据 信号 ‘Idata
，。控制逻辑电路2530分别在其Icsi输入和Idsi输入接收来自D_FF 2561和D_FF 2563的‘icsi，信号2534和‘idsi，信号2565。控制逻辑电路2530在其Iclk输入接收来 自时钟发生器2510的Clk360_out 2503。控制逻辑电路2530从其Power_up_seq_done输 出提供‘ ID_assignment_status，信号2533，从其Oltid输出提供锁存ID信号‘Latch_ID，。 ID_assignment_status，信号 2533 代表 ID 分配完成。图49A中，和图43A类似，为了从存储器控制器提供和数据中心对准的时钟， Clock_out 2501 和 /Clock_out 2502 和 Clk360_out 2503 同步。该同步不受 ‘ID_ assignment_status，信号2533状态的影响。DO(命令/地址/数据)2504、CS0(命令选 通输出)2505以及DS0(数据选通输出)2506信号和Clk270_out 2507同步。时钟发生器 2510提供Clk360_out 2503和Clk270_out 2507信号，例如通过PLL 2512提供。同样的， 和Case 1的控制器相比，时钟同步不受‘ID_assignment_status，信号2533状态的影响。 图49A的存储器控制器不像图43A那样需要模式检测逻辑电路1980，因为无论ID分配模式 或正常操作模式的模式如何改变，时钟输出不变。图49B中，操作和图43B类似。存储器控制器一从串联的存储器控制器中的最后 一个装置获得ID号，就响应于来自控制逻辑电路2530的‘Latch_ID’信号通过D端口 2531 到数据寄存器2540把寄存的ID号存储在部件ID寄存器2520中。进行该操作时，还接收 DSI 2532，以通知存储器控制器ID号的起始点和结束点。根据DSI信号的下降沿，‘ID_ assignment_status'信号2533基于一个周期延迟确定转换点，在该周期延迟内将ID号传 送到部件ID寄存器2520。对于存储器装置的ID产生，用DSI和DS0产生ID号，并将ID号 传输给下一个存储器装置。‘ID_asSignment_StatuS，信号2533处于高状态时，存储器控制 器识别ID产生操作的结束。如图49B所示，把‘IDjssignmentjtatus，信号2533和最后一个存储器装置的 LSB都提供给作为比较器操作的与门2550。响应于与门2550的输出，作为时钟配置器操 作的选择器2560配置要由存储器控制器提供的时钟。PLL 2570可和选择器2560通信连接。一个实施例中，可将选择器2560和PLL 2570都视作时钟配置器的一部分。和图43B的 PLL 1970类似，图49B的PLL 2570执行产生相移时钟的功能。将参考时钟信号‘Ref_clk， 和90°相移的时钟信号，Clk90_in'馈送到选择器2560。选择器2560响应于从与门2550 的输出馈送到其选择输入的输入信号输出所选时钟信号2559。部件ID寄存器2520中存 储的ID的LSB是低时，反相器2521的输出信号是高，那么，与门2550例如通过检测‘ID_ assignment_status，信号2533是高来检测到ID分配完成。响应于与门2550的‘高，输出 信号，选择器2560选择Clk90_in作为所选时钟信号2559。ID分配没有完成时(即，‘ID_ assignment.status'信号2533的逻辑状态是低)，时钟配置器产生相反输出(即，提供参 考时钟信号‘Ref_clk’作为所选时钟信号2559)。该逻辑确定期望从最后一个存储器装置 或存储器部件接收的时钟对准。对于Case 2，由于第一装置的PLL是关闭的，所以Case 2可以进行自动检测。对 于Case 1，如果第一装置的PLL是启动的，必须进行检查以确定是否正在进行ID分配，只有 ID分配完成后才能确定Case 1是否存在。如上所述，控制器可以响应于检查到Case 1或Case 2情况而改变信号产生的类 型。一组串联的装置通常没有混合设置，串联装置中的每一个具有相同设置。本优选实施 例中，基于Case 1或Case 2控制所有装置，但是同一组串联装置中不能用两种方法混合。通常由用户确定是使用Case 1还是Case 2，控制器简单地检测进行的是哪种实 现。控制器可以包括两种情况的逻辑实现，但是，根据用户选择，控制器一次只实现一种情 况。用户可以确定控制器实现。就功耗而言，图43A和43B的实施例和图49A和49B 的实施例是等价的。可将两种不同实现结合到同一控制器中，或者可实现成单独的控制器。 用户根据所用方法(例如，奇数号PLL启动或关闭)使用匹配的控制器。每个装置连接都 应有匹配的控制器。控制器必须和交替PLL加电的实施例匹配。通常，不需要即时从一种方法切换到另一种方法。加电后，就选定了方法。可把选 择存储在存储器中，或者装置每次加电时都重新进行选择。然而，要在加电时重新分配选 择，需要重置所有连接装置的装置ID。主要目的是降低功耗。如果实现了一个实施例，不需 要切换到另一实施例。控制器可从每个装置接收或获得配置信息，但是，控制器只需要最后一个装置的 配置信息，这是由于所有连接的装置都具有同样的配置。基于配置信息，控制器可检测配置 方案，并进而确定要发送的适当时钟信号。这些配置之一中可连接的装置的数目是没有限制的。公知并行时钟方法的限制是 虽然将装置连接成菊花链，但是，由于时钟操纵灵活性和信号完整性，不能把无限数量的装 置连接在一起。根据本发明实施例，可以连接任意数量的装置。基于最后一个装置ID的LSB以及所连接装置的数量，控制器可以确定配置信息。 控制器可以读取最后一个装置的配置以确定其是否为Case 1或Case 2。图50示出根据示例实施例在ID产生之后从存储器控制器产生的时钟的时序图 (输出信号、第二种情况)。对于第二种情况，除了 ‘ID_asSignment_StatUS’，ID分配后的 输出信号的时序基本和ID分配时的时序类似。由于存储器控制器的输出信号不受ID分配 完成状态的控制。
第二种情况的ID产生后，ID的LSB = 0的时序图(图51)和第一种情况ID的LSB =1的时序(图48)基本类似。图52中ID的LSB = 1 (第二种情况)和图47中ID的LSB =0(第一种情况)相同。在第二种情况ID的LSB反相后进行ID的LSB的复用控制。图 43A、43B和图49A、49B示出差别。可认为本发明的实施例提供对存储器控制器的可变时钟对准控制(和数据中心 对准的时钟以及和数据边沿对准的时钟)。利用最后装置的ID号，可以确定时钟对准控制。 在ID分配之前和之后以及ID的LSB = 0和1可造成不同的时序图。边沿对准方法可在时 钟和数据控制之间使用相同延迟路径。可用SDR和DDR接口操作时钟结构。这里描述的实施例参考了多个串联装置。一组串联装置中的每个装置可以是一个 物理装置，或者可以是包括多个并联物理装置的逻辑装置。如图40A和40B所示，为串联的 每个堆叠装置分配自己的ID号，并视作独立的装置。例如，如果在多个串联装置中间提供三个并联装置，就根据本发明实施例对PLL 进行加电或控制而言，把这三个并联装置看作一个逻辑装置。因而，可以具有并联装置，但 是将每组并联装置视为一个逻辑装置。如果包括多个并联装置的逻辑装置需要启动其PLL， 那么只有多个并联装置中的一个PLL是需要启动的。也可以启动其他PLL，但是不会增加功
^^ o根据本发明实施例，无论装置是逻辑装置或物理装置，物理装置数量多少，启动交 替的串联装置的PLL。本发明的实施例描述了控制装置连接的方法。可能有交替PLL加电的启动/关闭/启动/关闭(或关闭/启动/关闭/启动) 方法的替代方法，但是可能需要其他电路。根据这种其他方法的最大频率可能是有限的。例 如，如果除了一个PLL之外的所有PLL都关闭，系统操作可能不能进行。利用源同步信令，连接只是从一个装置到下一个装置，可将这视为点对点连接。点 对点连接保证高频率操作。该技术可用于非易失性装置，例如闪速装置。闪速装置包括任意类型的闪速存储 器装置，例如NAND闪存、NOR闪存。上面示例中，装置是存储器装置。存储器装置可以是任一种易失性和非易失性存 储器。而且，装置可以是任一半导体装置，其操作和时钟信号同步。使用半导体装置的电子设备可包括各种电子装置，例如，数码静态相机、数码视频 相机、个人数字助理、移动类计算机、音频和音乐装置和蜂窝电话。上述示例中，简化起见，装置、元件和电路如图所示彼此连接。本发明的实际应用 中，元件、电路等可以直接彼此连接。而且，元件、电路等可以通过对装置或设备操作所必须 的其他元件、电路等间接连接。因而，实际结构中，装置、元件和电路彼此直接或间接耦合或 连接。上文所述和所示的本发明示例仅为示例。本领域技术人员可对具体实施例进行修 改、改变和变化而不背离本发明的保护范围，本发明的保护范围仅由所附权利要求限定。
权利要求
一种用于传输具有由输入时钟信号的转换所确定的周期的数据的装置，所述装置包括时钟电路，配置为响应于所述输入时钟信号提供多个再生的时钟信号，所述多个再生的时钟信号的相位相对于所述数据彼此不同地偏移，以及响应于所述多个再生的时钟信号中的至少一个产生输出时钟信号；以及同步电路，用于使所述数据传输和至少一个所述再生的时钟信号同步，在所述数据周期内发生所述输出时钟信号的转换。
2.根据权利要求1所述的装置，其中所述时钟电路包括锁相环(PLL)，用于响应于所述输入时钟信号提供所述多个再生的时钟信号；以及 时钟输出电路，用于响应于所述多个再生的时钟信号中的至少一个产生所述输出时钟信号。
3.根据权利要求2所述的装置，其中所述PLL配置为响应于控制信号被选择性地使能 或禁用。
4.根据权利要求3所述的装置，其中所述控制信号具有分别用于使所述PLL被使能或 禁用的第一和第二逻辑状态，所述PLL被使能的情况下，所述PLL被配置为用于响应于所述输入时钟信号产生所述多个再生的时钟信号； 所述时钟输出电路被配置为用于响应于所述多个再生的时钟信号中的至少一个产生 所述输出时钟信号；以及同步电路被配置为用于同步所述数据传输和至少一个所述再生的时钟信号；而且 所述PLL被禁用的情况下，所述同步电路被配置为用于同步所述数据传输和所述输入时钟信号。
5.根据权利要求4所述的装置，其中所述时钟电路还被配置为响应于所述输入时钟信 号提供包括一个时钟信号及其互补时钟信号的内部时钟信号。
6.根据权利要求5所述的装置，其中所述PLL还被配置为在所述PLL被使能时响应于 所述内部时钟信号产生所述多个再生的时钟信号。
7.根据权利要求5所述的装置，其中所述同步电路还被配置为在所述PLL被禁用时同 步所述数据传输和所述内部时钟信号。
8.根据权利要求7所述的装置，其中所述PLL还被配置为输出所述再生的时钟信号，所 述再生的时钟信号和所述数据之间的相移是90°的倍数。
9.根据权利要求5所述的装置，其中所述时钟输出电路被配置为产生包括一个时钟信 号及其互补时钟信号的所述再生的时钟信号。
10.根据权利要求3所述的装置，其中所述控制信号包括 具有用于使能所述PLL的高逻辑状态的逻辑信号。
11.根据权利要求3所述的装置，其中所述控制信号包括具有分别用于使能和禁用所述PLL的第一和第二逻辑状态的逻辑信号。
12.根据权利要求2所述的装置，还包括 用于存储数据的存储器；以及用于访问所述存储器的访问电路。
13.根据权利要求12所述的装置，其中所述访问电路被配置为响应于写入信号把数据 写入所述存储器。
14.根据权利要求13所述的装置，其中所述同步电路被配置为使输入到所述装置的数 据的传输和所述再生的时钟信号同步。
15.根据权利要求13所述的装置，其中所述访问电路还被配置为响应于读出信号读出 所述存储器中存储的数据。
16.根据权利要求15所述的装置，其中所述同步电路被配置为同步从所述访问电路读 出的所述数据的传输和所述再生的时钟。
17.根据权利要求16所述的装置，还包括保持器，用于保持和所述装置相关联的标识信息，所述标识信息用于标识所述装置； 所述访问装置被配置为响应于基于所述标识信息的所述装置的识别，访问所述存储器。
18.根据权利要求17所述的装置，还包括标识信息提供器，用于向所述保持器提供标识信息；响应于保持在所述保持器中的所述标识信息提供所述控制信号，所述控制信号是分别 引起所述PLL被使能或禁用的逻辑高和低之一。
19.根据权利要求17所述的装置，还包括 标识信息提供器，配置为向所述保持器提供标识信息；以及 在完成提供标识信息后，提供完成信号；以及逻辑电路，配置为响应于所述完成信号和所述保持器中保持的所述标识信息提供逻辑 信号作为所述控制信号，所述标识信息包括二进制数字；所述控制信号是响应于所述二进制数字的最低有效位的逻辑高和低之一，所述PLL分 别响应于所述控制信号的逻辑高和低被使能和禁用；响应于数据读出信号从所述存储器中读出要提供给第二数据锁存电路的数据。
20.根据权利要求19所述的装置，其中所述同步电路被配置为 响应于所述第一内部时钟信号获取到来的数据；以及同步所述到来数据和所述读出数据中的任一个的传输和第二内部时钟信号。
21.一种用于把数据从第一装置传输到第二装置的设备，所述数据具有由时钟信号的 转换确定的周期所述第一装置包括 第一时钟电路，配置为响应于第一输入时钟信号提供多个第一再生的时钟信号，所述多个第一再生的时钟信 号的相位相对于所述数据彼此不同地偏移，以及响应于所述多个第一再生的时钟信号中的至少一个产生第一输出时钟信号；以及 第一同步电路，用于同步所述数据传输和所述多个第一再生的时钟信号中的至少一 个，在所述数据周期内发生所述第一输出时钟信号的转换； 所述第二装置包括第二时钟电路，配置为响应于从所述第一输出时钟信号获得的第二输入时钟信号提供 多个第二再生的时钟信号，所述多个第二再生的时钟信号的相位相对于所述数据彼此不同 地偏移，以及第一数据输入电路，用于响应于所述第二输入时钟接收从所述第一装置传输的所述数据。
22.根据权利要求21所述的设备，其中 所述第一时钟电路包括第一锁相环(PLL)，用于响应于所述第一输入时钟信号提供所述多个第一再生的时钟信号；第一时钟输出电路，用于响应于所述多个第一再生的时钟信号中的至少一个产生所述 第一输出时钟信号；以及 所述第二时钟电路包括第二 PLL，用于响应于所述第二输入时钟信号提供所述多个第二再生的时钟信号。
23.根据权利要求22所述的设备，其中所述第一和第二PLL配置为分别响应于第一和 第二控制信号被选择性地使能或禁用。
24.根据权利要求23所述的设备，其中当所述第一 PLL使能时，所述第一 PLL响应于所述第一输入时钟信号产生所述多个第 一再生的时钟信号；以及当所述第二 PLL使能时，所述第二 PLL响应于所述第二输入时钟信号产生所述多个第 二再生的时钟信号。
25.根据权利要求24所述的设备，其中所述第二装置的所述第一数据输入电路配置为 响应于所述第二时钟信号接收从所述第一装置传输的数据。
26.根据权利要求25所述的设备，其中所述第一装置还包括第二数据输入电路，用于 接收和所述第一输入时钟信号同步的输入数据；所述第一同步电路配置为同步所述数据的 传输和所述多个第一再生的时钟信号中的至少一个。
27.根据权利要求26所述的设备，其中所述第一输入时钟信号包括一个时钟信号及其互补时钟信号；以及 所述第一输出时钟信号包括一个时钟信号及其互补时钟信号。
28.根据权利要求27所述的设备，其中所述第一时钟电路配置为响应于所述第一输入时钟信号提供第一内部时钟信号，所述 第一输入时钟信号包括所述一个时钟信号及其互补时钟信号；以及所述第一输出时钟电路配置为提供包括一个时钟信号及其互补时钟信号的第二内部 时钟信号。
29.根据权利要求28所述的设备，其中所述第一PLL还被配置为在所述第一 PLL使能 时响应于所述第一内部时钟信号产生所述多个第一再生的时钟信号。
30.根据权利要求29所述的设备，其中所述第一同步电路还被配置为在所述第一PLL 禁用时同步所述数据的传输和所述第一内部时钟信号。
31.根据权利要求30所述的设备，其中所述第二装置的所述第一数据输入电路被配置 为响应于所述第二内部时钟信号接收从所述第一装置传输的数据。
32.根据权利要求31所述的设备，其中所述第一装置还包括用于向第一保持器提供标识信息的第一标识信息提供器；响应于所述第一保持器中保持的所述标识信息提供所述第一控制信号，所述第一控制 信号是使所述第一 PLL分别被使能和禁用的逻辑高和低之一。
33.一种系统，包括控制器；以及串联的多个装置，所述多个装置的操作和时钟信号同步，每个装置包括配置为选择性地被使能的锁相环(PLL)，所述PLL在使能时响应于输入时钟信号提供 多个再生的时钟信号，所述再生的时钟信号是所述输入时钟信号的不同相移的形式；以及同步电路，用于同步所述数据传输和至少一个所述再生的时钟信号。
34.根据权利要求33所述的系统，其中将所述多个装置分为多个组，每组中，所述多个 装置中的至少一个从前一装置接收所述再生的输出时钟，其他装置接收公共时钟信号，输 出所述再生的时钟信号的所述装置的PLL被使能，其他装置的PLL被禁用。
35.根据权利要求34所述的系统，其中所述装置的结构是多芯片封装(MCP)，一组中的 装置在一个封装中。
36.根据权利要求35所述的系统，其中在装置MCP之间应用源同步时钟结构。
37.根据权利要求36所述的系统，其中每组包括至少第一和第二装置，所述第一装置 还包括用于接收和所述输入时钟信号同步的输入数据的数据输入电路，所述同步电路被配 置为同步所述数据传输和所述再生的时钟信号。
38.一种多个装置中使用的方法，所述多个装置中的每一个包括锁相环(PLL)，一个装 置响应于输入时钟信号把数据传输到另一装置，所述方法包括响应于控制信号选择性地使能所述PLL，被使能的PLL响应于所述输入时钟信号输出 多个再生的时钟信号，所述再生的时钟信号是所述输入时钟信号的不同相移的形式。
39.根据权利要求38所述的方法，还包括提供具有用于使所述PLL被使能的第一电平的所述控制信号。
40.根据权利要求39所述的方法，其中所述提供步骤还包括提供具有用于使所述PLL被禁用的第二电平的所述控制信号。
41.根据权利要求40所述的方法，还包括为所述多个装置分配装置标示符；根据所述装置的装置标示符提供具有一个电平的所述控制信号，响应于所述控制信号 的电平选择性地使能或禁用每个所述装置的PLL。
42.根据权利要求41所述的方法，其中所述提供步骤包括根据所述装置的装置标示符提供具有第一和第二电平的所述控制信号，分别响应于所 述第一和第二电平选择性地使能和禁用每个所述装置的PLL。
43.一种用于传输根据时钟信号同步的数据的方法，所述数据的周期由所述时钟信号 的转换确定，所述方法包括选择性地使能或禁用锁相环(PLL)；在所述锁相环使能时响应于所述输入时钟信号提供多个再生的时钟信号，所述再生的 时钟信号是所述输入时钟信号的不同相移的形式；以及同步所述数据传输和至少一个所述再生的时钟信号。
44.一种用于从第一装置向第二装置传输数据的方法，根据时钟信号所述数据被时钟 同步，所述数据的周期由所述时钟信号的转换确定，所述方法包括在所述第一装置，响应于第一输入时钟信号提供多个再生的时钟信号，所述再生的时钟信号是所述第一 输入时钟信号的不同相移的形式；以及同步所述数据传输和至少一个所述再生的时钟信号，在所述数据周期内发生所述再生 时钟信号的时钟转换，提供所述再生的时钟信号作为输出时钟信号； 在所述第二装置，响应于所述第一装置的所述输出时钟信号提供多个再生的时钟信号，所述再生的时钟 信号是所述第一装置的输出时钟信号的不同相移的形式；以及 接收从所述第一装置传输的所述数据。
45.一种与采用源同步时钟的多个串联装置通信的设备，所述设备包括 信息检测器，用于检测和串联装置的数量相关的数量信息；以及时钟产生器，用于响应于所述检测的数量信息产生时钟信号，所述产生的时钟信号被 用于同步所述设备和所述装置之间的通信。
46.根据权利要求45所述的设备，其中所述信息检测器包括标示符检测器，用于检测和所述串联装置中的一个相关联的装置标示符(ID)，并将所 述检测的装置ID作为所述检测的数量信息提供给所述时钟产生器。
47.根据权利要求46所述的设备，其中所述标示符检测器包括 位信息检测器，用于检测所述装置ID中包括的多个位中的一位的信息。
48.根据权利要求47所述的设备，其中所述位信息检测器包括位数字判定器，用于确定所述装置ID的最低有效位(LSB)是“1”或“0”，并提供判定结 果作为所述检测的数量信息，响应于所述判定结果产生所述对准的时钟信号。
49.根据权利要求48所述的设备，其中所述位数字判定器包括寄存器，用于存储和所述串联装置的最后一个装置相关联的装置ID的位；以及 位判定器，用于响应于ID分配完成的状态判定所述寄存的装置ID的LSB是“1”或“0”。
50.根据权利要求49所述的设备，还包括模式检测器，用于接收表示ID分配完成的状态的信号、确定ID分配是否完成并向所述 位判定器提供所述ID分配完成的状态，以确定所述寄存的装置ID的LSB。
51.根据权利要求45所述的设备，其中所述时钟产生器响应于装置标示符分配已完成 或正在进行的检测产生和数据边沿对准或中心对准的时钟信号，所述设备提供用于控制到 所述装置的数据输入和从所述装置的数据输出的选通信号，所述数据和所述时钟信号同步 传输。
52.一种用于和采用源同步时钟的多个串联装置通信的方法，所述方法包括 检测和所述串联装置的数量相关的数量信息；以及响应于所述检测的数量信息产生时钟信号，所述产生的时钟信号用于同步和所述装置 的通信。
53.根据权利要求52所述的方法，还包括分配和至少一个所述串联装置相关联的唯一装置标示符(ID)；以及 提供所述检测的装置ID作为所述检测的数量信息。
54.根据权利要求52所述的方法，还包括分配和每个所述串联装置相关联的唯一装置标示符(ID)，所述分配的装置ID是连续的；检测和所述串联装置中的一个相关联的装置ID ；以及 提供所述检测的装置ID作为所述检测的数量信息。
55.根据权利要求53所述的方法，还包括 检测为所述装置分配ID已完成。
56.根据权利要求55所述的方法，其中所述检测装置ID的步骤包括响应于检测到所述装置ID的完成来检测所述装置ID中包括的多个位中的一位的信肩、ο
57.根据权利要求56所述的方法，其中所述检测信息的步骤包括 确定所述装置ID的最低有效位(LSB)是“1”或“0”，以及提供判定结果作为所述检测的数量信息，响应于所述判定结果产生所述对准的时钟信号。
58.根据权利要求57所述的方法，其中所述确定步骤包括接收和所述串联装置的最后一个装置相关联的装置ID的位；以及 响应于装置标示符分配的状态判定所述寄存的装置ID的LSB是“1”或“0”，从而响应 于ID分配已完成或正在进行的检测产生和数据边沿对准或中心对准的时钟信号。
59.根据权利要求52所述的方法，其中所述产生步骤包括响应于装置标示符分配已完成或正在进行的检测产生和数据边沿对准或中心对准的 时钟信号还包括提供用于控制到所述装置的数据输入和从所述装置的数据输出的选通信号，所述数据 和所述时钟信号同步传输。
60.一种系统，包括采用源同步时钟的多个串联装置；以及 配置为和所述串联装置通信的控制器，所述控制器包括 信息检测器，用于检测和串联装置的数量相关的数量信息；以及 时钟产生器，用于响应于所述检测的数量信息产生时钟信号，所述产生的时钟信号用 于同步所述控制器和所述装置之间的通信。
61.根据权利要求60所述的系统，其中所述信息检测器包括标示符检测器，用于检测和所述串联装置中的一个相关联的装置标示符(ID)，并将所 述检测的装置ID作为所述检测的数量信息提供给所述时钟产生器。
62.根据权利要求61所述的系统，其中所述标示符检测器包括位信息检测器，用于检测所述装置ID中包括的多个位中的一位的信息，所述装置ID是 用二进制代码表示的。
63.根据权利要求62所述的系统，其中所述位信息检测器包括位数字判定器，用于确定所述装置ID的最低有效位(LSB)是“1”或“0”，并提供判定结果作为所述检测的数量信息，响应于所述判定结果产生所述对准的时钟信号。
64.根据权利要求63所述的系统，其中所述位数字判定器包括 寄存器，用于存储和所述串联装置的最后一个装置相关联的装置ID的位；以及 位判定器，用于响应于装置标示符分配完成的状态判定所述寄存的装置ID的LSB是 “1” 或 “0”。
全文摘要
一个系统包括存储器控制器和串联的多个半导体装置。每个装置存储数据。控制器提供用于同步装置操作的时钟。每个装置包括用使能信号选择性地使能或禁用的锁相环(PLL)。用使能信号使能所选装置的PLL，将其他装置的PLL禁用。使能的PLL提供具有90°倍数相移的多个再生时钟。数据传输和至少一个再生的时钟同步。在禁用PLL的装置中，数据传输和输入时钟同步。使能和禁用的PLL使装置分别为源同步时钟和公共同步时钟。分配给最后一个装置的装置标示符的最低有效位确定时钟对准由控制器产生和数据边沿对准或中心对准的时钟。
文档编号G11C7/22GK101897119SQ200880120501
公开日2010年11月24日 申请日期2008年12月4日 优先权日2007年12月14日
发明者P·吉利厄姆, 潘弘柏 申请人:莫塞德技术公司