专利名称：半导体存储器器件和存储器基元电压施加方法
技术领域：
本发明涉及半导体存储器器件，更具体而言，涉及用于在半导体存储器器件中补 偿存储器基元中的电压降的结构及其方法。
背景技术：
高度集成和精细构图的半导体集成电路需要在更小的区域中以更高的密度形成 部件。特别地，在半导体存储器中，一个重要课题为在更小的区域中以更高的密度形成部件 以使位单价的价格更低。然而，即使在现有技术的多值NAND闪速存储器或最低成本存储器中，伴随着制造 比例尺的减小而发生的加工困难和对场效应晶体管的限制使得难以比现在更多地降低成 本。另一方面，以更高的密度制造存储器部件的方法可以提供具有三维类型结构的存 储器基元(memory cell)，该存储器基元不使用场效应晶体管。这样的存储器基元可以包括 能够沿两个方向限制电流的二极管或非欧姆部件以及诸如相变存储器、电阻可变存储器以 及电导桥(conductance bridge)存储器的存储器部件。然而，在三维类型的基元中，字线或位线的电阻伴随着比例尺的减小而增加并引 起电压降。结果，作为一个大的问题，不能将精确的工作电压施加到所有存储器基元。因此， 不能将最小基元阵列单位制造得更大，从而几乎不能减小芯片尺寸。因此，存在对补偿存储器基元中的电压降的变化的技术的需求(例如，专利文件 1)。[专利文件1]美国专利6，480，438
发明内容
技术问题本发明的一个目的为提供一种其存储器基元中的电压降得到补偿的高可靠性半 导体存储器器件。技术方案在一个方面中，本发明提供一种半导体存储器器件，包括多个平行的字线；多个 平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所 述位线的交叉处，每一个存储器基元的一端连接到所述字线而另一端连接到所述位线；驱 动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压；读 出放大器(sense amplifier)电路，其被连接到所述多个位线并操作为读取/写入在所述 存储器基元中存储的数据；以及位线驱动辅助电路，其操作为基于由所述读出放大器电路 从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。在另一方面中，本发明提供一种半导体存储器器件，包括多个平行的字线；多个 平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所述位线的交叉处，每一个存储器基元包括可变电阻器和串联连接到所述可变电阻器的二极 管，所述可变电阻器操作为将可逆设定的电阻存储为数据；驱动电路，其操作为跨过所述字 线和所述位线选择性地施加用于数据读取/写入的电压；读出放大器电路，其被连接到所 述多个位线并操作为读取/写入在所述存储器基元中存储的数据；以及驱动辅助电路，其 操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整线路上 的电势，所述线路包括所述多个字线和位线中的任何一个。在又一方面中，本发明提供一种存储器基元电压施加方法，其用于调整施加到存 储器基元的电压，所述存储器基元被设置在多个平行的字线与多个平行的位线的交叉处， 所述方法包括将特定的电压施加到选择的字线以通过读出放大器电路读取与所述选择的 字线相交的多个位线上的电势；在存储电路中存储由所述读出放大器电路读出的所述电势 作为存储器基元上的信息；基于存储在所述存储电路中的所述信息通过驱动位线驱动辅助 电路而选择性地将电压降补偿后的电压施加到所述多个位线，从而调整所述多个位线上的 电势。发明的效果根据本发明，可以补偿存储器基元中的电压降，从而提供高可靠性的半导体存储 器器件。
图1为根据本发明的一个实施例的半导体存储器器件的框图；图2为根据同一实施例的半导体存储器器件中的存储器基元阵列的一部分的透 视图；图3为沿1-1’线截取并从图2的箭头方向观察的截面视图；图4为根据同一实施例的半导体存储器器件中的存储器基元阵列及其外围电路 的电路图；图5为示出了二值数据(binary data)情况下的存储器基元中的电阻分布和数据 的图；图6为波形图，其示出了同一实施例中的在数据写入时的选择信号/WS、BS以及写 脉冲WP、BP ；图7示意性示出了根据同一实施例的半导体存储器器件中的存储器基元阵列及 其外围电路；图8简要示出了根据同一实施例的半导体存储器器件中的用于一个位线的列控 制电路；以及图9为流程图，其示例了根据本实施例中的一个实施例的存储器基元电压施加方法。
具体实施例方式下面将参考附图详细描述本发明的与半导体存储器器件相关的实施例。[整体配置]图1为根据本发明的一个实施例的非易失性存储器的框图。
该非易失性存储器包括以矩阵形式设置的存储器基元的存储器基元阵列1，每一 个存储器基元包括稍后描述的电阻可变部件。在沿位线BL方向邻近存储器基元阵列1的 位置处设置列控制电路2。列控制电路2控制存储器基元阵列1中的位线BL以从存储器 基元擦除数据、在存储器基元中写入数据以及从存储器基元读出数据。在沿字线WL方向邻 近存储器基元阵列1的位置处设置字线驱动电路3。字线驱动电路3选择存储器基元阵列 1中的字线WL并施加为了从存储器基元擦除数据、在存储器基元中写入数据以及从存储器 基元读出数据所需的电压。数据I/O缓冲器4经由I/O线路而被连接到外部主机(未示出)，以接收写入数 据、接收擦除指令、提供读出数据以及接收地址数据和命令数据。数据I/O缓冲器4向列控 制电路2发送所接收的写入数据且从列控制电路2接收读出数据并将其提供到外部。从外 部向数据I/O缓冲器4供给的地址经由地址寄存器5而被发送到列控制电路2和字线驱动 电路3。从主机向数据I/O缓冲器4供给的命令被发送到命令接口 6。命令接口 6接收来自 主机的外部控制信号并确定向数据I/O缓冲器4供给的数据是写入数据、命令、还是地址。 如果该数据是命令，则该命令接口将其作为所接收的命令信号而传送到状态机7。状态机7 管理整个非易失性存储器以接收来自主机的命令、读取、写入、擦除并执行数据I/O管理。从主机向数据I/O缓冲器4供给的数据被传送到编码器/解码器电路8，编码器/ 解码器电路8的输出信号被供给到脉冲产生器9。根据输入信号，脉冲产生器9以特定的时 序(timing)提供具有特定电压的写入脉冲。在脉冲产生器9处产生的脉冲被传送到通过 列控制电路2和字线驱动电路3选择的任何线路。[存储器基元阵列和外围电路]图2为存储器基元阵列1的一部分的透视图，图3为沿图2的线1-1’截取并从箭 头方向观察的一个存储器基元的截面视图。存在平行设置的多条第一线路或字线WL0-WL2，其与平行设置的多条第二线路或 位线BL0-BL2交叉。存储器基元MC设置在两种线路的每个交叉处并被夹在两种线路之间。 希望地，第一和第二线路由诸如^151、附51、&^1的耐热低电阻材料构成。存储器基元MC包括可变电阻器VR和非欧姆部件NO的串联电路，如图3所示。在施加电压时，可变电阻器VR可以通过电流、热或化学能来使电阻变化。在可变 电阻器VR的上表面和下表面上设置用作阻挡金属层和粘附层的电极ELI、EL2。电极的材 料可以包括 Pt、Au、Ag、TiAlN, SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、WN、LaNiO, Al、PtlrOx、 PtRhOx、Rh/TaAlN。还可插入能够实现均勻取向的金属膜。可以进一步插入缓冲层、阻挡金 属层和粘附层。可变电阻器VR可以包括通过晶体状态与非晶体状态之间的相变而使电阻变化 的诸如硫属化物的可变电阻器(PRAM)；包含含有过渡元素的阳离子的复合化合物并通过 阳离子的迁移或氢/氧离子的迁移来使电阻变化的可变电阻器；以及当阳离子构成桥(导 电桥)时使电阻变化的可变电阻器(CBRAM)。后一种可变电阻器VR可以包括记录层，该记录层使用其中高电阻状态为稳定状 态的特定过渡氧化物。当特定的设定电压(set voltage)被施加到存储器基元MC时，使存 储器基元MC从高电阻状态转变到低电阻状态(设定状态)。当低于设定电压且具有更长的 脉冲宽度的重设电压(resetvoltage)被施加到处于低电阻状态的存储器基元MC时，使存储器基元MC通过热过程而转变到高电阻状态(重设操作)。图4为使用二极管SD作为非欧姆部件NO的存储器基元阵列1及其外围电路的电 路图。在图4中，包含在存储器基元MC中的二极管具有连接到字线WL的阳极和经由可 变电阻器VR而连接到位线BL的阴极。每一条位线BL使其一端连接到选择电路2a，该选择 电路2a为列控制电路2的一部分。每一条字线WL使其一端连接到选择电路3a，该选择电 路3a为字线驱动电路3的一部分。选择电路2a包括在每一条位线BL处设置的选择PMOS晶体管QPO和选择NMOS晶 体管QN0，晶体管QPO和晶体管QNO的栅极和漏极被共用连接。选择PMOS晶体管QPO使其 源极连接到高电势电源Vcc。选择NMOS晶体管QNO使其源极连接到列控制电路2中的电 路，该电路用于施加写入脉冲并在数据读取时提供检测电流。晶体管QPO、QNO具有连接到 位线BL的共用漏极和被供应有位线选择信号BSi的共用栅极。如下面所详细描述的，选择电路2a通过转换开关(changeover switch)23而被连 接到读出放大器电路21或位线驱动辅助电路22。基于在读出放大器电路21处读出的位线 信息，将位线选择信号BSj供应到选择晶体管QP0、QN0的栅极。在该情况下，再次选择位线 BLj，并将位线BLj连接到修正电压产生电路49。选择电路3a包括在每一条字线WL处设置的选择PMOS晶体管QPl和选择NMOS晶 体管QN1，晶体管QPl和晶体管QNl的栅极和漏极被共用连接。选择PMOS晶体管QPl使其 源极连接到字线侧驱动感测线WDS，该字线侧驱动感测线WDS用于施加写入脉冲并在数据 读取时供应检测电流。选择NMOS晶体管使其源极连接到低电势电源Vss。晶体管QP1、 QNl具有连接到字线WL的共用漏极和被供应有用于选择每一条字线WL的字线选择信号/ WSi的共用栅极。[数据读取和写入]接下来，描述二值数据读取/写入。在上述电路中，在每一个存储器基元MC中数据被存储为可变电阻器VR的电阻。 例如，在未选择状态下，字线选择信号/WS0、/WS1、...处于“H”电平(level)，而位线选择 信号BS0、BS1、...处于“L”电平。在该情况下，所有字线WL被设定在“L”电平，所有位线 BL被设定在“H”电平。在未选择状态下，所有存储器基元MC中的二极管SD被反向偏置并 关断，因此没有电流在可变电阻器VR中流动。这里考虑对连接到字线WLl的所有存储器基 元MC的选择。在该情况下，字线驱动电路3将字线选择信号/WSl设定为“L”电平，并且列 控制电路2将位线选择信号BS0-BS2设定为“H”电平。结果，字线WLl被连接到字线侧驱 动感测线WDS。因此，将“H”电平施加到驱动感测线WDS且将“L”电平施加到位线BL0-BL2 导致字线WLl处于“H”电平且位线BL0-BL2处于“L”电平。因此，在选择的基元中，二极管 SD被正向偏置以允许电流流动。通过可变电阻器VR的电阻，可以确定在选择的基元中流动 的电流的量。因此，通过感测电流的值，便可以读出数据。即，通过如图5所示使擦除高电 阻状态与“ 1，，关联并使编程低电阻状态与“0 ”关联，对于小值，感测电流可被检测为“ 1 ”，而 对于大值，感测电流可被检测为“0”。未选择的字线WL和选择的位线BL0-BL2处于“L”电平，因此同样没有电流在其中 流动。所以，除了选择的存储器基元之外，在其他存储器基元中没有电流流动。
接下来，描述二值数据写入。图6为示出了在数据写入时的选择信号/WS、BS以及对驱动数据线WDS、BDS施加 的写入脉冲WP、BP的波形图。从包含升压(booster)电路的脉冲产生器9产生写入脉冲 WP、BP。在从高电阻状态变化到低电阻状态的数据设定时，与数据写入目标存储器基元对 应的字线WLl的字线选择信号/WSl被设定在“L”电平。此外，与写入目标存储器基元对应 的一个或多个位线BLj的位线选择信号BSj被设定在“H”电平。同时，为字线侧驱动感测 线WDS提供写入脉冲WP以将可变电阻器VR的电阻从擦除水平(erase level)变化到编程 水平(program level)，如图5所示。从图1示出的脉冲产生器9提供写入脉冲WP，且该写 入脉冲WP具有例如Vcc电平的脉冲高度。同时，为位线BL提供Vss电平的负写入脉冲BP。 结果，高电阻状态(擦除状态)的可变电阻器VR可以被设定为低电阻状态(编程状态)。 应注意，选择的位线BLj可以包括连接到已经处于低电阻状态的存储器基元MC的位线。在从低电阻状态变化到高电阻状态的数据重设时，虽然可以单独擦除每一个存储 器基元，但可以以批的方式擦除多个存储器基元。在该情况下，与数据擦除目标存储器基元 对应的字线WLl的字线选择信号/WSl被保持在“L”电平且保持时间比在设定时更长。此 外，与擦除目标存储器基元对应的一个或多个位线BLj的位线选择信号BSj同样被保持在 “H”电平且保持时间比在设定时更长。在擦除时，存储器基元处于低电阻状态。因此，为字 线侧驱动感测线WDS提供比设定时低的擦除脉冲EWP。此外，为位线BL提供Vss电平的负 擦除脉冲EBP。由此，处于低电阻状态的可变电阻器中的较长时间的较大电流流动导致了焦 耳热，这可以将可变电阻器重设到高电阻状态。在上面，未考虑位线WL的电压降。然而，在实践中，随着字线WL被日益精细地构 图，不能忽略电压降的影响。使用图7来描述在存储器基元阵列1内部的存储器基元MC中的这样的电压降。可能希望将特定的电压Vl —次施加到在连接到一条字线WL的希望存取的存储器 基元MCl-MCn中的各可变电阻器。在该情况下，位线BLl-BLn上的电势被设定为接地电势 (GND)，并将电压Vl施加到字线WLl。然而，在实践中，从字线驱动电路3到存储器基元MCl-MCn的距离是不同的。因 此，电压降的影响使跨过在存储器基元MCl-MCn中的可变电阻器VR施加的电压降低到 Vl-IXRj (其中，I表示在字线WLl中流动的电流，Rj表示从字线驱动电路3到存储器基元 MCj的电阻)。如果在连接到一条字线WL的可存取的存储器基元MCl-MCn的存储器基元MCj中 的可变电阻器VR处于低电阻状态，则贯通电流(through-current)在存储器基元MCj中流 动。因此，在字线WLl中流动的电流I增大并使得电压降的影响更大。结果，跨过在存储器基元MCl-MCn中的可变电阻器施加的电压发生变化，这使得 难以在存储器基元MC中正确地存储信息，并劣化整个半导体存储器的可靠性。[列控制电路的结构]下面详细描述在改善了上述点的本发明的实施例中所使用的列控制电路2。图7为示出了列控制电路2与其外围电路的配置的示意性电路图。列控制电路2 包括读出放大器电路21，读出放大器电路21操作为从位线BL中的电流的值感测所存储的数据并存储数据。列控制电路2还包括位线驱动辅助电路22，其操作为基于在读出放大器 电路21处读出的数据而向位线BL施加修正电压。列控制电路2还包括转换开关23，其被 操作为在这些电路21、22之间选择性地切换。图8更详细地示出了与一条位线BLj相关的列控制电路2。读出放大器电路21包括充电/放电电容电路41、42以及数据高速缓存电路43。 充电/放电电容电路41以与在位线BLj中流动的电流的值对应的速度积累由位线选择电 路2a选择的特定时长的电荷。充电/放电电容电路42通过预充电MOS晶体管47而对该 电容预充电持续特定的时长。用于切换充电/放电的门MOS晶体管45在两个电容电路41和42都被充电了特 定时长之后开启。如果在位线BLj中流动的电流的值大，则充电电路41中的充电电压为高 电压，而如果在位线BLj中流动的电流的值小，则充电电路41中的充电电压为低电压。因 此，在晶体管45开启之后，在前一情况下，在电容电路42中积累的电荷被保持，而在后一情 况下，在电容电路42中积累的电荷被放电到电容电路41。因此，如果连接到位线BLj的存 储器基元MC处于低电阻状态，则充电/放电电容电路42上的电势为“H”，而如果连接到位 线BLj的存储器基元MC处于高电阻状态，则充电/放电电容电路42的电势为“L”。通过开 启数据传输门MOS晶体管46，将电势信息传输到数据高速缓存电路43。数据高速缓存电路 43可以包括能够存储该信息的触发器电路。数据高速缓存电路43被描述为读出放大器电 路21的一部分，但数据高速缓存电路43可以被设置在半导体衬底上的另一区域中。响应于从数据高速缓存电路43传输的信息，位线驱动辅助电路22驱动修正电压 产生电路49，并且转换开关23驱动门MOS晶体管48。修正电压产生电路49产生修正电压 以补偿由处于低电阻状态的存储器基元中流动的贯通电流引起的电压降。通过位线选择电 路2a将修正电压施加到其电压将被修正的位线BLj。其电压将被修正的位线BLj并不限于一个，而是可以为多个。门MOS晶体管44和 门MOS晶体管48中的至少一个总是关断的，因此二者不会同时开启。即，包括两个门MOS 晶体管44、48的转换开关23将位线选择电路2a的连接切换到读出放大器电路21或切换 到位线驱动辅助电路22。[存储器基元电压施加方法的实施例]下面详细描述根据本实施例的一个实施例的存储器基元电压施加方法。图9是示例出根据该实施例的存储器基元电压施加方法的流程图。本实施例涉及 在处于重设状态的存储器基元MCn中正确地存储信息以使其进入设定状态的方法。首先，在过程1中，字线驱动电路3选择一条字线WLl并将电压V2施加到字线 WLl (步骤51)。电压V2为用于读取的电压，其可以与电压Vl相同或不同。接下来，在过程2中，位线驱动电路2a选择连接到希望设定的存储器基元MC的所 有位线BLj，并开启转换开关23中的用于切换读出放大器电路的门MOS晶体管44(图8)。 此后，位线驱动电路2a向位线BLj供应用于读取的电流脉冲，并且读出放大器电路21检测 位线BLj中的电流的值并存储数据(步骤52)。接下来，在过程3中，在数据高速缓存电路43中存储的信息被传送到转换开关23 和位线驱动辅助电路22(步骤53)。同时，转换开关23中的用于切换读出放大器电路的门 MOS晶体管44被关断。此外，转换开关23中的与希望存取的位线BLj相关的用于切换位线驱动辅助电路的门MOS晶体管48被开启。结果，向位线Blj的连接被从读出放大器电路 21切换到位线驱动辅助电路22。接下来，在过程4中，修正电压产生电路49产生电压V3(V3 > V2)，电压V3被施加 到其在数据高速缓存电路43中存储的数据为“H”的位线BLj (步骤54)。由此，存储器基元 MCj中的二极管SD被反向偏置以防止贯通电流流动。V3为能够改变在希望的存储器基元MCn中的可变电阻器VR上的器件信息的电压。 存储器基元MCn上的器件信息的变化需要施加电压V3 (V3 > V2)，该电压V3能够改变存储 器基元MCn中的可变电阻器VR的物理状态(也就是，造成电阻变化)。因此，通过位线驱 动辅助电路22，将连接到低电阻状态的存储器基元MCn的位线BLj上的电势升高到V3。由 此，存储器基元MCj中的二极管SD被深度反向偏置，从而防止贯通电流流动。接下来，在过程5中，使用字线驱动电路3选择性地将用于写入的脉冲电压V3施 加到字线WLl (步骤55)。接下来，在过程6中，将在上述脉冲产生器9处产生的用于写入的脉冲电压 (GND-α)施加到希望存取的位线BLj中的其在数据高速缓存43中存储的数据为“L”的位 线BLj (步骤56)。在该情况下，α为用于补偿字线WLl中的电压降的修正电压，并且α可 以通过存储器基元MCn的物理地址而确定。例如，可以通过当连接到字线WL的所有存储器 基元MC处于高电阻状态时的标准电流值I乘以从存储器基元MC的物理地址确定的字线WL 的标准电阻R来容易地计算α。此外，可以通过包含在单位基元阵列中的四个位置A、B、C、 D (图7)处的存储器基元中的电流值来确定α，这些电流值在测试时被监视并且被存储在 ROM 熔丝(fuse)中。依据根据本实施的存储器基元电压施加方法，可以有效地补偿存储器基元中的电 压降。由此，可以对所关注的可变电阻器VR施加用于将存储器基元MC中的可变电阻器VR 从重设状态移动到设定状态所需的修正电压。结果，可以改善整个半导体存储器中的数据
可靠性。[其他]上面描述了本发明的实施例，但本发明不局限于这些实施例，而是可以给出各种 修改和添加而不背离本发明的范围和精神。例如，电压降α的值可以根据连接到字线的被 贯通的存储器基元的数目及其泄漏电流而变化，并可以通过电路以自对准的方式施加。代 替将处于改变可变电阻器VR的物理状态的电势的电压施加到字线和将处于GND- α的电压 降补偿后的电势的电压施加到位线，将处于改变可变电阻器VR的物理状态的电势+ α的电 势的电压施加到字线和将位线上的电势固定为GND可以产生同样的效果。
权利要求
一种半导体存储器器件，包括多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所述位线的交叉处，每一个存储器基元的一端连接到所述字线而另一端连接到所述位线；驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压；读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中存储的数据；以及位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。
2.根据权利要求1的半导体存储器器件，还包括存储电路，所述存储电路操作为存储 由所述读出放大器电路读出的数据，其中所述位线驱动辅助电路基于在所述存储电路中存 储的数据而选择性地调整所述位线上的电势。
3.根据权利要求1的半导体存储器器件，其中所述存储器基元包括可变电阻器和串联连接到所述可变电阻器的二极管，所述可变电 阻器操作为将可逆设定的电阻存储为数据。
4.根据权利要求2的半导体存储器器件，其中所述存储器基元包括可变电阻器和串联连接到所述可变电阻器的二极管，所述可变电 阻器操作为将可逆设定的电阻存储为数据。
5.根据权利要求2的半导体存储器器件，其中通过所述位线驱动辅助电路调整其电势的所述位线的数目等于一个或两个或更多。
6.根据权利要求1的半导体存储器器件，其中所述位线驱动辅助电路将修正电压供应到所述位线以选择性地调整所述位线上的电 势，基于所述存储器基元的物理地址来确定所述修正电压。
7.根据权利要求1的半导体存储器器件，还包括熔丝，所述熔丝被设置为存储先前测 量的在特定存储器基元中的电流值，其中所述位线驱动辅助电路将修正电压供应到所述位线以选择性地调整所述位线上 的电势，基于所述熔丝的数据来确定所述修正电压。
8.根据权利要求1的半导体存储器器件，其中所述读出放大器电路包括存储电路，所述存储电路操作为存储读出的数据，所述位线驱动辅助电路基于在所述存储电路中存储的数据而选择性地调整在所述位 线上的电势。
9.根据权利要求2的半导体存储器器件，其中所述读出放大器电路包括第一充电/放电电容电路，其操作为根据在特定的存储器基元中流动的电流来积累电 荷持续特定的时长，以及第二充电/放电电容电路，其操作为积累特定的电荷持续特定的时长，其中如果在所述特定的时长之后在所述第二充电/放电电容电路上的充电电压大于在所述第一充电/放电电容电路上的充电电压，则将在所述第二充电/放电电容电路中的 电荷供应到所述第一充电/放电电容电路，而如果在所述特定的时长之后在所述第二充电 /放电电容电路上的充电电压小于在所述第一充电/放电电容电路上的充电电压，则保持 所述第二充电/放电电容电路中的电荷，然后将在所述第二充电/放电电容电路上的所述 充电电压存储在所述存储电路中。
10.根据权利要求2的半导体存储器器件，其中所述驱动电路基于在所述存储电路中 存储的数据而调整所述字线。
11.一种半导体存储器器件，包括多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所述位线的交叉处，每一个存储器基元包括 可变电阻器和串联连接到所述可变电阻器的二极管，所述可变电阻器操作为将可逆设定的 电阻存储为数据；驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压；读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中 存储的数据；以及驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而 选择性地调整线路上的电势，所述线路包括所述多个字线和位线中的任何一个。
12.根据权利要求11的半导体存储器器件，还包括存储电路，所述存储电路操作为存 储由所述读出放大器电路读出的数据，其中所述驱动辅助电路基于在所述存储电路中存储的数据而选择性地调整所述线路 上的电势。
13.根据权利要求11的半导体存储器器件，其中通过所述驱动辅助电路调整其电势的所述线路的数目等于一个或两个或更多。
14.根据权利要求11的半导体存储器器件，其中所述驱动辅助电路将修正电压供应到 所述线路以选择性地调整所述线路上的电势，基于所述存储器基元的物理地址来确定所述 修正电压。
15.根据权利要求11的半导体存储器器件，还包括熔丝，所述熔丝被设置为存储先前 测量的在特定存储器基元中的电流值，其中所述驱动辅助电路将修正电压供应到所述线路以选择性地调整所述线路上的电 势，基于所述熔丝的数据来确定所述修正电压。
16.根据权利要求11的半导体存储器器件，其中所述读出放大器电路包括存储电路，所述存储电路操作为存储读出的数据，所述驱动辅助电路基于在所述存储电路中存储的数据而选择性地调整所述线路上的 电势。
17.一种存储器基元电压施加方法，其用于调整施加到存储器基元的电压，所述存储器 基元被设置在多个平行的字线与多个平行的位线的交叉处，所述方法包括以下步骤将特定的电压施加到选择的字线以在读出放大器电路处读取与所述选择的字线相交的多个位线上的电势；在存储电路中存储由所述读出放大器电路读出的所述电势作为存储器基元上的信息；基于在所述存储电路中存储的所述信息而通过驱动位线驱动辅助电路来选择性地将 电压降补偿后的电压施加到所述多个位线，从而调整所述多个位线上的电势。
18.根据权利要求17的存储器基元电压施加方法，其中选择性地将电压降补偿后的电 压施加到所述多个位线的步骤包括通过选择的存储器基元的物理地址来计算所述电压降。
19.根据权利要求17的存储器基元电压施加方法，其中选择性地将电压降补偿后的电 压施加到所述多个位线的步骤包括通过在熔丝中先前存储的特定存储器基元中的电流值 来计算所述电压降。
20.根据权利要求17的存储器基元电压施加方法，还包括在存储电路中存储由所述读 出放大器电路读出的所述电势作为存储器基元上的信息的步骤之后的如下步骤基于在所述存储电路中存储的所述信息，将与施加到字线的用于写入的电压相同的电 压施加到特定的位线。
全文摘要
一种半导体存储器器件包括多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；以及多个存储器基元，其被设置在所述字线与所述位线的交叉处。每一个存储器基元使其一端连接到所述字线而另一端连接到所述位线。所述器件还包括驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压。所述器件还包括读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中存储的数据。所述器件还包括位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。
文档编号G11C13/00GK101896977SQ20088011986
公开日2010年11月24日 申请日期2008年9月9日 优先权日2007年12月10日
发明者井上裕文 申请人:株式会社东芝