具有单端读出放大器的半导体器件的制作方法

专利名称：具有单端读出放大器的半导体器件的制作方法
技术领域：
本发明涉及一种用于半导体器件中的读出电路，更具体来说，涉
及一种适于对构成读出电路的MOS晶体管中阈值电压的温度相关性进
行补偿的读出电路， 一种用于读出电路的温度补偿方法，以及一种数 据处理系统。
背景技术：
公知的是，用于半导体器件中的MOS晶体管中的阈值电压通常随 着温度而变化，并且电路的温度裕度(margin)由此降低。之前已经提 出许多技术来补偿这样的温度相关性。
例如，第S58-168310号日本专利申请特开中公开的技术涉及一种 MOS静态存储器中的读出放大器电路，利用差分放大器，通过根据温 度来变化差分放大器的输出电平，读出放大器电路的输出缓冲器的导 通输出电平(onoutputlevel)得以稳定。
第2000-307391号日本专利申请特开中公开的技术涉及对电压比 较器的输入阈值的控制。所公开的电压比较器包括PMOS晶体管和两 个NMOS晶体管，其中，在所述PMOS晶体管中，信号输入到栅极， 漏极连接到电源并且源极连接到输出线；所述两个NMOS晶体管串联 连接在输出线和地之间，其中，NMOS晶体管按列布置，信号被输入 到串联连接的一个NMOS晶体管的栅极，固定的控制电压输入到另一 NMOS晶体管的栅极。该技术强调的事实是，NMOS晶体管的电导只 与栅极电压相关，假设上述的电路是由电阻器配置的等效电路，并且 该电路尝试通过调节供应到每个MOS晶体管单独的栅极电压和变化电 导来控制电压比较器的输入阈值。图19是示出了在具有分级位线结构(hierarchical bit line )的DRAM
中使用的读出电路中没有应用温度补偿的情况下，MOS晶体管的阈值 电压分布，即制造变化的允许范围的图示。竖轴表示电压，左侧的条 状图表示当电源电势VDD是1V时的存储单元节点的电势。位线预充 电电势被设置为0V。
在DRAM中通常的情况是，IV的高数据和0V的低数据被写入到 存储单元节点中，但是由于泄露、不充分的写入等导致发生损耗。在 该示例中，由于损耗，导致高数据是0.7V且低数据是0.2V。当字线为 高时，存储单元被选中，通过位线寄存电容器Cb和存储单元的电容器 Cs之间的电荷转移，信号电压被读取到位线。在位线中出现的读取的 信号电压与存储单元节点的电压减去转移率Cs/(Cs+Cb)所占的部分一 样。在该示例中，转移率是0.7。
由于在读取过程中的噪声，导致读取到位线的信号电压进一步遭 受损耗，在该示例中，高读取信号电压是0.45V，低读取信号电压是大 约0.18V。该电压差被MOS晶体管放大，并被转换为漏电流差，为了 使全局位线正确地确定用于全局位线放电时间差的高或低，在高读取 电压的下限和MOS晶体管阈值电压分布的上限之间、并且在低读取电 压的上限和MOS晶体管阈值电压分布的下限之间必须存在确定的裕 度。
如前所述，由于MOS晶体管的阈值电压通常随着温度而变化，因 此必须将由于制造变化而导致的阈值电压的分布保持为比较小，从而 能够容纳由于温度相关性而导致的变化，以在操作补偿温度下保证上 述确定的裕度，其中，在该示例中，操作补偿温度在O'C和IO(TC之间。

发明内容
然而，第S58-168310号日本专利申请特开中公开的技术的缺陷在于电路规模大，并且由于对每个读出放大器设置了差分放大器，导
致芯片尺寸增大。此外，由于第S58-168310号日本专利申请特开的技 术包括对差分放大器的增益进行调节，因此该技术不能不加修改地应 用到，例如由单个MOS晶体管构造的所谓的单端读出放大器等中。
由于在第2000-307391号日本专利申请特开中公开的技术中需要 大量的MOS晶体管，因此电路规模大，芯片尺寸增大。另外，由于在 将电压施加到许多MOS晶体管的栅极的情况下进行温度补偿，因此该 技术受到功耗增大的影响。
因此基于上述的缺陷来开发本发明，本发明的目的在于提供一种 读出电路、 一种用于读出电路的温度补偿方法、以及一种数据处理系 统，由此防止芯片尺寸的增大并且使MOS晶体管的温度相关性得以补 偿，同时防止功耗增大。
用于克服上述缺陷的本发明包括下述的方面。
(1) 本发明提供了一种半导体器件，该半导体器件包括读出放 大器，该读出放大器包括用于放大数据信号的读出晶体管和连接到信 号线的控制晶体管，读出晶体管具有与用于传输数据信号的信号线连
接的栅电极和与输出线连接的漏极，在数据信号传输到信号线之前， 控制晶体管将信号线的电势控制为预定电势；内部电源电路，其连接
到控制晶体管的源极或者读出晶体管的源极；以及温度补偿电路，其
用于通过控制内部电源电路的输出电压来补偿读出晶体管的温度相关性。
(2) 本发明还提供了一种半导体器件，该半导体器件包括存储 单元，其包括用于存储信息的存储元件和用于选择存储元件的选择晶 体管；位线，其连接到存储单元；读出放大器，其包括用于读取位线 上的数据的读出晶体管和与位线连接的控制晶体管，读出晶体管具有
9与位线连接的栅极和与输出线连接的漏极，控制晶体管在信息从存储
单元读取出到位线之前，将位线的电势控制为预定电势；内部电源电 路，其连接到控制晶体管的源极或者读出晶体管的源极；以及温度补 偿电路，其由场效应晶体管构造，用于通过控制内部电源电路的输出
电压来补偿读出晶体管的温度相关性。
(3)本发明还提供了一种半导体器件，该半导体器件包括存储 单元，其包括用于存储电荷的电容器和用于选择电容器的选择晶体管； 位线，其连接到存储单元；读出放大器，其包括用于读取位线上的数 据的读出晶体管和与位线连接的控制晶体管，其中，读出晶体管用作 由场效应晶体管构造的单端读出放大器，读出晶体管具有与位线连接 的栅极和与输出线连接的漏极，控制晶体管在信息从存储单元读出到 位线之前，将位线的电势控制为预定电势；内部电源电路，其与读出 放大器的电源连接；以及温度补偿电路，其由场效应晶体管构造，用 于通过控制内部电源电路的输出电压来补偿读出晶体管的温度相关 性，其中，通过输出电压来控制位线的预定电压或者读出晶体管的源 极电压。
通过本发明，伴随着场效应晶体管的阈值电压的温度相关性的改 变被抵消，由此增加了读出电路的操作裕度，并且存储读出操作也得 以稳定。换言之，从相反的观点来看，由于可以增加在场效应晶体管 的制造中的变化的容许范围，所以对于使用许多读出电路的存储器， 诸如应用了本发明的高容量DRAM，制造成品率增大，制造成本也可 以降低。
因为场效应晶体管的温度相关性受到监控，并且由于温度相关性 导致的变化被抵消，所以可以以高精度来补偿温度，并且上述的效果 甚至可以得到进一步地增强。由于场效应晶体管的制造中的变化的容 许范围也可以增大，因此还可以提供适于小型化和增大的集成度的存储器。由于对每个半导体芯片(每个半导体基底)安装了温度补偿电路，
因此获得了二次效应(secondary effect)，由此通过对每个半导体芯片 具有相同量的电平偏移，来抵消在各芯片、各晶片以及各批次之间的 关于构成读出电路的场效应晶体管的阈值电压的变化。因此，可以提 供一种包括控制器的半导体系统，该控制器用于控制半导体器件，从 而即使当在不同的条件下制造每个半导体芯片，并且读出晶体管的能 力或特性变化时，或者当半导体芯片被放置在具有不同温度条件的位 置时，对于在其中安装有多个半导体芯片的模块(例如，MCP (多芯 片封装)、POP (层叠封装)、或在其中多个半导体芯片被分层的其它 半导体器件、或者在其中不分层地集成(例如平面封装)多个半导体 器件的半导体器件)等中的所有半导体芯片也具有一致的特性。


结合附图，从下面的对特定优选实施例的描述中，本发明的上述
特征和优点将更清楚，其中
图l是示出了根据实施例1的温度补偿读出电路的原理图2是示出了根据实施例1的温度补偿读出电路中当T-(TC时的
操作的图示；
图3是示出了根据实施例1的温度补偿读出电路中当T:5(TC时的
操作的图示；
图4是示出了根据实施例1的温度补偿读出电路中当T-10(TC时
的操作的图示；
图5是示出了根据实施例1的VPC产生电路的框图； 图6是示出了根据实施例1的Vt监控电路的原理图； 图7是示出了根据实施例1的没有Vt监控电路的VPC产生电路
的原理图8是根据实施例1的VPC产生过程的图示；
图9是根据实施例1的温度补偿读出电路的操作波形的图示；
图IO是示出了根据实施例2的温度补偿读出电路的原理图；图11是示出了根据实施例2的温度补偿读出电路中当T^(TC时的
操作的图示；
图12是示出了根据实施例2的温度补偿读出电路中当T:50'C时 的操作的图示；
图13是示出了根据实施例2的温度补偿读出电路中当T=100°C时
的操作的图示；
图14是示出了根据实施例2的VSSA产生电路的框图15是示出了根据实施例2的Vt监控电路的原理图16是示出了根据实施例2的没有Vt监控电路的VSSA产生电
路的原理图17是示出了根据实施例2的VSSR产生过程的图示；
图18是根据实施例2的温度补偿读出电路的操作波形的图示；
图19是示出了当没有温度补偿时的Vt容许裕度的图示。
具体实施例方式
下文中，将参照附图来详细地描述本发明的实施例。
在此描述的实施例中的组成元件可以用现有的组成元件等来替 代，包括与其它现有的组成元件的组合的各种变化也是可以的。因此， 在权利要求书中所描述的本发明的范围不受在此描述的实施例的限制。
<实施例1〉
将利用图1至图9来描述本发明的实施例1。在本实施例中，将 描述的是DRAM (动态随机存取存储器)的示例，其与使用N型沟道 场效应晶体管(nMOS晶体管)和P型沟道场效应晶体管(pMOS晶体 管)的半导体器件一样具有分级位线结构。由于在分级位线结构的情 况下可以縮短位线的长度，因此可以增大从存储单元读取的信号的幅 度，并且可以减小整体的芯片尺寸。虽然这是优选的示例，但是本发 明不限于该示例。例如，本发明不仅可以应用于DRAM，还可以应用于其它种类的 易失性存储装置、非易失性存储装置等。只要晶体管是场效应晶体管 (FET)就足够了，并且除了 MOS (金属氧化物半导体)之外，本发 明也可以应用于MIS (金属-绝缘体半导体)晶体管和各种其它的FET。 NMOS晶体管(N型沟道MOS晶体管)是第一导电类型晶体管的典型 示例，PMOS晶体管(P型沟道MOS晶体管)是第二导电类型晶体管 的典型示例。
本实施例的结构是与单端读出放大器相关的技术，在该单端读出 放大器中，输入单个信号，只有一个信号被放大，输出该被放大的信 号。普通的差分读出放大器比单端读出放大器具有更高的增益，抗噪 性也更强。差分读出放大器的高增益还縮短了用以变化放大的输出信 号的时间。另一方面，单端读出放大器对噪声及其敏感，为了产生放 大的输出，需要更高的输入信号。与位线相连的上述读出放大器(温 度补偿读出电路2)是单端读出放大器。
<整体的电路结构>
图1是示出了包括本发明的温度补偿读出电路的DRAM存储单元 阵列的电路的一部分的图示。如图1所示，电路由字线WL、位线BL (局部位线)、存储单元1、温度补偿读出电路2、全局位线GBL和 全局位线读出电路3构造而成，其中，存储单元1设置在字线WL和 位线BL的交叉点。
温度补偿读出电路2是单端读出放大器。读出放大器晶体管的栅 电极连接到位线BL，其中，位线BL用于传输存储单元1中存储的信 息；并且用作读出放大器晶体管的输出节点的读出放大器晶体管的漏 电极连接到全局位线GBL。即，温度补偿读出电路2利用了单端读出 放大器的直接读出技术(direct sensing technique)。
13另外，在本发明中，通过用于驱动存储单元的公共内部电压(例
如，从外部电源降压而成的内部电源电压)、vss电源或其它电压，
而不是通过利用用于DRAM等中的位线的1/2的预充电方案(其中， 在对存储单元进行存取之前的位线控制电压被控制为与信息1和信息0 对应的相对电压之间的1/2的电压)，来控制在对存储单元进行存取之 前用于控制位线的电压(预充电电压)。例如，实施例的特性特征在 于不管存储单元信息是"1"还是"0"，在对存储单元进行存取之 后的位线电压从内部电源电压或VSS的预定电势沿着(VSS或内部电 源电压的) 一个方向转变。在半导体器件的外部电源和内部电源的电 压降低到接近1V(接近CM0S型读出放大器操作的操作点的极限的电 压)的半导体器件中，位线的控制电压与使用单端读出放大器的读出 方案相结合，以在更高速度和稳定性与由于制造条件的变化导致的电 路稳定性之间产生增强的协同效应。
分级位线结构包括单端读出放大器2，其用于通过局部位线， 首先放大作为数据信号的存储单元1的信息；选择晶体管Q3，其连接 在读出放大器2和全局位线GBL之间。
用于选择读出电路的选择晶体管Q3是以下晶体管，其用于向全局 位线GBL输出由单端读出放大器2放大的放大信号。提供到选择晶体 管Q3的控制信号是以下控制信号，其用于向全局位线GBL输出由单 端读出放大器2放大的放大信号。该控制信号可包括用于选择多个局 部位线或单个全局位线的地址信号或其它选择信息。通常，由于多个 存储单元和读出放大器2连接到局部位线BL来形成存储器阵列，因此 局部位线BL的布线间距等于或小于全局位线GBL的布线间距。
构成温度补偿读出电路2的nMOS晶体管Ql是读出晶体管，位 线BL连接到其栅极，nMOS晶体管Ql读出/放大被读取到位线BL的 信号电压，并将该信号电压转换为漏电流。在本实施例中，在防止功 耗增大的同时，控制作为内部电源电路的输出电压的预充电电压，补偿构成读出电路的nMOS晶体管Ql的温度相关性，并且精确地补偿 MOS晶体管的温度。然而，温度补偿的细节将在下文中描述。
位线预充电nMOS晶体管Q2是以下控制晶体管，其用于在数据 信号由信号线传输之前将信号线控制为预定电势。将预充电信号PC输 入到位线预充电nMOS晶体管Q2的栅极，并且当PC处于高状态时， 位线BL被预充电为位线预充电电势VPC。
用于读出电路选择的nMOS晶体管Q3在其栅极接收选择信号SE， 并且将全局位线GBL选择性地连接到作为读出电路的输出节点的 nMOS晶体管Ql的漏极。位线BL和多个存储单元通过图示中未示出 的多个温度补偿读出电路连接到全局位线GBL，并且nMOS晶体管Q3 仅将属于所选择的存储单元的读出放大器连接到全局位线GBL。由于 一旦从DRAM存储单元读取数据时，数据被破坏，所以需要重新写入， 但是为了简化图示，在图1中没有示出重新写入的电路。
由多个存储单元和与存储单元对应的多个读出放大器来形成存储 单元阵列，由局部位线和全局位线来形成分级位线，并且由温度补偿 电路控制的内部电源电路的输出被共同连接到与局部位线连接的读出 放大器。
只要nMOS晶体管Q3和nMOS晶体管Ql串联连接就足够了 ，它 们的顺序关系不必受限。理想的是，由于大量的nMOS晶体管Q3连接 到全局位线GBL，因此如图l所示，当强调全局位线GBL的低噪声效 应时，nMOS晶体管Q3应该连接到全局位线GBL这一侧。
存储单元是DRAM存储单元，在DRAM存储单元中，用于选择 的nMOS晶体管Q4和用于信息电荷累积的电容器Cs串联连接，其中， 电容器Cs是用于存储信息的存储元件。用于选择的nMOS晶体管Q4 通过字线的电压来选择用于信息电荷累积的电容器Cs，并将电容器Cs连接到位线。在附图中未示出的多个存储单元被连接到位线。位线的 寄生电容由Cb来表示，虽然没有特别地规定，但是在该示例中的Cs
是10ff， Cb是30/7 (^4.3) fF。
全局位线预充电MOS晶体管Q5是以下pMOS晶体管，其用于在 其栅极接收预充电信号PC的反相信号/PC，并且当/PC处于低状态时， /PC将全局位线GBL预充电至电源电势VDD。全局位线的寄生电容用 Cgb来表示。
在本实施例中，MOS晶体管的极性如上所述，但是也可以形成在 其中MOS晶体管的极性全部相反的电路。在这种情况下，电源电势和 地的关系相反，并且控制信号的极性也相反。
<温度补偿电路的操作>
接下来，将利用图2至图4来描述根据温度变化的温度补偿电路 的操作。
为了使本实施例中的描述更具体，假设nMOS晶体管Ql的阈值 Vt为90mV土30mV，但是该值只是作为示例被给出，本发明不限于该 值。
图2示出了温度T是0。C的情况。当温度T-5(TC是基准温度时， 在该示例中，nMOS晶体管Ql的阈值电压Vt增加30mV。此时，通过 下文中描述的VPC产生电路，位线预充电电势VPC被设置为O.IV。 因为通过将位线预充电电势VPC偏移0.1V，使得读取到位线的信号电 压增加了 (l陽转移率)*VPC = ( 1-0.7) X0.1=0.03V，艮卩30mV，所以 可以抵消由于nMOS晶体管Ql的阈值电压Vt的温度相关性而导致的 30mV的增加。因此，与在其中没有温度补偿的图19的情况相比，可 以增加由于nMOS晶体管Ql的阈值电压Vt的制造变化而导致的分布 的容许范围。图3示出了温度T是50'C的情况。在该例子中，由于温度丁=50 'C是基准温度，因此在该示例中，nMOS晶体管Ql的阈值电压Vt也 是基准值。通过下文描述的VPC产生电路，此时的位线预充电电势VPC 被设置为OV。由于位线预充电电势VPC是OV，因此读取到位线的信 号电压与图19中的相同，但是因为另一温度下的nMOS晶体管Ql的 阈值电压Vt的温度相关性被抵消，所以与图19的情况相比，可以增 加由于nMOS晶体管Q1的阈值电压Vt的制造变化而导致的分布的容 许范围。
图4示出了温度T是10(TC的情况。当温度T-5(TC是基准温度时， 在该示例中，nMOS晶体管Ql的阈值电压Vt减小30mV。此时，通过 下文中描述的VPC产生电路，位线预充电电势VPC被设置为-0.1V。 因为通过将位线预充电电势VPC偏移-0.1V，使得读取到位线的信号电 压减小了 (l-转移率)*VPC = ( 1-0.7) X(-O.l ) = -0.03V，即30mV， 所以可以抵偿由于nMOS晶体管Ql的阈值电压Vt的温度相关性导致 的30mV的减小。因此，与图19的情况相比，可以增加由于nMOS晶 体管Ql的阈值电压Vt的制造变化导致的分布的容许范围。
<温度补偿电路(VPC产生电路)的结构>
将利用图5来描述温度补偿电路(VPC产生电路)的结构。
如图5所示，温度补偿电路(VPC产生电路)由Vt监控电路41、 转移率转换电路42、电平偏移电路43、 VPC驱动器电路44和偏移量 设置电路45构成。
首先，Vt监控电路41的输出电压被转移率转换电路42转换，并 被输入到电平偏移电路43，其中，Vt监控电路41用于监控nMOS晶 体管Ql的阈值电压Vt的温度相关性。用于确定偏移量的信息从偏移 量设置电路45传输到电平偏移电路43,并且基于该信息来确定偏移量。设置偏移量设置电路45，使得位线预充电电势VPC在上述的基准 温度下为0V，在该示例中，基准温度为5(TC。例如，通过将晶片温度 设置为50°C，并对每个芯片的偏移量设置电路45的设置值进行编程， 同时在DRAM探针检测时，监控位线预充电电势VPC的值，来执行该 操作。可选择地，可以确定作为基准的偏移量，可以将相同的值编程 给每个芯片。在该情况下，获得二次效应，由此可以抵消各芯片、各 晶片、各批次之间的Vt变化。
激光熔化、电熔化、非易失性存储元件、 一次可编程元件等可以 用作编程的方式。电平偏移电路43的输出通过VPC驱动器电路44被 供给到位线预充电nMOS晶体管Q2的源电势，其中，VPC驱动器电 路44用于增大电流驱动能力。
〈Vt监控电路的结构〉
图6示出了用于监控nMOS晶体管Ql的阈值电压Vt的Vt监控 电路的示例。
在该布置中，VKK是负电源电势。nMOS晶体管Q6是监控nMOS
晶体管Ql的阈值电压的监控晶体管，因此被形成为与nMOS晶体管 Ql具有基本上相同的尺寸。用于提供恒定电流Ibias的电流源连接在 VKK和nMOS晶体管Q6的源极之间，其中，恒定电流Ibias用于限定 阈值电压。由于运算放大器0P1控制nMOS晶体管Q6的栅极电势， 使得在恒定电流流动的状态下，nMOS晶体管Q6的源电势是接地电势 0V，基于接地电压的nMOS晶体管Q6的阈值电压Vt被输出到输出节 点Nl。因此，可以通过简单的电路结构来精确地监控nMOS晶体管 Ql的阈值电压Vt。
<转移率转换电路、电平偏移电路以及VPC驱动器电路的结构> 图7示出了转移率转换电路、电平偏移电路以及VPC驱动器电路的结构。转移率转换电路42是利用运算放大器OP2的反相放大器电路， 将N1，即图6中的Q6的阈值电压Vt施加到其输入端。电阻器R1和 R2的比率被设置为等于Cb和Cs+Cb的比率，OP2的输出电压V2是-(Cs+Cb) Vt/Cb。因此，在考虑到寄生电容Cb和信息电荷累积电容 器Cs的电容的效应之后，可以设置最佳的补偿值。
电平偏移电路43是利用运算放大器OP3的反相放大器电路，其 中，OP2的输出电压-(Cs+Cb) Vt/Cb被施加到输入端，将偏移量设置 电路45的输出电势Vs作为偏移电压施加到通常为地的端子上。由于 电平偏移电路43的电阻为R3-R4且增益被设置为-1，因此OP3的输 出电压V3为((Cs+Cb"Vt)/Cb+2Vs。
偏移量设置电路45将电源电势VDD和负电源电势VKK的电阻 进行分割，通过选择器从由此获取的众多中间电势中选择所需的电势， 并将该电势作为Vs输出。将被选择器选择的中间电势在分接选择电路 (tap selection circuit)中被编程，并且选择器根据分接选择电路的输出 信号来选择所需的电势。偏移量设置电路45的输出电势Vs通过低通 滤波器被供给到电平偏移电路43。
VPC驱动器电路是利用运算放大器OP4的电压跟随器电路，OP3 的输出电压被作为位线预充电电势VPC = ((Cs+Cb)*Vt)/Cb+2Vs而输出。
<读出电路处理>
本实施例的读出电路执行诸如下文所描述的处理，并补偿构成读 出电路的MOS晶体管的温度。
首先，构成读出电路的MOS晶体管的阈值电压值被监控(步骤 S101)，并且通过利用由信息电荷累积电容器的电容和位线的寄生电 容确定的转移率，来转换MOS晶体管的被监控的阈值电压值(步骤S102)。
然后，转换的电压值被电平偏移为在基准温度下预先被设置为预 充电电压的电压(步骤S103)，对于被电平偏移后的电压值增加供电 能力，并且该电压值被供给为预充电电压(步骤S104)。
因此，通过利用简单的结构，可以精确地补偿构成读出电路的 MOS晶体管的温度，可以为读出电路保持足够的操作裕度。
〈VPC产生过程〉
接下来，将利用图8来具体地描述VPC产生过程。
图8是示出了上述的VPC产生电路中的每个电路的输出电压转变 的原理图。在本实施例中，如上所述，Cs=10fF， Cb=30/7 (^4.3) fF。 在Vt监控电路41中，基准温度50。C下的Q6 (Ql的监控晶体管)的 阈值电压Vt是0.09V， Q6的阈值电压Vt的温度相关性被监控和输出， 对于Q6，由于O'C和10(TC之间的温度相关性而导致的改变是士0.03V。 该电压Vt被转移率转换电路42反相并被乘以10/3以得至IJ-0.3V土0.1V。
然后，该电压再被电平偏移电路43反相并被偏移2Vs。在本实施 例中，由于电平偏移电路43的输出电压在5(TC的基准温度下被设置为 0V，因此编程偏移量设置电路45的分接选择电路，使得Vs的值为 -0.15V,电平偏移电路43的输出电势变成0土0.1V。将该电压作为位 线预充电电势VPC从VPC驱动器电路44输出。在该布置中，当每个 芯片的偏移量Vs被编程为相同的值时，每个芯片的Vt变化，或各晶 片、各批次之间的变化被反映在VPC中。
<读出电路的操作波形>
接下来，将利用图9来描述当执行温度补偿时读出电路的操作波 形。在图9中，竖轴表示电压，横轴表示时间。将描述高("H")数据从存储单元被读取的情况(图9 (A))。 每个位线预充电电势VPC被设置为接地电势0V。
在高数据读取的情况下，在预充电释放时间段内PC是低而/PC是 高，nMOS晶体管Q2和pMOS晶体管Q5均截止，并且位线BL和全 局位线GBL在分别被预充电至0V和VDD的状态下悬浮。
然后，当单元选择时间段出现时，当SE和WL已经变为高时(具 体来说，对存储单元进行存取，由此根据与位线(信号线)的电容比 率，存储单元数据的电荷被传输到位线(信号线))，高信号电压从 存储单元被读取到位线，并且读出时段开始。在读出时段内，由于位 线的电势高于nMOS晶体管Ql的阈值电压Vt的分布的上限，因此 nMOS晶体管Ql的漏电流较大，通过全局位线GBL的寄生电容Cgb 充入的电荷快速被抽回。因此，全局位线GBL的电势快速地从VDD 放电至ov。
在读出时段的末端，全局位线GBL的电势为0V，该电势被全局 位线读出电路检测为低，并且被反相器电路(未示出)反相并被读取 为高数据。nMOS晶体管Ql的阈值电压Vt的分布，即图示中的阴影 部分，表示在制造时的空间(dimensional)变化、栅极绝缘膜厚度的变 化、或由于诸如沟道杂质分布的波动的因素而导致的阈值电压的变化 的范围。当恢复时间段出现时，SE变为低，位线电势通过重写入电路 (未示出)变为高电平VDD，高数据被写回到存储单元。
在从存储单元读取低("L")数据的情况下(图9 (B))，在 预充电释放时间段内，PC是低且/PC是高，nMOS晶体管Q2和pMOS 晶体管Q5均截止，位线BL和全局位线GBL在分别被预充电至0V和 VDD的状态下悬浮。然后，当单元选择时间段出现时，当SE和WL己经变为高时，低 信号电压从存储单元被读取到位线，读出时段开始。在读出时段内， 由于位线的电势略高于nMOS晶体管Ql的阈值电压Vt的分布的下限， 因此nMOS晶体管Ql的漏电流小，通过全局位线GBL的寄生电容Cgb 充入的电荷缓慢地被抽出，全局位线GBL的电势缓慢地从VDD放电。
由于在读出时段的末端，全局位线GBL的电势略低于VDD，因 此电势被全局位线读出电路读出-放大为高，并且被反相电路(未示出) 反相并被读取为低数据。当恢复时间段出现时，SE变为低，位线电势 通过重写入电路(未示出)变为0V的低电平，并且低数据被写回到存 储单元。
通过如上所述的本实施例，预充电电压得以控制，并且构成读出 电路的MOS晶体管的温度相关性被补偿，因此可以通过简单的结构来 精确地执行温度补偿。由于伴随着构成读出电路的MOS晶体管的阈值 电压的温度相关性的变化被抵消，因此增强了读出电路的操作裕度， 并且存储器的读出操作得以稳定。此外，由于可以加大在MOS晶体管 的制造过程中的变化的允许范围，因此，可以将存储器设置为适于小 型化和增大的集成度。
根据本实施例，通过在读出电路中的上述温度补偿，增强了读出 电路的操作裕度并稳定了存储器的读出操作。读出电路因此也可以用 在高精度的数据处理系统等中。
<实施例2>
将利用图10至图18来描述本发明的实施例2。在本实施例中， 将描述作为半导体器件的具有分级位线结构的DRAM的示例。
<整体的电路结构>
图10是示出了包括本发明的温度补偿读出电路的DRAM存储单元阵列的电路的一部分的图示。如图10所示，电路由字线WL、位线 BL、存储单元l、温度补偿读出电路20、全局位线GBL和全局位线读 出电路3构造，其中，存储单元1设置在字线WL和位线BL的交叉点。 相同的参考标号用来表示与实施例1的组成元件相同的组成元件，并 且由于相同的元件具有相同的功能，将不再给出对它们的详细描述。
在构成温度补偿读出电路20的nMOS晶体管Ql中，位线BL连 接到其的栅极，nMOS晶体管Ql读出/放大读取到位线BL的信号电压， 并将信号电压转换为漏电流。在本实施例中，nMOS晶体管Ql的源极 电势被控制为预先设置的电势，温度相关性得到了补偿，并且MOS晶 体管的温度被精确地补偿，同时防止了功耗增大。然而，温度补偿的 细节将在下文中描述。
<温度补偿电路的操作>
接下来，将利用图11至图13来描述根据温度变化的温度补偿电 路的操作。
图11示出了温度T是OX:的情况。当温度T-5(TC是基准温度时， 在该示例中，nMOS晶体管Ql的阈值电压Vt增加30mV。此时，通过 下文中描述的VSSA产生电路，电压VSSA被设置为-0.03V。因为通过 将电压VSSA偏移-0.03V，使得从位线来看nMOS晶体管Ql的阈值电 压Vt减小了-0.03V，即30mV，所以可以抵消由于nMOS晶体管Ql 的阈值电压Vt的温度相关性而导致的30mV的增加。因此，与没有温 度补偿的图19的情况相比，可以增加由于nMOS晶体管Ql的阈值电 压Vt的制造变化而导致的分布的容许范围。
图12示出了温度T是5(TC的情况。在该例子中，由于温度T二50 "C是基准温度，因此在该示例中，nMOS晶体管Ql的阈值电压Vt也 是基准值。通过下文描述的VSSA产生电路，此时的电压VSSA被设 置为0V。由于电压VSSA是OV，因此读取到位线的信号电压与图19中的相同，但是因为另一温度下的nMOS晶体管Ql的阈值电压Vt的 温度相关性被抵消，所以与图19的情况相比，可以增加由于nMOS晶 体管Ql的阈值电压Vt的制造变化而导致的分布的容许范围。
图13示出了温度T是IO(TC的情况。当温度T-50'C是基准温度 时，在该示例中，nMOS晶体管Ql的阈值电压Vt减小30mV。此时， 通过下文中描述的VSSA产生电路，电压VSSA被设置为0.03V。因为 通过将电压VSSA偏移0.03V，使得从位线来看的nMOS晶体管Ql的 阈值电压Vt增加了 0.03V，即30mV，所以可以抵消由于nMOS晶体 管Q1的阈值电压Vt的温度相关性而导致的30mV的减小。因此，与 没有温度补偿的图19的情况相比，可以增加由于nMOS晶体管Ql的 阈值电压Vt的制造变化而导致的分布的容许范围。
<温度补偿电路(VSSA产生电路)的结构>
将利用图14来描述温度补偿电路(VSSA产生电路)的结构。
如图14所示，温度补偿电路(VSSA产生电路)由Vt监控电路 51、反相&电平偏移电路52、 VSSR驱动器电路53、输出开关电路54 和偏移量设置电路55构成。
首先，Vt监控电路51的输出电压被输入到反相&电平偏移电路 52，其中，Vt监控电路51用于监控nMOS晶体管Ql的阈值电压Vt 的温度相关性。用于确定偏移量的信息从偏移量设置电路55传输到反 相&电平偏移电路52，并且基于该信息来确定偏移量。
设置偏移量设置电路55，使得电压VSSA在上述的基准温度下为 0V，在该示例中，基准温度为5(TC。例如，通过将晶片温度设置为50 °C，并对每个芯片的偏移量设置电路55的设置值进行编程，同时在 DRAM探针检测时，监控电压VSSA的值，来执行该操作。也可以确定作为基准的偏移量，并且可以将相同的偏移量编程给 每个芯片。因为即使当对于每个芯片、或者在各晶片或各批次之间，
nMOS晶体管Ql的阈值电压Vt变化时也可以将该变化抵消，所以这 样的构造是有效的。
激光熔化、电熔化、非易失性存储元件、 一次可编程元件等可以 用作编程的方式。电平偏移电路52的输出通过VSSR驱动器电路53 被供给到位线预充电nMOS晶体管Q2，其中，VSSR驱动器电路53用 于增大电流驱动能力。
在读取信号出现在位线中且读出放大操作已经被nMOS晶体管Ql 初始化后的一定延迟时间之后，输出开关电路54将电源VSSA从温度 补偿VSSR切换到接地电压(VSS)。这样的原因在于，因为当读出操 作已经进行到一定程度时，nMOS晶体管Ql的阈值电压Vt的变化的 效应减小，所以通过将电压VSSA从VSSR驱动器53切换到具有更高 电流驱动能力的接地电势(VSS)，可以提高放大操作的速度。
〈Vt监控电路的结构〉
图15示出了用于监控Nmos晶体管Ql的阈值电压Vt的Vt监控
电路的示例。
在该布置中，VDL表示正的内部恒压电源电势，VEL表示负的内 部恒电势电源电势。nMOS晶体管Q6监控nMOS晶体管Ql的阈值电 压，因此被形成为与nMOS晶体管Ql具有基本上相同的尺寸。用于提 供恒定电流Ibias的电流源连接在VEL和nMOS晶体管Q6的源极之间， 其中，恒定电流Ibias用于限定阈值电压。由于运算放大器OP1控制 nMOS晶体管Q6的栅极电势，使得在恒定电流流动的状态下，nMOS 晶体管Q6的源极电势是接地电势0V，基于接地电压的nMOS晶体管 Q6的阈值电压Vt被输出到输出节点Nl。因此，可以通过简单的电路 结构来精确地监控nMOS晶体管Ql的阈值电压Vt。〈反相&电平偏移电路、VSSR驱动器电路和输出开关电路的结构〉 图16示出了反相&电平偏移电路、VSSR驱动器电路和输出开关 电路的结构。反相&电平偏移电路52是利用运算放大器0P2的反相放 大器电路，其中，将N1，即图15中的Q6的阈值电压Vt施加到输入 端，偏移量设置电路55的输出电势Vs作为偏移电压被施加到通常为 地的端子。由于电平偏移电路的电阻是R1-R2，并且增益被设置为-1， 所以OP2的输出电压V2为-Vt+2Vs。
偏移量设置电路55将正电源电势VDL和负电源电势VEL的电阻 进行分割，通过选择器从由此获取的多个中间电势中选择所需的电势， 并将该电势作为Vs输出。将被选择器选择的中间电势在分接选择电路 中被编程，并且选择器根据分接选择电路的输出信号来选择所需的电 势。偏移量设置电路55的输出电势丫3通过低通滤波器被供给到反相& 电平偏移电路52。
VSSR驱动器电路53是利用运算放大器OP3的电压跟随器电路， 并输出与OP2的输出电压相同的电压即VSSR=-Vt+2Vs。输出开关电 路54选择性地输出VSSR或者接地电势VSS作为电压电势VSSA。读 出放大器选择信号SE被输入到延迟电路并被反相，并且其被输入到 nMOS晶体管Q7的栅极。因此，控制SE为低的时间段，使得 VSSA-VSSR，并且控制SE为高的时间段，使得从SE变为高的时间之 后的一定延迟后VSSA=VSS。如上所述，在读取的信号电压已经出现 在位线中并且读出放大操作己经被nMOS晶体管Ql初始化之后的一定 延迟时间后，VSSA的电源由此从温度补偿VSSR切换到接地电势 (VSS)。
<读出电路处理>
本实施例的读出电路执行比如下文所描述的处理，并对构成读出 电路的MOS晶体管的温度进行补偿。首先，监控构成读出电路的MOS晶体管的阈值电压值(步骤 S201)，被监控的阈值电压值被电平偏移，使得转换后的电压值是在 基准温度下的nMOS晶体管Ql的源极电势(步骤S202)。
对于电平偏移后的电压值增加供电能力，该电压值被输出作为 nMOS晶体管Ql的源极电势(步骤S203)，并且在读取信号电压出现 在位线中后的一定的延迟时间之后，nMOS晶体管Ql的源极电势被切 换至接地电势(步骤S204)。
因此，通过利用简单的结构，可以精确地补偿构成读出电路的 MOS晶体管的温度，并且可以为读出电路保持足够的操作裕度。
〈VSSR产生过程〉
接下来，将利用图17来具体地描述VSSR产生过程。
图17是示出了上述的VSSA产生电路中的每个电路的输出电压转 变的原理图。在Vt监控电路51中，基准温度5(TC下的Q6的阈值电 压Vt是0.09V，并且Q6的阈值电压Vt的温度相关性被监控和输出， 对于Q6，由于0。C和100。C之间的温度相关性而导致的改变是士0.03V。
然后，该电压被反相&电平偏移电路52反相并偏移2Vs。在本实 施例中，由于电平偏移电路的输出电压在5(TC的基准温度下被设置为 0V，因此编程偏移量设置电路55的分接选择电路，使得Vs的值为 0.045V，因此，电平偏移电路的输出电势变成0土0.1V，温度相关性从 Vt监控电路51的输出被反相，并且该电压从VSSR驱动器电路53输 出。
<读出电路的操作波形>
接下来，将利用图18来描述当执行温度补偿时读出电路的操作波形。在图18中，竖轴表示电压，横轴表示时间。
将描述高("H")数据从存储单元被读取的情况(图18 (A))。 每个电压VSSA被设置为接地电势0V。
在高数据读取的情况下，在预充电释放时间段内PC首先是低而 /PC是高，nMOS晶体管Q2和pMOS晶体管Q5均截止，并且位线BL 和全局位线GBL在分别被预充电至OV和VDD的状态下悬浮。
然后，当单元选择时间段出现时，当WL已经变为高时，高信号 电压从存储单元被读取到位线；然后，SE变为高，并且读出时段开始。 在读出时段内，由于位线的电势高于nMOS晶体管Q1的阈值电压Vt 的分布的上限，因此nMOS晶体管Ql的漏电流较大，通过全局位线 GBL的寄生电容Cgb充入的电荷快速被抽出。因此，全局位线GBL的 电势快速地从VDD放电至0V。
在读出时段的末端，全局位线GBL的电势为0V，该电势被全局 位线读出电路检测为低，并且被反相器电路(未示出)反相并被读取 为高数据。nMOS晶体管Ql的阈值电压Vt的分布，即图示中的阴影 部分，表示在制造时的空间变化、栅极绝缘膜厚度的变化、或由于诸 如沟道杂质分布的波动的因素而导致的阈值电压的变化的范围。当恢 复时间段出现时，SE变为低，位线电势通过重写入电路(未示出)变 为高电平VDD，并且高数据被写回到存储单元。
在从存储单元读取低("L")数据的情况下(图18 (B))，在 预充电释放时间段内，PC首先是低且/PC是高，nMOS晶体管Q2和 pMOS晶体管Q5均截止，并且位线BL和全局位线GBL在分别被预充 电至0V和VDD的状态下悬浮。
然后，当单元选择时间段出现时，当WL已经变为高时，低信号电压从存储单元被读取到位线；然后，SE变为高，并且读出时段开始。 在读出时段内，由于位线的电势略高于nMOS晶体管Ql的阈值电压 Vt的分布的下限，因此nMOS晶体管Ql的漏电流叫小，通过全局位 线GBL的寄生电容Cgb充入的电荷被缓慢抽出，并且全局位线GBL 的电势缓慢地从VDD开始放电。
由于在读出时段的末端，全局位线GBL的电势略低于VDD，因 此电势被全局位线读出电路读出-放大为高，并且被反相电路(未示出) 反相并被读取为低数据。当恢复时间段出现时，SE变为低，位线电势 通过重写入电路(未示出)变为0V的低电平，并且低数据被写回到存 储单元。
通过如上所述的本实施例，由于MOS晶体管的源极电势被控制为 预先设置的电势，且温度相关性得以补偿，因此可以通过简单的结构 来精确地进行温度补偿。由于伴随着构成读出电路的MOS晶体管的阈 值电压的温度相关性的变化被抵消，因此增强了读出电路的操作裕度， 并且存储器的读出操作得以稳定。此外，由于可以加大在MOS晶体管 的制造过程中的变化的允许范围，因此，可以将存储器设置为适于小 型化和增大的集成度。
通过根据本实施例在读出电路中的上述温度补偿，增强了读出电 路的操作裕度并稳定了存储器的读出操作。读出电路因此也可以用在 高精度的数据处理系统等中。
以上参照附图详细描述了本发明的实施例，但是本发明的具体构 造不限于这些实施例，并且本发明还包含不脱离本发明的预期范围的 范围内的设计等。
例如，在本实施例中，MOS晶体管的极性被如上述所构造，但是 也可以形成在其中MOS晶体管的极性全部颠倒的电路。在这种情况下，电源电势和地的关系被颠倒，并且控制信号的极性也被颠倒。
此外，本发明还可用在除了 DRAM之外的包括非易失性存储器的 其它存储器中，以及用在读出电路中的具有除了存储器的功能之外的 功能的部分中。
权利要求
1.一种半导体器件，包括读出放大器，其包括用于放大数据信号的读出晶体管和连接到信号线的控制晶体管，所述读出晶体管具有与传输所述数据信号的所述信号线连接的栅电极和与输出线连接的漏极，在所述数据信号传输到所述信号线之前，所述控制晶体管将所述信号线的电势控制为一预定的电势；内部电源电路，其连接到所述控制晶体管的源极或者所述读出晶体管的源极；以及，温度补偿电路，其用于通过控制所述内部电源电路的输出电压来对于所述读出晶体管的温度相关性进行补偿。
2. 如权利要求l所述的半导体器件，其中，至少所述读出晶体管 和所述温度补偿电路由场效应晶体管制成。
3. 如权利要求l所述的半导体器件，其中，所述内部电源电路的 输出电压被提供到所述控制晶体管的源极。
4. 如权利要求l所述的半导体器件，其中，所述内部电源电路的 输出电压被提供到所述读出晶体管的源极。
5. 如权利要求1所述的半导体器件，还包括与所述信号线连接的 存储单元，其中，通过对所述存储单元进行存取，以由所述信号线传输所述数据信 号的电荷的一部分。
6. 如权利要求5所述的半导体器件，其中，所述存储单元包括电 容器和选择晶体管，所述电容器用于存储电荷，所述选择晶体管用于 选择所述电容器。
7. 如权利要求6所述的半导体器件，其中，所述预定电势被设置 为一电势，以使得在该电势，所述信号线无须考虑所述存储单元的信 息而通过对所述存储单元进行存取来从所述预定电势沿着一个方向进 行转变。
8. 如权利要求7所述的半导体器件，其中，所述温度补偿电路包括监控电路，用于监控所述读出晶体管的阈值电压值；转换电路，用于根据由所述电容器的电容和所述信号线的寄生电 容所确定的转移率，将所述监控电路监控的所述读出晶体管的阈值电 压值转换为一转换的电压值；电平偏移电路，用于将所述转换的电压值电平偏移为一预先设置 的电压，作为在预定温度下所述内部电源电路的输出电压；以及驱动器电路，用于通过对于电平偏移的电压值增加供电能力，将 从所述电平偏移电路输出的一电平偏移的电压值提供作为所述内部电 源电路的输出电压。
9. 如权利要求8所述的半导体器件，其中，所述温度补偿电路还 包括输出开关电路，所述输出开关电路设置在所述驱动器电路之后的 级中，用于在已经产生所述信号线的读取信号电压之后并且在己经过 去一定延迟时间之后，将其输出电压从所述电平偏移电压切换到接地 电势。
10. 如权利要求8所述的半导体器件，其中，所述监控电路包括监控晶体管和差分放大器，所述监控晶体管与 所述读出晶体管的尺寸基本上相同；并且所述监控晶体管的漏极被连接到一电源， 一恒流源被连接到所述 监控晶体管的源极，所述监控晶体管的源极电势被提供到所述差分放 大器，所述监控晶体管的栅极被连接到所述差分放大器的输出端，并且所述监控晶体管的栅极电压被调节以使得所述监控晶体管的源极电 势基本上为零伏。
11. 如权利要求5所述的半导体器件，其中，所述数据是所述存储单元的信息，所述信号线是所述存储单元的 局部位线，所述读出晶体管是用于首先放大所述存储单元的信息的读 出放大器，并且与所述读出晶体管的漏极连接的输出线是全局位线； 以及所述半导体器件具有由所述局部位线和所述全局位线形成的分级 位线结构。
12. 如权利要求ll所述的半导体器件，其中，存储单元阵列由多个所述存储单元和与所述多个存储单元对应的多个所述读出放大器形成；以及受所述温度补偿电路控制的所述内部电源电路的输出公共地连接 到与所述局部位线连接的所述多个读出放大器。
13. 如权利要求1中的任一所述的半导体器件，其中， 对每个半导体芯片安装所述温度补偿电路；并且在所述半导体器件中安装多个所述半导体芯片。
14. 一种半导体器件，包括存储单元，其包括用于存储信息的存储元件和用于选择所述存储元件的选择晶体管；位线，其连接到所述存储单元；读出放大器，其包括用于读取所述位线上的数据的读出晶体管和 与所述位线相连接的控制晶体管，所述读出晶体管具有与所述位线相 连接的栅极和与输出线相连接的漏极，并且，在信息被从所述存储单 元读取出到所述位线之前，所述控制晶体管将所述位线的电势控制为一预定电势；内部电源电路，其连接到所述控制晶体管的源极或者所述读出晶 体管的源极；温度补偿电路，其由场效应晶体管构造，用于通过控制所述内部 电源电路的输出电压来对于所述读出晶体管的温度相关性进行补偿。
15. 如权利要求14所述的半导体器件，其中，通过所述温度补偿 电路所补偿的所述内部电源电路的输出电压被提供到所述控制晶体管 的源极，以控制所述预定电势。
16. 如权利要求14所述的半导体器件，其中，通过所述温度补偿 电路所补偿的所述内部电源电路的输出电压被提供到所述读出晶体管 的源极，以操作所述读出晶体管。
17. 如权利要求14所述的半导体器件，其中， 所述存储元件包括用于存储电荷的电容器；并且 所述温度补偿电路包括监控电路，其用于监控所述读出晶体管的阈值电压值； 转换电路，其用于根据由所述电容器的电容和所述位线的寄生电容所确定的转移率，将由所述监控电路监控的所述读出晶体管的阈值 电压值转换为一转换的电压值；电平偏移电路，其用于将所述转换的电压值电平偏移为一预先设 置的电压，作为在预定温度下所述内部电源电路的输出电压；驱动器电路，其用于通过对所述电平偏移的电压值增加供电能力， 将从所述电平偏移电路输出的一电平偏移的电压值提供作为所述内部 电源电路的输出电压。
18. 如权利要求n所述的半导体器件，其中，所述监控电路包括监控晶体管和差分放大器，所述监控晶体管与 所述读出晶体管的尺寸基本上相同；并且所述监控晶体管的漏极被连接到一电源， 一恒流源被连接到所述监控晶体管的源极，所述监控晶体管的源极电势被提供到所述差分放 大器，所述监控晶体管的栅极被连接到所述差分放大器的输出端，并 且所述监控晶体管的栅极电压被调节以使得所述监控晶体管的源极电 势基本上为零伏。
19. 如权利要求14所述的半导体器件，其中， 由多个所述存储单元和与所述多个存储单元对应的多个所述读出放大器形成存储单元阵列；所述数据是所述存储单元的信息，所述信号线是所述存储单元的局部位线，所述读出晶体管是用于首先放大所述存储单元的信息的读出放大器，与所述读出晶体管的漏极相连接的所述输出线是全局位线； 由所述局部位线和所述全局位线形成分级位线结构；以及 由所述温度补偿电路控制的所述内部电源电路的输出被公共地连接到与所述局部位线相连接的所述多个所述读出放大器。
20. —种半导体器件，包括存储单元，其包括用于存储电荷的电容器和用于选择所述电容器 的选择晶体管；位线，其连接到所述存储单元；读出放大器，其包括用于读取所述位线上的数据的读出晶体管和 与所述位线连接的控制晶体管，其中，所述读出晶体管为由场效应晶 体管构造的单端读出放大器，所述读出晶体管具有与所述位线相连接 的栅极和与输出线连接的漏极，并且，在所述信息被从所述存储单元 读取出到所述位线之前，所述控制晶体管将所述位线的电势控制为一 预定电势；内部电源电路，其与所述读出放大器的电源连接；以及 温度补偿电路，其由场效应晶体管构造，用于通过控制所述内部电源电路的输出电压来对所述读出晶体管的温度相关性进行补偿，其中，通过所述输出电压来控制所述位线的预定电压或者所述读出晶体 管的源极电压。
全文摘要
本发明涉及具有单端读出放大器的半导体器件。在防止芯片尺寸增大且抑制了功耗增大的同时，来对MOS晶体管的温度相关性进行补偿。该半导体器件具有DRAM单元，DRAM单元由信息电荷累积电容器和存储单元选择晶体管构造，监控构成读出电路的MOS晶体管的阈值电压值，并且通过利用以下转移率来转换MOS晶体管的被监控的阈值电压值，其中，转移率是基于信息电荷累积电容器的电容和位线的寄生电容来确定的。将被转换的电压值电平偏移，使得预充电电路的预充电电压为预设值电压，对于电平偏移的电压值增加供电能力，并且将电压作为预充电电压来提供。
文档编号G11C7/06GK101540188SQ20091012894
公开日2009年9月23日 申请日期2009年3月17日 优先权日2008年3月17日
发明者梶谷一彦 申请人:尔必达存储器株式会社