专利名称：闪存装置、存储器装置以及控制闪存装置的方法
技术领域：
本发明有关于一种闪存(flash)装置，更具体地，有关于一种闪存装置、存储器装 置以及控制闪存装置的方法。
背景技术：
当前，闪存在电子产品中广泛应用，因为闪存的非易失性以及系统内可再编 程(re-programmable)特性，所以尤其常用于便携设备。闪存单元的基本结构包含基体 (substrate)上的控制栅、漏极扩散区域(drain diffusion region)以及源极扩散区域 (source diffusion region)，上述三者形成了控制栅控制下的用于电子储存装置的，具有 浮动(floating)栅的晶体管。通道区域(channel region)位于浮动栅之下，通道区域与 浮动栅之间具有隧道氧化物绝缘(tunnel oxide insulation)层。经由将足够高的电场应 用到隧道氧化物绝缘层可以克服隧道氧化物(tunnel oxide)的能量壁垒(barrier)。这允 许电子通过隧道氧化物绝缘层，因此，改变了浮动栅中储存的电子的数量。储存在浮动栅的 电子的数量决定了单元的门坎电压(Vt)。更多储存在浮动栅的电子使得单元具有较高的门 坎电压Vt。单元的门坎电压Vt用于指示单元储存的数据。随着闪存技术发展，闪存装置现在可以支持(support)存储器模块的多通道。每 个通道包含一个存储器模块，每个通道耦接到一组输入/输出(1/0)引脚(例如，1/0引 脚的8位)。随着通道数量的增长，1/0引脚以及控制引脚的数量，例如，写入使能(Write Enable，下文记作TO)引脚、读取使能(Read Enable，下文记作RE)引脚、写入保护(Write Protect，下文记作WP)引脚、准备/忙(ready/busy，下文记作RB)引脚等，均显著增加。因此，强烈需要一个可以减少引脚数量及/或减少读取/写入操作的功率消耗的 闪存装置。
发明内容
有鉴于此，本发明提供一种闪存装置、存储器装置以及控制闪存装置的方法。本发明提供一种闪存装置，包含存储器阵列，包含多个存储器模块，其中，该多个 存储器模块的每一者位于存储器通道内，以及该多个存储器模块的每一者包含预设数量的 存储器单元；以及存储器控制电路，通过地址锁存使能引脚以及指令锁存使能引脚耦接到 该存储器阵列，其中，该地址锁存使能引脚以及该指令锁存使能引脚均耦接到该存储器阵 列的所有存储器单元，以及该地址锁存使能引脚以及该指令锁存使能引脚在该存储器阵列 由该存储器阵列的所有存储器单元共享。本发明再提供一种控制闪存装置的方法，包含将地址锁存使能引脚以及指令锁 存使能引脚耦接到存储器阵列的多个存储器模块，其中，该存储器阵列的多个存储器模块 的每一者位于存储器通道中，以及该存储器阵列的多个存储器模块的每一者包含预设数量 的存储器单元，以及其中该地址锁存使能引脚以及该指令锁存使能引脚耦接到该存储器阵 列的所有存储器单元，以及该地址锁存使能引脚以及该指令锁存使能引脚由该存储器阵列的所有存储器单元共享，将读取使能引脚以及写入使能引脚耦接到该多个存储器通道的每 一者；将芯片使能引脚耦接到该多个存储器通道的每一者的存储器单元中；启动芯片使能 引脚以及读取使能/写入使能引脚，以选择对应存储器单元；以及通过该地址锁存使能引 脚以及该指令锁存使能引脚，自主机接收地址锁存使能以及指令锁存使能信息，以控制已 选择的该对应存储器单元。本发明另提供一种存储器装置，包含存储器阵列，包含多个存储器模块，其中，该 多个存储器模块的每一者位于存储器通道中，以及该多个存储器模块的每一者包含预设数 量的存储器单元；以及存储器控制电路，通过地址锁存使能引脚以及指令锁存使能引脚耦 接到该存储器阵列，当接收到另一存储器模块的指令传递请求时，其中，该指令传递请求请 求传递指令，中断特定存储器模块当前的数据传输，发送该指令给该另一存储器模块，以及 在该指令发送之后，继续该数据传输；其中，该地址锁存使能引脚以及该指令锁存使能引脚 耦接到该存储器阵列的所有存储器单元，以及该地址锁存使能引脚以及该指令锁存使能引 脚由该存储器阵列的所有存储器单元共享。本发明提供的闪存装置、存储器装置以及控制闪存装置的方法，可以减少引脚数 量及/或减少读取/写入操作的功率消耗。
图1为根据本发明的一个实施例的闪存装置示意图。图2为根据本发明的一个实施例的闪存装置的引脚配置示意图。图3A以及图3B给出了根据本发明的一个实施例的，不同通道之间交织的写入以 及读取时序示意图。图4为根据本发明的一个实施例的实施IO数据位延迟的方块示意图。图5为根据本发明的一个实施例的存储器控制电路的方块示意图。图6为根据本发明的一个实施例的对应每个通道的存储器的存储器操作的时序 示意图。图7为根据本发明的一个实施例，确定是否中断当前I/O数据传递操作的方法流 程图。图8为根据本发明的一个实施例，发出轮序指令的方法的流程图。图9给出了根据本发明的另一个实施例，闪存装置的引脚配置示意图。
具体实施例方式在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中技 术人员应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并 不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。 在通篇说明书及权利要求项当中所提及的“包括”和“包含”为一开放式的用语，故应解释 成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。间接 的电气连接手段包括通过其他装置进行连接。下面的描述均为实施本发明的实施方式。下列描述均未说明本发明的一般原则， 然本发明不以此为限。本发明的保护范围视专利申请范围为限。
图1为根据本发明的一个实施例的闪存装置100示意图。闪存装置100包含存储 器阵列101以及存储器控制电路102。存储器阵列101包含多个存储器模块111-0至111-n。 根据本发明的一个实施例，每个存储器模块可以位于对应存储器通道中。通常说来，存储器 通道可以通过一组输入/输出(I/O)数据引脚以及对应I/O数据线耦接到存储器控制电路 102。作为一个例子，一个存储器通道可以通过8个数据线耦接到存储器控制电路102，8个 数据线的每一者均用于承载一位数据。因此，对于8通道存储器阵列(即，此例子中η = 8)，整体数据传输带宽可以达到(8X8 = 64)位。根据本发明的一个实施例，存储器模块111-0至Ill-η可以使用多芯片模块 (Multi-Chip Module, MCM)技术而实现，使用MCM技术多集成电路(ICs)、半导体裸晶或者 其他模块可以此方式封装，以便利其作为单片IC的应用。因此，在本发明的实施例中，每个 存储器模块可以包含预设数量的存储器单元(也称作芯片或者快闪裸晶)，其中，依赖于所 用封装技术，预设数量可以为，例如从2到16。根据本发明的一个实施例，存储器控制电路102可以包含存储器控制器121以及 多I/O端口控制器122。存储器控制器121可以包含主机接口(图未示)，主机接口用作闪 存装置100以及外部主机103之间的接口。在此实施例中，主机103定义为在闪存装置100 中储存信息的系统或者子系统。存储器控制器121从主机103接收(例如，读取以及写入 操作)存取请求，以及控制存储器阵列101的存取操作。多I/O端口控制器122控制多个 数据引脚(例如，8位I/O数据引脚)以及控制引脚的配置以及操作，其中，多个数据引脚 (例如，8位I/O数据引脚)以及控制引脚耦接在存储器控制电路102以及存储器阵列101 之间。根据本发明的一个实施例，存储器控制器121以及多I/O端口控制器122可以封装 在单一 IC中。表1列出了用在传统闪存装置中的数据引脚以及控制引脚。表1 数据引脚以及控制引脚的描述 传统地，对于8通道存储器装置，每个存储器模块包含16个存储器单元，而且 每个存储器模块支持8位I/O数据传输，包含数据引脚以及控制引脚全部的引脚数量为 128 ( S卩，16+112)，如表2所得到表2 8通道存储器装置的全部引脚数 请注意，电源引脚没有包含在表2中。可以从表2中看出随着通道数增加，全部引 脚数也显著增加。图2为根据本发明的一个实施例的闪存装置的引脚配置示意图。如图2所示，在本 发明的实施例中，已经去掉了写入保护WP以及准备/忙RB( S卩，RY/BY)引脚。没有使用准 备/忙RB引脚检查(check)存储器单元的忙/准备状态，而是使用了写入保护WP引脚以写 入保护存储器单元，存储器控制器可以使用轮询(Polling)指令以撷取存储器单元的当前 状态，换言之，存储器控制器可以发送轮询指令，以写取对应存储器单元的忙/准备状态。 另外，没有使用传统设计中用于每个通道的地址锁存使能(address latch enable,ALE)引 脚以及指令锁存使能(command latch enable, CLE)引脚，在建议的配置中，只保留了一个 ALE引脚以及一个CLE引脚。特别地，ALE以及CLE引脚的对应ALE以及CLE线耦接到存储 器阵列201的所有闪存单元(由图2中的快闪标记)，而且只有一个ALE线与一个CLE线 在存储器单元之间共享。由于减少了用于8通道存储器装置的8个WP引脚、8个RB引脚、7 个ALE引脚以及7个CLE引脚，全部的引脚数因此可以显著减少到98 (即，128-16-14)。基 于图2所示的引脚配置的详细操作将在下面描述。根据本发明的实施例，存储器阵列201可以为具有8个存储器通道的8X 16存储 器阵列，其中每个通道具有16个存储器单元。多I/O端口控制器222可以包含CE/ALE/CLE 控制器203以及8个IO通道控制器，IO通道控制器202-0至202-7，IO通道控制器202-0 至202-7用于控制每个存储器通道的I/O操作。芯片使能引脚CEO至CE15分别控制每个存储器通道的16个存储器单元。从而多I/O端口控制器222通过一预设数量的CE引脚， 耦接到该存储器阵列，其中，该预设数量的CE引脚的每一者耦接到该多个存储器模块的一 者的一存储器单元。一次只允许一个CE引脚被启动，以分别使能或者禁止耦接到该被选择 CE引脚的特定存储器单元。当CE引脚被启动，每个存储器通道中对应该被启动CE引脚的 所有存储器单元也同时被使能。进一步说，每个IO通道控制器使用I0/RE/WE引脚以连接存储器阵列201中的存 储器单元。图2标记的I0/RE/TO代表一组引脚，包含预设数量(例如，8)的I/O数据引脚、 读取使能(RE)引脚以及写入使能(WE)引脚。属于同一个通道的存储器单元共享相同10/ RE/WE引脚。换言之，多I/O端口控制器通过一个RE引脚、一个TO引脚以及多个IO数据引 脚，耦接到该多个存储器通道的一者。例如，对于每个通道有(8I0+1RE+1TO)引脚，因此，对 于一个8通道布局(layout)，就有(8+1+1) X8 = 80引脚。根据本发明的一个实施例，依 赖于RE/WE引脚的极性，每个通道可以被分别使能/禁止。如果RE以及TO引脚都没有启 动，即使CE引脚被启动，对应的通道则为禁止状态。如前所述，既然ALE以及CLE引脚可以 被优化而且连接到存储器阵列的所有存储器单元上，所有存储器单元接收相同ALE/CLE信 肩、ο根据本发明的另一个实施例，多I/O端口控制器122可以进一步分别调整所有存 储器单元的读取/写入时序(即，读取时序或者写入时序)，以使得对应存储器单元的读 取使能(RE)选通(strobe)信号，或者写入使能(WE)选通信号的上升以及/或者下降边 缘就不会同时发生。使用不同时序的优点就在于，可以在PCB板上提供更好的时序余量 (margin)，以及弥补通道之间的时序偏斜(skew)。典型地，多I/O端口控制器122可以调整 两个阶段(phase)的读取/写入时序。一个阶段指基于CE配置(CE-based configuration) (图未示)，这意味着多I/O端口控制器122使用共有配置，例如基于CE配置，经由调整耦 接到相同CE引脚的存储器单元共享共享读取/写入时序从而分调整该所有存储器单元的 读取/写入时序。另一个阶段指基于通道的调整(channel-based adjustment)(图未示)， 这意味着不同存储器通道的存储器单元的读取/写入时序可以进一步基于CE配置而调整。 例如，多I/O端口控制器122可以经由使用不同延迟而调整不同存储器通道中的存储器单 元的读取/写入时序。图3A以及图3B给出了根据本发明的一个实施例，不同通道之间交织的 (interleaved)写入以及读取时序示意图。如图3A以及图3B所示，通道A以及通道B之间 的写入以及读取时序分别交织，这样，图3A不同通道之间的TO选同信号的下降边缘于图3B 不同通道之间的RE选同信号的下降边缘不会同时发生。而且，通道A以及通道B之间的写 入与读取时序中，I/O数据传输的开始也是交织的。以此方式，存储器阵列中的每个存储器 单元的时序配置，均可以根据PCB布局分别调整，而且每个通道的WE选通信号以及RE选通 信号可以设定为彼此具有不同等待时间(latency)。当对应相同CE引脚的8个存储器单元 RE引脚在不同的时间戳(timestamp)触发(toggle)，那么因应RE选通信号，所有存储器单 元的输出数据将一起触发。由于阻止了 WE/RE同时触发，交织的WE/RE选通信号显著降低 了功率消耗。此外，根据本发明的另一个实施例，每个通道可以进一步设定为具有自己的位延 迟设定(bit delay setting)。例如，多1/0端口控制器可以进一步使用不同延迟调整输出自IO数据引脚的数据的输出时序。图4为根据本发明的一个实施例的实施IO数据位延迟 的方块示意图。第0、2、4、6个IO数据位以及第1、3、5、7个IO数据位可以分别通过对应D 正反器401以及D正反器402 (均标记为D)而延迟一个或者多个时钟周期(clock cycle)。 多I/O端口控制器产生控制信号SEL_A以及控制信号SEL_B，以分别控制多路复用器403以 及多路复用器404，从而输出原始IO数据位IO W，2，4，6]以及10[1，3，5，7]，或者已延迟IO 数据位 D_I0W，2，4，6]以及 D_I0[1，3，5，7]。根据本发明的另一个实施例，当接收指令传递(transfer)请求时，其中，该指令 传递请求为请求传递一指令，多I/O端口控制器可以进一步确定是否中断当前I/O数据传 递操作。通常说来，存储器操作可以分为两个类型IO数据传递操作以及指令传递操作。IO 数据传递操作可以进一步分为IO读取操作以及IO写入操作。根据本发明的一个实施例， 为了更有效地利用存储器阵列，当接收到另一个存储器模块的指令传递请求时，多I/O端 口控制器可进一步中断特定存储器模块的当前数据传输，将该指令传递到另一个存储器模 块，然后在该指令被传递之后继续数据传输。图5为根据本发明的一个实施例的存储器控制电路的方块示意图。在本发明的一 个实施例中，多I/O端口控制器522可以进一步包含仲裁器501，仲裁器501用于从存储器 控制器121接收IO数据传递请求以及指令传递请求，仲裁已接收IO数据传递请求以及指 令传递请求的优先级，以及当接收到另一个存储器模块的指令传递请求时，确定是否中断 特定存储器模块的当前IO数据传递操作。多路复用器504基于控制信号CMD，将来自CE/ ALE/CLE控制器503的指令，或者来自IO通道控制器的I/O数据多任务至存储器阵列。请 注意，为了简单起见，在图5中只给除了一个IO通道控制器，即IO通道控制器0502-0，但是 本发明不限于此。图6为根据本发明的一个实施例的对应每个通道的存储器的存储器操作的时序 示意图。如图6所示，通道O(CEO)实施读取操作。对于IO读取操作，在获取(fetch，F)指 令发出之后，存储器单元进入忙状态(图标中，参考通道2、通道5以及通道6)。在预设时 间之后，存储器单元离开忙状态，然后回到空闲(idle)状态，以接收IO读取数据传递请求。 在通道0的IO读取数据传递操作中，发出通道1的擦除(erase，Ε)指令。传统地，直到通 道0的读取数据传递操作结束，擦除指令才会传递到对应通道1的存储器单元。尽管如此， 对于IO数据传递操作需要等待很长时间，未必是有效的。根据本发明的实施例，在从通道 1接收到擦除指令请求‘Ε’时，多I/O端口控制可以中断当前IO数据传递操作，处理通道1 的擦除指令传递，然后在通道1的擦除指令已经被传递之后，继续通道0的IO数据传递操 作。既然擦除指令已经传递到存储器单元，在通道0中进行读取IO数据传递操作的同时， 通道1中的对应擦除操作可以继续进行(proceed)。因此，在不同通道的存储器操作可以同 时进行，而且闪存装置可以更有效地运行。图7为根据本发明的一个实施例，确定是否中断当前I/O数据传递操作的方法流 程图。假设多I/O端口控制器当前处理对应特定通道的读取或者写入操作的IO数据传递 操作。当多I/O端口控制器接收指令传递请求(步骤S701)，例如，轮询指令传递请求，仲裁 器确定是否根据预设规则中断当前IO数据传递操作(步骤S702)。举例说明，当仲裁器确 定指令传递请求是将该指令传递到另一个通道，那么多I/O端口控制器可以中断当前IO数 据传递操作，然后处理指令传递请求(步骤S703)。在完成指令传递请求之后，多I/O端口
1控制器继续IO数据传递操作(步骤S704)。尽管如此，当仲裁器确定指令传递请求不是将 该指令传递到另一个通道，多I/O端口控制器直接处理从步骤S702到S704的过程。如前所述，存储器控制器可以发送轮询指令，以撷取对应存储器单元的忙/准备 状态。尽管如此，忙状态的持续时间可以依据已发出指令类型而有所不同。例如，根据快闪 数据表(datasheet)，擦除以及获取操作的忙状态的周期是不同的。因此，根据本发明的另 一个实施例，引入称作“轮询间隔(Polling interval) ”的预设时序参数，以使得轮过过程 更加有效。存储器控制器可以根据对应存储器单元的存取操作而确定轮询间隔，以及在轮 询间隔之后，发送轮询指令以撷取对应存储器单元的忙/准备状态。在本发明的一个实施 例中，轮询间隔可以依据不同的指令类型而设定为不同值。随着轮询间隔的实现，避免了不 必要的轮询指令，因此总线宽度就可以优化。图8为根据本发明的一个实施例，发出轮询指令的方法的流程图。在接收指令请 求(步骤S801)之后，存储器控制器根据指令类型确定轮询间隔(步骤S802)。例如，对 于程序指令、读取指令、获取指令或者擦除指令的论询间隔可以不同。然后，存储器控制器 根据轮询间隔设定计数器(counter)(步骤S803)，然后检查是否轮询间隔已经过期(步 骤S804)。当轮询间隔已经过期，存储器控制器发送轮询指令给多I/O端口控制器(步 骤S805)。根据本发明的一个实施例，轮询指令进一步从多I/O端口控制器传输给对应 存储器单元，以撷取存储器单元的忙/准备状态。存储器单元可以因应轮询指令而响应 (response)自身的状态。根据本发明的另一个实施例，既然每个通道都可以分别控制，那么多个通道的一 部分就可以释放，然后连接到另一个外部存储器装置上，例如DRAM。外部存储器装置可以 作为一个外部缓存器以储存临时数据，而不是直接将数据写入到闪存装置中。图9给出了 根据本发明的另一个实施例，闪存装置的引脚配置示意图。如图9所示，除了闪存阵列的闪 存单元901，闪存装置可以进一步包含DRAM装置902以及DRAM控制器903。DRAM装置902 耦接到多I/O端口控制器922的一部分数据引脚以及控制引脚，以及DRAM装置902与一 部分存储器模块共享数据引脚以及控制引脚，其中，多I/O端口控制器922在存储器控制电 路中。如图9所示，从通道4到通道7的数据引脚以及控制引脚在对应闪存单元以及DRAM 装置902之间共享。DRAM控制器903也耦接到该部分数据引脚以及控制引脚的，以控制存 取操作。为了在DRAM装置902或者闪存模块之间选择性地切换，多个多路复用器，多路复 用器904到多路复用器907耦接到DRAM控制器903，存储器控制电路的多I/O端口控制器 922控制数据引脚以及控制引脚的一部分，以将来自DRAM控制器以及存储器控制器的数据 以及控制信号，多任务至对应数据引脚以及控制引脚。基于该架构，闪存装置可以有效且灵 活地操作。任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润 饰，因此本发明保护范围当视所附的权利要求所界定者为准。
权利要求
一种闪存装置，包含存储器阵列，包含多个存储器模块，其中，该多个存储器模块的每一者位于存储器通道内，以及该多个存储器模块的每一者包含预设数量的存储器单元；以及存储器控制电路，通过地址锁存使能引脚以及指令锁存使能引脚耦接到该存储器阵列，其中，该地址锁存使能引脚以及该指令锁存使能引脚均耦接到该存储器阵列的所有存储器单元，以及该地址锁存使能引脚以及该指令锁存使能引脚在该存储器阵列由该存储器阵列的所有存储器单元共享。
2.如权利要求1所述的闪存装置，其特征在于，该存储器控制电路用于分别调整该存 储器阵列的所有存储器单元的读取时序，以使得该存储器阵列的不同存储器通道的读取使 能选通信号的上升以及/或者下降边缘不同时发生。
3.如权利要求1所述的闪存装置，其特征在于，该存储器控制电路用于分别调整该存 储器阵列的所有存储器单元的写入时序，以使得该存储器阵列的不同存储器通道的写入使 能选通信号的上升以及/或者下降边缘不同时发生。
4.如权利要求1所述的闪存装置，其特征在于，该存储器控制电路进一步包含存储器控制器，用于自主机接收存取请求以及控制该存储器阵列的存取操作；以及多I/O端口控制器，用于控制该多个数据引脚以及控制引脚的配置以及操作，其中该 多个数据引脚以及控制引脚耦接在该存储器控制电路以及该存储器阵列之间。
5.如权利要求4所述的闪存装置，其特征在于，该存储器控制器发送轮询指令，以撷取 对应存储器单元的忙/准备状态。
6.如权利要求4所述的闪存装置，其特征在于，该多I/O端口控制器通过读取使能引 脚、写入使能引脚以及多个IO数据引脚，耦接到该多个存储器通道的一者。
7.如权利要求4所述的闪存装置，其特征在于，该多I/O端口控制器，通过预设数量的 芯片使能引脚，耦接到该存储器阵列，其中，该预设数量的芯片使能引脚的每一者耦接到该 多个存储器模块的一者的存储器单元。
8.如权利要求7所述的闪存装置，其特征在于，该多I/O端口控制器，使用共有配置，经 由调整耦接至相同芯片使能引脚的存储器单元的读取/写入时序，从而分调整该所有存储 器单元的读取/写入时序，以及经由使用不同延迟，调整该存储器阵列的不同存储器通道 的存储器单元的读取/写入时序。
9.如权利要求6所述的闪存装置，其特征在于，该多I/O端口控制器用于使用不同延 迟，调整输出自该IO数据引脚的数据的输出时序。
10.如权利要求4所述的闪存装置，其特征在于，当接收到另一存储器模块的指令传递 请求时，其中指令传递请求时请求传递一指令，该多I/O端口控制器进一步中断一特定存 储器模块的当前数据传输，将该指令传递至该另一存储器模块，以及在该指令传递之后，继 续该数据传输。
11.如权利要求5所述的闪存装置，其特征在于，该存储器控制器用于根据该对应存储 器单元的存取操作，确定轮询间隔，以及在该轮询间隔之后，发送该轮询指令，以撷取该对 应存储器单元的该忙/准备状态。
12.如权利要求4所述的闪存装置，其特征在于进一步包含2动态随机存取存储器装置，耦接到该存储器控制电路的数据引脚以及控制引脚的一 部分，以及该动态随机存取存储器装置与该存储器模块的一部分共享数据引脚以及控制引 脚；动态随机存取存储器控制器，耦接到该数据引脚以及该控制引脚的一部分；以及 多个多路复用器，耦接到该动态随机存取存储器控制器、该存储器控制电路以及该数 据引脚以及该控制引脚的该部分，以及该多个多路复用器多任务数据以及多个控制信号至 该对应数据引脚以及控制引脚，其中，该数据以及该多个控制信号来自该动态随机存取存 储器控制器以及该存储器控制器。
13.—种控制闪存装置的方法，包含将地址锁存使能引脚以及指令锁存使能引脚耦接到存储器阵列的多个存储器模块，其 中，该存储器阵列的多个存储器模块的每一者位于存储器通道中，以及该存储器阵列的多 个存储器模块的每一者包含预设数量的存储器单元，以及其中，该地址锁存使能引脚以及 该指令锁存使能引脚耦接到该存储器阵列的所有存储器单元，以及该地址锁存使能引脚以 及该指令锁存使能引脚由该存储器阵列的所有存储器单元共享，将读取使能引脚以及写入使能引脚耦接到该多个存储器通道的每一者； 将芯片使能引脚耦接到该多个存储器通道的每一者的存储器单元中； 启动芯片使能引脚以及读取使能/写入使能引脚，以选择对应存储器单元；以及 通过该地址锁存使能引脚以及该指令锁存使能引脚，自主机接收地址锁存使能以及指 令锁存使能信息，以控制已选择的该对应存储器单元。
14.一种存储器装置，包含存储器阵列，包含多个存储器模块，其中，该多个存储器模块的每一者位于存储器通道 中，以及该多个存储器模块的每一者包含预设数量的存储器单元；以及存储器控制电路，通过地址锁存使能引脚以及指令锁存使能引脚耦接到该存储器阵 列，当接收到另一存储器模块的指令传递请求时，其中，该指令传递请求请求传递指令，中 断特定存储器模块当前的数据传输，发送该指令给该另一存储器模块，以及在该指令发送 之后，继续该数据传输；其中，该地址锁存使能引脚以及该指令锁存使能引脚耦接到该存储器阵列的所有存储 器单元，以及该地址锁存使能引脚以及该指令锁存使能引脚由该存储器阵列的所有存储器 单元共享。
15.如权利要求14所述的存储器装置，其特征在于包含存储器控制器，自主机接收存取请求，以及控制该存储器阵列的存取操作；以及 多I/O端口控制器，控制多个数据引脚以及控制引脚的配置与操作，其中，该多个数据 引脚以及控制引脚耦接在该存储器控制电路以及该存储器阵列之间。
16.如权利要求15所述的存储器装置，其中，该多I/O端口控制器用于分别调整该存储 器阵列的所有存储器单元的读取/写入时序，以使得对应不同储存取单元的读取使能选通 信号或者写入使能选通信号的上升以及/或者下降边缘不同时发生。
17.如权利要求15所述的存储器装置，其特征在于，该存储器控制器用于发送轮询指 令，以撷取对应存储器单元的忙/准备状态。
18.如权利要求15所述的存储器装置，其特征在于，该多I/O端口控制器，通过读取使能引脚、写入使能引脚以及多个IO数据引脚耦接到该存储器阵列的多个存储器通道的每“"者 ο
19.如权利要求15所述的存储器装置，其特征在于，该多I/O端口控制器通过一预设数 量芯片使能引脚耦接到该存储器阵列，以及其中，该预设数量芯片使能引脚的每一者耦接 到该存储器阵列的多个存储器模块的每一者的存储器单元。
20.如权利要求19所述的存储器装置，其特征在于，该多I/O端口控制器使用共享配 置，调整耦接到一相同芯片使能引脚的存储器单元的读取/写入时序，以及使用不同延迟， 调整该存储器阵列的不同存储器通道中的存储器单元的读取/写入时序。
21.如权利要求18所述的存储器装置，其特征在于，该多I/O端口控制器进一步使用不 同延迟，调整输出自该IO数据引脚的数据的输出时序。
22.如权利要求18所述的存储器装置，其特征在于，该存储器控制器进一步根据该对 应存储器单元的存取操作，确定一轮询间隔，以及在该轮询间隔之后，发送该轮询指令以撷 取该对应存储器单元的该忙/准备状态。
23.如权利要求14所述的存储器装置，其特征在于进一步包含一动态随机存取存储器装置，耦接到该存储器控制电路的数据引脚以及控制引脚的一 部分，以及该动态随机存取存储器装置于该存储器模块的一部分共享数据引脚以及控制引 脚；动态随机存取存储器控制器，耦接到该数据引脚以及该控制引脚的一部分；以及多个多路复用器，耦接到该动态随机存取存储器控制器、该存储器控制电路以及该数 据引脚以及该控制引脚的该部分，以及该多个多路复用器将数据以及多个控制信号多任务 至该对应数据引脚以及控制引脚，其中，该数据以及该多个控制信号来自该动态随机存取 存储器控制器以及该存储器控制器。
全文摘要
本发明提供一种闪存装置、存储器装置以及控制闪存装置的方法，其中闪存装置包含存储器阵列，包含多个存储器模块，其中，该多个存储器模块的每一者位于存储器通道内，以及该多个存储器模块的每一者包含预设数量的存储器单元；以及一存储器控制电路，通过地址锁存使能引脚以及指令锁存使能引脚耦接到该存储器阵列，其中，该地址锁存使能引脚以及该指令锁存使能引脚均耦接到该存储器阵列的所有存储器单元，以及该地址锁存使能引脚以及该指令锁存使能引脚在该存储器阵列由该存储器阵列的所有存储器单元共享。本发明提供的闪存装置、存储器装置以及控制闪存装置的方法，可以减少引脚数量及/或减少读取/写入操作的功率消耗。
文档编号G11C16/06GK101930798SQ201010161718
公开日2010年12月29日 申请日期2010年5月4日 优先权日2009年6月25日
发明者彭奇伟, 杜立群, 林子杰, 陈友麒, 陈宏庆 申请人:联发科技股份有限公司