集成电路装置及其操作方法、存储器存储装置及电子系统的制作方法

专利名称：集成电路装置及其操作方法、存储器存储装置及电子系统的制作方法
技术领域：
本发明的构思涉及集成电路装置及相关操作方法。
背景技术：
半导体制造技术的进步持续提高半导体装置的集成度并减小半导体装置的尺寸。 然而，除了研究相关的费用外，例如，由于升级用于晶圆制造的装置和/或设备会需要的费 用，提供这种在半导体器件制造方面的进步会是昂贵的。例如，在半导体存储器装置方面， 升级用于制造64兆位(Mb)动态随机存取存储器(DRAM)装置以生产256Mb DRAM装置的制 造工艺会需要很高的费用。半导体装置制造商已引入将多个半导体芯片置于一个封装件中的制造方法。具体 地讲，可将两个或更多的半导体芯片布置或“堆叠”为一个在另一个上面，以提供堆叠多芯 片封装(MCP)。在一个封装件中多个半导体芯片的堆叠可提高半导体装置的集成度和/或 性能，而无需制造新的晶圆。例如，可通过将4个64Mb DRAM半导体存储器芯片组装在同一 封装件中来制造256Mb DRAM装置。图1A示出了堆叠半导体封装件100的示例，堆叠半导体封装件100包括断错地 (offset)堆叠在第一半导体芯片101上的第二、第三和第四半导体芯片102-104，从而半导 体芯片101-104的中每个半导体芯片的一部分被暴露。键合引线112将基板10上的暴露 焊盘从最底部芯片101到最顶部芯片104，以一阶一阶(st印by step)的方式电连接到第 一半导体芯片101、第二半导体芯片102、第三半导体芯片103和第四半导体芯片104。然而，在封装件中堆叠的半导体芯片越多，封装件中的芯片之间的信号延迟就越 大。图1B示出了在芯片堆叠件中包括8个芯片101-108的封装件100'，其中，键合引线 112'将基板10上的暴露焊盘电连接到芯片101-108中的每个。因此，如果将信号从基板 10传输到堆叠件中的第一芯片101需要的时间是t，则将信号从基板10传输到堆叠件中的 第八芯片108需要的时间会是8t。因此，在封装件中设置额外的芯片会增大在断错堆叠的 半导体芯片中的信号延迟时间。

发明内容
根据本发明构思的一些实施例，封装的集成电路装置包括基板，包括位于基板上 的导电焊盘；芯片堆叠件，在基板上，包括多个芯片。一级导线将基板上的导电焊盘电连接 到芯片堆叠件中的所述多个芯片中的一个芯片上的导电焊盘，所述多个芯片中的所述一个 芯片不直接在基板上，二级导线将所述多个芯片中的所述一个芯片上的焊盘电连接到多个 芯片中的位于芯片堆叠件中的所述多个芯片中的所述一个芯片的上面和下面的芯片上的 各个导电焊盘。
在一些实施例中，一级导线可被构造为将信号从基板上的焊盘传输到芯片堆叠件 中的所述多个芯片中的所述一个芯片上的焊盘，二级导线可被构造为在响应在所述多个芯 片中的所述一个芯片接收所述信号的同时，将所述信号从所述多个芯片中的所述一个芯片 传输到多个芯片中的位于芯片堆叠件中的所述多个芯片中的所述一个芯片上面和下面的芯片。在一些实施例中，通过二级导线在所述多个芯片中的所述一个芯片处接收信号和 在芯片堆叠件中的多个芯片中最后一个芯片处接收信号之间的总信号偏移会比当将信号 从芯片堆叠件中的多个芯片中的第一个芯片顺序地传输到最后一个芯片的信号偏移小。在一些实施例中，二级导线中的第一二级导线可将所述多个芯片中的所述一个芯 片串行地连接到多个芯片中位于所述多个芯片中的所述一个芯片上面的芯片，二级导线中 的第二二级导线可将所述多个芯片中的所述一个芯片串行地连接到所述多个芯片中的位 于所述多个芯片中的所述一个芯片下面的芯片，从而在所述多个芯片中的所述一个芯片处 接收所述信号后，在所述多个芯片的相似地位于所述多个芯片中的所述一个芯片的相对侧 的芯片处接收信号的时间延迟可以基本相似。在一些实施例中，所述装置还可以包括三级导线，三级导线将在多个芯片中连接 到二级导线中的一条二级导线的最后一个芯片上的各个焊盘连接到多个芯片中的另一个 芯片上的导电焊盘，所述多个芯片中的所述另一个不直接在所述最后一个芯片上。三级导 线可被构造为将信号从多个芯片的所述最后一个芯片传输到所述多个芯片中的所述另一 个芯片。四级导线可将所述多个芯片中的所述另一个芯片上的导电焊盘连接到多个芯片中 的位于芯片堆叠件中所述多个芯片中的另一个芯片上面的芯片和下面的芯片上的各个导 电焊盘。四级导线可被构造为同时将所述信号从所述多个芯片中的另一个芯片传输到位于 所述多个芯片中的所述另一个芯片上面的芯片和下面的芯片上的各个导电焊盘。在一些实施例中，经一级导线和二级导线传输的信号可以是寻址信号、数据信号 和控制信号中的至少一种。在一些实施例中，所述多个芯片中的所述一个芯片可位于芯片堆叠件中邻近芯片 堆叠件中部的位置。在一些实施例中，所述多个芯片中的所述一个芯片和所述多个芯片中的所述一个 芯片下面的芯片可限定第一多芯片封装件的第一芯片堆叠件。多个芯片中的位于所述多个 芯片中的所述一个芯片上面的芯片可限定第二多芯片封装件的第二芯片堆叠件，以提供封 装件上封装件(PoP)结构。第二多芯片封装件可包括第二基板，第二基板具有在其上的第 二芯片堆叠件。第二基板可包括其上的导电焊盘和电连接到第一芯片堆叠件中的所述多个 芯片中的所述最后一个芯片上的焊盘的外部端子。二级导线中的一条二级导线可将第二基 板上的焊盘连接到第二芯片堆叠件中的多个芯片。在一些实施例中，一级导线可包括第一一级导线，将基板上的焊盘连接到构造为 控制芯片堆叠件中的多个芯片的操作的控制器芯片；第二一级导线，将控制器芯片连接到 芯片堆叠件中的所述多个芯片中的所述一个芯片。在一些实施例中，一级导线可以是直接将基板上的焊盘连接到所述多个芯片中的 所述一个芯片的键合引线。二级导线可包括第一键合引线，第一键合引线将所述多个芯片 中的所述一个芯片上的焊盘连接到多个芯片中的位于所述多个芯片中的所述一个芯片上面的芯片上的各个焊盘；第二键合引线，第二键合引线将所述多个芯片中的所述一个芯片 上的焊盘连接到所述多个芯片中的位于所述多个芯片中的所述一个芯片下面的芯片上的 各个焊盘。在一些实施例中，一级导线可以是直接将基板上的焊盘连接到所述多个芯片中的 所述一个芯片的键合引线和穿透模制通孔(TMV)中的至少一种。二级导线可分别是导电通 孔，导电通孔延伸穿过多个芯片中的位于所述多个芯片中的所述一个芯片的上面的和下面 的芯片。在一些实施例中，芯片堆叠件中的多个芯片可以是闪存芯片、动态随机存取存储 器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、电阻随机存取存储器(RRAM)芯片和磁 随机存取存储器(MRAM)芯片中的一种。
在一些实施例中，芯片堆叠件中的多个芯片可包括8个或更多存储器芯片。在一些实施例中，封装的集成电路装置可被包括在存储器存储装置中的存储器单 元中。存储器存储装置还可包括控制器和印刷电路板，被构造为提供控制器和存储器单元 之间的通信，控制器和存储器单元在印刷电路板上。在一些实施例中，封装的集成电路装置可被包括在电子系统的处理器和存储器单 元的至少一种中。电子系统还可包括输入/输出单元和总线，总线将处理器、存储器单元和 输入/输出单元通信结合。根据本发明构思的进一步的实施例，一种操作集成电路装置的方法(所述集成电 路装置包括基板和包括在基板上的多个芯片的芯片堆叠件)包括如下步骤将信号从基板 上的导电焊盘通过一级导线传输到芯片堆叠件中的多个芯片中的一个芯片，所述一级导线 将基板上的焊盘连接到所述多个芯片中的所述一个芯片上的导电焊盘。所述多个芯片中的 所述一个芯片不直接在基板上。然后通过二级导线将所述信号同时从所述多个芯片中的所 述一个芯片传输到多个芯片中的位于所述多个芯片中的所述一个芯片的上面的和下面的 芯片，所述二级导线将所述多个芯片中的所述一个芯片上的焊盘连接到多个芯片中的位于 芯片堆叠件中的所述多个芯片中的所述一个芯片的上面的和下面的芯片上的各个焊盘。在一些实施例中，可通过二级导线中的第一二级导线串行地将信号传输到多个芯 片中的位于所述多个芯片中的所述一个芯片上面的芯片，所述二级导线中的第一二级导线将 所述多个芯片中的所述一个芯片连接到所述多个芯片中的位于所述多个芯片中的所述一个 芯片上面的芯片，可通过二级导线中的第二二级导线串行地将信号传输到多个芯片中的位于 所述多个芯片中的所述一个芯片下面的芯片，所述二级导线中的第二二级导线将所述多个芯 片中的所述一个芯片连接到多个芯片中的位于所述多个芯片中的所述一个芯片下面的芯片。 在所述多个芯片中的所述一个芯片处接收所述信号后，在多个芯片中的相似地位于所述多个 芯片中的所述一个芯片的相对侧的芯片处接收信号的时间延迟可基本相似。在一些实施例中，可通过三级导线将信号从连接到二级导线中的一条二级导线的 多个芯片中的最后一个芯片上的各个焊盘之一传输到多个芯片中的另一个芯片上的导电 焊盘，所述另一个芯片不直接在所述多个芯片中的最后一个芯片上。同时可通过四级导线 将信号从所述多个芯片中的另一个芯片上的焊盘传输到芯片堆叠件中的多个芯片中的位 于所述多个芯片中的另一个芯片上面的和下面的芯片上的各个导电焊盘。在一些实施例中，一级导线可包括第一一级导线，将基板上的焊盘连接到构造为控制芯片堆叠件中的多个芯片的操作的控制器芯片；第二一级导线，将控制器芯片连接到 芯片堆叠件中的所述多个芯片中的所述一个芯片。可通过第一一级导线将信号从基板传输 到控制器芯片然后通过二级导线将所述信号从控制器芯片传输到芯片堆叠件中的所述多 个芯片中的所述一个芯片来将信号从基板上的焊盘传输到芯片堆叠件中的所述多个芯片 中的所述一个芯片。根据本发明构思的进一步的实施例，一种制造封装的集成电路装置的方法包括如 下步骤提供基板，基板包括其上的导电焊盘；提供芯片堆叠件，芯片堆叠件包括基板上的 多个芯片。设置一级导线以将基板上的焊盘连接到芯片堆叠件中的多个芯片中的一个芯片 上的导电焊盘，所述多个芯片中的所述一个芯片不直接在基板上。设置二级导线以将所述 多个芯片中的所述一个芯片上的焊盘连接到多个芯片中的位于芯片堆叠件中的所述多个 芯片中的所述一个芯片上面的和下面的芯片上的各个焊盘。一级导线可被构造为将信号从 基板传输到芯片堆叠件中的所述多个芯片中的所述一个芯片，二级导线可被构造为同时将 所述信号从所述多个芯片中的所述一个芯片传输到多个芯片中的位于所述多个芯片中的 所述一个芯片上面和下面的芯片。通过阅读下面的附图和详细描述，根据一些实施例的其它元件和/或装置对本领 域技术人员来说将变得明显。意图将所有这样的额外的装置(包括上面实施例的任何组 合)都包括在本说明书中，在本发明构思的范围内并由权利要求保护。


图1A和图1B为示出在堆叠件中包括多个半导体芯片的封装的集成电路装置的剖 视图。图2A是示出根据本发明构思的一些实施例的封装的集成电路装置的剖视图。图2B是示出图2A中的封装的集成电路装置的透视图。图3和图4示出了如图2A-2B所示的根据本发明构思的一些实施例的封装的集成 电路装置中的信号延迟。图5是示出根据本发明构思的另一些实施例的封装的集成电路装置的剖视图。图6和图7示出了如图5所示的根据本发明构思的一些实施例的封装的集成电路 装置中的信号延迟。图8是示出根据本发明构思的另一些实施例的封装的集成电路装置的剖视图。图9是示出根据本发明构思的一些实施例的封装件上封装件的集成电路装置的 剖视图。图10是示出根据本发明构思的另一些实施例的封装的集成电路装置的剖视图。图11是示出根据本发明构思的一些实施例的包括封装的集成电路装置的存储器 存储装置的框图。图12是示出根据本发明构思的一些实施例的包括封装的集成电路装置的电子系 统的框图。
具体实施例方式以下，将参照附图更充分地描述本发明的构思，附图中示出了本发明构思的实施例。然而，本发明的构思可以以许多不同的形式来实施，且不应该解释为局限于在这里所提 出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将本发明构思的范围 充分地传达给本领域技术人员。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺 寸。相同的标号始终表示相同的元件。应该理解的是，尽管在这里可使用术语一级、二级、三级等来描述各种的元件、组 件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限 制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部 分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或一级元件、组 件、区域、层或部分可被称作第二或二级元件、组件、区域、层或部分。为了便于描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下 面的”、“在...下面”、“在...上方”、“上面的”“在...之上”等，用来描述如在图中所示的 一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在 附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻 转，则描述为“在”其它元件或特征“下方”、“之下”或“下面”的元件随后将被定位为“在” 其它元件或特征“上方”或“之上”。因而，示例性术语“在...下方”和“在...之下”可包 括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在 其它方位)，并对在这里使用的空间相对描述符做出相应的解释。此外，还应理解的是，当层 被称为在两层之间时，该层可以是所述两层之间的唯一层，或者也可以存在一个或多个的 中间层。这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明的构思。如 这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的 是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操 作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组 件和/或它们的组。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意组 合和所有组合，并可简写为“/”。应该理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”、“结合到” 或“邻近”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接到、直接结合 到或直接邻近另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接 在”另一元件“上”、“直接连接到”、“直接结合到”或“紧邻”另一元件或层时，不存在中间元 件或中间层。在此参照作为本发明构思的理想实施例(和中间结构)的示意图的剖视图来描述 本发明构思的实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的 变化。因此，本发明构思的实施例不应该被解释为局限于在此示出的区域的具体形状，而将 包括例如由制造导致的形状偏差。因此，在图中示出的区域本质上是示意性的，它们的形状 并不意图示出装置的区域的实际形状，也不意图限制本发明构思的范围。除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本 发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这 里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的 环境和/或本说明书中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。本发明构思的一些实施例提供多芯片封装件(MCP)，多芯片封装件包括一级导线 和二级导线，一级导线将基板上的焊盘电连接到芯片堆叠件中的多个芯片中的不直接在基 板上的一个芯片上的导电焊盘，二级导线将所述多个芯片中的所述一个芯片上的焊盘电连 接到多个芯片中的位于芯片堆叠件中的所述多个芯片中的所述一个芯片上面和下面的芯 片上的各个导电焊盘。一级导线将信号从基板上的焊盘传输到芯片堆叠件中的所述多个芯 片中的所述一个芯片，二级导线同时将所述信号传输到多个芯片中的位于芯片堆叠件中的 所述多个芯片中的所述一个芯片上面和下面的芯片，从而与从堆叠件中芯片的第一芯片至 最后一个芯片顺序传输信号相比，减小了芯片堆叠件中芯片之间的信号的延迟和偏移。如 这里所使用的，“信号延迟”或“信号偏移”指在不同的时间在芯片堆叠件中不同的芯片接收 信号的现象。图2A是示出根据本发明构思的一些实施例的封装的集成电路装置200的剖视图， 而图2B是示出图2A中的封装的集成电路装置的透视图。现在参照图2A和图2B，装置200 包括芯片堆叠件210，芯片堆叠件210包括在基板110上断错堆叠的8个芯片210a-210h， 从而每个半导体芯片210a-210h的一部分暴露。粘合层205设置在芯片堆叠件210中的 每个芯片之间，成型化合物145保护芯片堆叠件210中的芯片210a-210h及基板110上的 导线125、122和135。基板110可以为印刷电路板(PCB)，且可以是刚性的或柔性的(例 如带板(tape board))。基板110包括其第一表面上的导电焊盘或键合连接端(bonding finger) 120和130及基板110的第二表面上的凸起焊盘(bumppad) 140。凸起焊盘140提 供与外部端子150的连接，外部端子可用于与外部装置的输入/输出。如图2A所示，外部 端子150可以是焊料凸起或焊球；然而，在一些实施例中，可用其它金属凸起或引线来设置 外部端子150。导电焊盘120通过一级导线125和二级导线122将控制信号、寻址信号和/ 或数据信号提供到芯片堆叠件210中的芯片210a-210h，而导电焊盘130通过芯片选择线 135将芯片选择信号提供到芯片堆叠件210中的芯片210a-210h。更具体地讲，一级导线125直接将基板上的导电焊盘120连接到芯片210d上的各 个导电焊盘220。二级导线122将芯片210d上的导电焊盘220电连接到芯片210d上面的 芯片210e-210h上的各个导电焊盘220及芯片210d下面的芯片210a-210c上的各个导电 焊盘220。如此，二级导线122中的第一条将芯片210d串行连接到芯片210e-210h，二级导 线122中的第二条将芯片210d串行连接到芯片210c-210a。芯片210d可置于邻近芯片堆 叠件210中部，以使二级导线122的电长度(electrical length)(及所得的信号偏移)基 本相等。芯片选择线135将基板110上的每个导电焊盘130连接到芯片堆叠件210中芯片 210a-210h中的不同芯片。在一些实施例中，一级导线和/或二级导线和/或芯片选择线可 以为键合引线。尽管参照图2A-图2B所示，芯片210a_210h直接互相堆叠，但应该理解，可以在芯 片堆叠件中的芯片210a-210h中的一个或更多的芯片之间设置中间层或中间基板(例如硅 基板、聚合物基板、电路板或其它无源元件)。此外，尽管示出的芯片堆叠件210包括8个芯 片，但应该理解的是，在一些实施例中，芯片堆叠件210可以包括更少或更多的芯片。此外， 每个芯片210a-210h上的导电焊盘可以以一行或两行排列来设置。芯片210a-210h可以为 半导体逻辑芯片(例如在控制器和/或微处理器中使用的)，或者可以为半导体存储器芯片，例如闪存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、铁电随机存取存 储器(FeRAM)、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)和/或电阻随机存 取存储器(RRAM)。图3和图4示出了图2A-图2B中的封装的集成电路装置200中的信号延迟或偏 移。现在参照图3和图4，信号经一级导线125从基板110上的导电焊盘120传输到芯片堆 叠件210中的芯片210a-210h之一。所述信号可以为例如控制信号、寻址信号或数据信号。 具体地讲，如标号①所示，信号传输到芯片210d上的导电焊盘220，芯片210d位于邻近芯片 堆叠件210的中部。如标号②所示，所述信号随后从芯片210d同时被传输到芯片210d上 面的芯片210e-210h上的各个导电焊盘220及芯片210d下面的芯片210a-210c上的各个 导电焊盘220，从而与将信号顺序地从第一芯片210a传输到最后的芯片210h相比，减小了 在芯片堆叠件210中的芯片210a-210h之间的信号延迟。具体地讲，信号经二级导线122 以并行的方式从芯片210d串行地传输到芯片210e到芯片210f到芯片210g到芯片210h， 同时从芯片210d串行地传输到芯片210c到芯片210b到芯片210a。如图4所示，传输时间t表示将信号从一个芯片传输到另一个芯片所需的时间。如 此，将信号从基板110上的导电焊盘120传输到堆叠件中的第四个芯片210d上的导电焊盘 220所需的传输时间为大约4t。类似地，将信号从芯片210d传输到芯片210d下面的芯片 210a所需的传输时间为大约3t，而将信号从芯片210d传输到芯片210d上面的芯片210h 所需的传输时间为大约4t。因此，将信号从基板110传输到芯片堆叠件210中的最后的芯 片210h所需的总传输时间为大约8t(例如，从基板110到芯片210d的4t，加上从芯片210d 到芯片210h的4t)。然而，芯片堆叠件210的总信号延迟或偏移(指在堆叠件210中的第 一个芯片接收到信号(此例中为4t)与在堆叠件210中的最后一个芯片接收到信号(此例 中为8t)之间的时间差)仅为大约4t。相比之下，参照图1B，将信号从基板10传输到芯片101需要大约It的传输时间， 而将信号从芯片101顺序传输到芯片102到芯片103到芯片104到芯片105到芯片106到 芯片107到芯片108需要大约7t的传输时间，这提供了大约8t的相似的总传输时间。然 而，与由图2A中的实施例提供的大约4t的总信号偏移相比，根据图1B的排列，总的信号延 迟或偏移为大约7t(例如，在芯片堆叠件的第一个芯片101接收到信号(It)与在芯片堆叠 件的最后一个芯片108接收到信号(8t)之间的时间差)。表1提供了图2A的实施例和图 1B的实施例的信号偏移之间的对比。表 1 因此，与将信号从直接在基板上的第一芯片顺序地传输到离基板最远的最后的芯片相比，本发明构思的实施例可提供显著减小的总的信号偏移，从而能够进行高速操作。 此外，接收信号的相对时间延迟对于位于芯片210d的相对侧相似位置的芯片来说基本相 等。具体地讲，如图4所示，通过使用相似电长度的二级导线122，芯片210d上面的芯片 210e-210h的大约4t的传输时间基本等于芯片210d下面的芯片210a-210c的大约3t的传 输时间。因此，可以在不使用额外电路的情况下将控制信号、寻址信号和/或数据信号提供 到芯片堆叠件210中的所有芯片210a-210h，同时减小了芯片210a_210h中的信号偏移。图5是示出根据本发明构思的另一些实施例的封装的集成电路装置500的剖视 图。装置500包括芯片堆叠件210，芯片堆叠件210包括在基板110上断错堆叠的8个芯片 210a-210h，从而每个半导体芯片210a-210h的一部分暴露。基板110包括其第一表面上的 导电焊盘或键合连接端120及基板110的第二表面上的用于连接到外部端子150的凸起焊 盘140。粘合层205设置在芯片堆叠件210中的每个芯片之间，成型化合物145保护芯片 堆叠件210中的芯片210a-210h及导线125a、122a、125b和122b，如上面参照图2A的实施 例的类似的描述。同样地，导线125a、122a、125b和122b可将控制信号、寻址信号和/或数 据信号传输到芯片堆叠件210中的芯片210a-210h。装置500也可包括芯片选择线(未示 出)，芯片选择线将基板110上的特定的导电焊盘连接到芯片堆叠件210中的不同的芯片 210a-210h。在一些实施例中，可通过键合引线来实现导线和/或芯片选择线。如图5所示，一级导线125a将基板110上的导电焊盘120直接连接到芯片210c 上的各个导电焊盘220，而二级导线122a将芯片210c上的焊盘220连接到芯片210c上面 的芯片210d和芯片210e上的各个焊盘220及芯片210c下面的芯片210b和210a上的各 个焊盘220。三级导线125b将芯片210e上的导电焊盘220连接到芯片210g上的各个导 电焊盘220，而四级导线122b将芯片210g上的焊盘220连接到芯片210g上面的芯片210h 上的导电焊盘220及芯片210g下面的芯片210f上的各个导电焊盘220。如此，一级导线 和三级导线125a和125b提供不直接接触的芯片之间的连接，而二级导线和四级导线122a 和122b提供紧邻的芯片之间的串行连接。应该理解的是，在一些实施例中，可以设置更少 或更多的导线和/或芯片。此外，在一些实施例中，尽管参照示出的导线具有特定的连接， 但导线的数量和/或位置可以改变。图6和图7示出了图5的封装的集成电路装置500中的信号延迟。现在参照图6 和图7，信号通过一级导线125a从基板110上的导电焊盘120传输到芯片堆叠件210中的 芯片210a-210h之一。所述信号可以为例如控制信号、寻址信号或数据信号。具体地讲，如 标号①所示，信号传输到芯片210c上的导电焊盘220。如标号②所示，所述信号随后从芯片 210c同时传输到芯片210c上面的芯片210d和210e上的各个导电焊盘220及芯片210c下 面的芯片210b和210a上的各个导电焊盘220。具体地讲，信号经二级导线122a以并行的 方式从芯片210c串行地传输到芯片210b再到芯片210a，并从芯片210c串行地传输到芯片 210d再到芯片210e。如标号③所示，信号经三级导线125b从芯片210e进一步传输到芯片 210g上的导电焊盘220。然后，如标号④所示，信号经四级导线122b以并行的方式从芯片 210g同时被传输到芯片210g上面的芯片210h上的导电焊盘220及芯片210g下面的芯片 210f上的导电焊盘220。如图7所示，传输时间t表示信号从一个芯片传输到另一个芯片所需的时间。如 此，信号从基板110上的导电焊盘120传输到堆叠件中的第三个芯片210c上的导电焊盘220所需时间为大约3t。此外，信号从芯片210c传输到芯片210c下面的芯片210a所需时 间为大约2t，而信号从芯片210c传输到芯片210c上面的芯片210e所需时间为大约2t。类 似地，信号从芯片210e传输到芯片210g所需时间为大约2t，而信号从芯片210g传输到芯 片210g下面的芯片210f和芯片210g上面的芯片210h中的每个所需时间为大约It。因 此，信号从基板110传输到芯片堆叠件210中的最后一个芯片210h所需的总传输时间仍为 大约8t(例如，从基板110到芯片210c的3t，加上从芯片210c到芯片210e的2t，加上从 芯片210e到芯片210g的2t，加上从芯片210g到芯片210h的It)。然而，芯片堆叠件210 的总信号延迟或偏移(例如，在芯片堆叠件210中的第一个芯片210c接收到信号(3t)与 最后一个芯片210h接收到信号(8t)之间的时间差)仅为大约5t。表2提供了图5的实施 例和图1B的实施例的总信号偏移之间的对比。表 2 因此，由图5的实施例提供的总的信号偏移(大约5t)使由图1B的排列提供的总 的信号偏移(大约7t)减小。因此，与将信号从直接在基板上的第一个芯片顺序地传输到 离基板最远的最后一个芯片相比，在不使用额外的电路的情况下，如图5中所示的本发明 构思的实施例还可提供在芯片210a-210h中的减小的信号偏移。图8是示出根据本发明构思的另一些实施例的封装的集成电路装置800的剖视 图。现在参照图8，装置800包括芯片堆叠件410，芯片堆叠件410包括在基板110上堆叠 的6个芯片410a-410f，粘合层405设置在芯片堆叠件410中的每个芯片之间。一级导线 125c (在图8中示出为键合引线(wirebond))直接将基板110上的导电焊盘120连接到芯片 410c上的各个导电焊盘420。第二导电通孔结构460将芯片410c上的导电焊盘电连接到芯 片410c上面的芯片410d-410f上的各个导电焊盘420及芯片410c下面的芯片410a_410b 上的各个导电焊盘420。例如，在一些实施例中，第二导电通孔460可以为硅通孔(through silicon via，TSV)。如上面参照图2A的实施例类似的描述，成型化合物145保护芯片堆叠 件410中的芯片410a-410f及第一导线125c。装置800还可包括将基板110上的特定导电 焊盘连接到芯片堆叠件410中的芯片410a-410f中的不同芯片的芯片选择线(未示出)。因此，在图8中，信号通过一级导线125c从基板110上的导电焊盘120传输到芯 片410c。所述信号可以为例如控制信号、寻址信号或数据信号。具体地讲，信号传输到芯片 410c上的导电焊盘420，芯片410c位于邻近芯片堆叠件410的中部。所述信号随后从芯片 410c同时传输到芯片410c上面的芯片410d-410f上的各个导电焊盘420及芯片410c下 面的芯片410a-410b上的各个导电焊盘420。具体地讲，信号以并行的方式从芯片410c串 行地传输到芯片410e再到芯片410f，并从芯片410c串行地被传输到芯片410b再到芯片410a,从而与信号从基板110顺序地传输到第一芯片410a到最后一个芯片410f相比，减小 了在芯片堆叠件410中的芯片410a-410f中的信号延迟或偏移。尽管在图8中示出为键合引线，但应该理解，在一些实施例中，一级导线也可被实 施为穿透模制通孔(TMV through molded via)，穿透模制通孔在成型化合物145中延伸并 直接将基板上的导电焊盘120连接到芯片410c上的各个导电焊盘420。此外，在一些实施 例中，可使用再分布线来将芯片上的导电焊盘420电连接到第二导电通孔460。图9是示出根据本发明构思的一些实施例的封装件上封装件(PoP)的集成电路 装置900的剖视图。现在参照图9，装置900包括第一封装件200a和堆叠在第一半导体 封装件200a上的第二半导体封装件200b。第一半导体封装件200a包括芯片堆叠件210， 芯片堆叠件210包括在基板110上断错堆叠的8个芯片210a-210h，从而使每个半导体芯 片210a-210h的一部分暴露。粘合层205设置在芯片堆叠件210中的每个芯片之间，成型 化合物145保护芯片堆叠件210中的芯片210a-210h。基板110包括其第一表面上的导电 焊盘(或键合连接端)120及基板110的第二表面上的用于连接到外部端子150a的凸起 焊盘140。类似地，第二封装件200b包括芯片堆叠件210'，芯片堆叠件210'包括在基板 110'上断错堆叠的8个芯片210a' -210h'，从而使每个半导体芯片210a' -210h'的 一部分暴露。粘合层205'设置在芯片堆叠件210'中的每个芯片之间，成型化合物145' 保护芯片堆叠件210'中的芯片210a' -210h'。基板110'包括其第一表面上的导电焊 盘(或键合连接端)120'及基板110'的第二表面上的用于连接到外部端子150b的凸起 焊盘140'。导电焊盘120和120'将控制信号、寻址信号和/或数据信号分别提供给芯片 210a-210h 及芯片 210a' -210h'。仍参照图9，一级导线125d直接将基板110上的导电焊盘120连接到第一封装件 200a的芯片堆叠件210的最上面的或最后的芯片210h上的各个导电焊盘。二级导线122 将芯片210h上的导电焊盘电连接到芯片堆叠件210中的芯片210h下面的芯片210g-210a 上的各个导电焊盘，从而芯片210a-210g串行连接。二级导线122'将基板110'上的导电 焊盘120'电连接到芯片堆叠件210'中的芯片210a' -210h'，从而芯片210a' -210' 串行连接。在一些实施例中，一级导线125d和/或二级导线122和122'可用键合引线来 实现。芯片堆叠件210中的芯片210h还包括芯片210h上的再分布层255，以提供芯片 210h上的导电焊盘与芯片堆叠件210'中的芯片210a' -210h'之间的电连接。具体地讲， 再分布层255提供与第二封装件200b的外部端子150b的电连接，从而第二封装件200b的 芯片210a' -210h'通过一级导线125d与第一封装件200a的键合连接端或导电焊盘120 电连接。如图9所示，外部端子150a和150b可以为焊料凸起或焊球；然而，在一些实施例 中，可用其它金属凸起或引线来提供外部端子150a和/或150b。因此，在图9中，信号通过一级导线125d从基板110上的导电焊盘120传输到芯 片210h。所述信号可以为例如控制信号、寻址信号或数据信号。所述信号随后从芯片210h 经二级导线122同时被传输到第一封装件200a中的芯片210h下面的芯片210g_210a上的 各个导电焊盘，并经外部端子150b、凸起焊盘140'、导电焊盘120'和二级导线122'传输 到芯片210h上面的第二封装件中的芯片210a' -210h'。具体地讲，信号以并行的方式从 芯片210h串行传输到芯片210g到芯片210f到芯片210e到芯片210d到芯片210c到芯片210b到芯片210a，且从芯片210h串行地被传输到芯片210a‘到芯片210b ‘到芯片210c ‘ 到芯片210d'到芯片210e'到芯片210f到芯片210g'到芯片210h'，从而减小了在第一 封装件200a中的芯片堆叠件210和第二封装件200b中的芯片堆叠件210'中的芯片中的
信号延迟和偏移。图10是示出根据本发明构思的另一些实施例的封装的集成电路装置1000的剖视 图。现在参照图10，装置1000包括芯片堆叠件210，芯片堆叠件210包括在基板110上断 错堆叠的8个芯片210a-210h，从而每个半导体芯片210a-210h的一部分暴露。芯片堆叠件 210还包括堆叠在最上面芯片210h上的控制器芯片350。控制器芯片可以构造为控制芯片 堆叠件210中的芯片210a-210h的操作。粘合层205设置在芯片堆叠件210中的每个芯片 之间，成型化合物145保护基板110上的芯片210a-210h和芯片350及导线125e、125f和 122。基板110包括其第一表面上的导电焊盘或键合连接端120及基板110的第二表面上 的用于连接到外部端子150的凸起焊盘140，外部端子可用于与外部装置的输入/输出。如图10所示，第一一级导线125e直接将基板110上的导电焊盘或键合连接端120 连接到控制器芯片350的输入端，第二一级导线125f 直接将控制器芯片350的输出端连接 到芯片堆叠件210中的芯片210a-210h之一。具体地讲，第二一级导线125f将控制器芯片 350的输出焊盘电连接到芯片堆叠件210中的芯片210d。二级导线122将芯片210d上的导 电焊盘电连接到芯片210d上面的芯片210e-210h上的各个导电焊盘及芯片210d下面的芯 片210a-210c上的各个导电焊盘。如此，二级导线122中的第一条将芯片210d串行连接到 芯片210e-210h，二级导线122中的第二条将芯片210d串行连接到芯片210c-210a。芯片 210d可置于邻近芯片堆叠件210中部，以使二级导线122的电长度(及所得的信号偏移) 基本相等。装置1000还可包括将基板110上的特定导电焊盘连接到芯片堆叠件210中的 芯片210a-210h中的不同的芯片的芯片选择线(未示出)。在一些实施例中，一级导线和/ 或二级导线和/或芯片选择线可以为键合引线。因此，在图10中，信号通过第一一级导线125e从基板110上的导电焊盘120被 传输到控制器芯片350上的导电输入焊盘，输出信号从控制器芯片350的导电输出焊盘经 第二一级导线125f传输到芯片堆叠件210中的芯片210d。来自控制器芯片350的输出信 号可以为例如控制信号、寻址信号或数据信号。所述信号随后从芯片210d经二级导线122 同时被传输到芯片210d上面的芯片210e-210h上的各个导电焊盘及芯片210d下面的芯 片210c-210a。具体地讲，信号以并行的方式从芯片210d串行地传输到芯片210e再到芯 片210f再到芯片210g再到芯片210h，并从芯片210d串行地被传输到芯片210c再到芯片 210b再到芯片210a，从而与将信号从第一芯片210a顺序传输到最后芯片210h相比，减小 了在芯片堆叠件210中的芯片210a-210h中的信号延迟。图11是示出根据本发明构思的一些实施例的存储器存储装置400的框图。现在 参照图11，存储器存储装置400包括控制器410、存储器单元420和印刷电路板430，印刷电 路板430被构造为提供控制器410和存储器单元420之间的通信。存储器存储装置400还 可包括到外部系统(未示出)的接口。因而，存储器存储装置400可被构造为将数据输入 到存储器单元420中或将数据输出到外部系统。存储器单元420包括上面描述的一个或更 多个多芯片封装件。具体地讲，存储器单元420可包括上面参照图2-图10讨论的一个或 多个实施例。在一些实施例中，存储器存储装置400可以为多媒体卡(MMC)、安全数字(SD)卡或固态驱动器(SSD)。图12是示出根据本发明构思的一些实施例的包括封装的集成电路装置的电子系 统500框图。如图12所示，系统500包括处理器510、输入/输出(I/O)单元530和存储器 单元520。总线540将处理器510、存储器单元520和I/O单元530通信结合。处理器510 和/或存储器单元530包括如上面描述的一个或多个封装的集成电路装置。具体地讲，处 理器510和/或存储器单元520可包括上面参照图2-10讨论的一个或多个实施例。本发明构思的实施例可以在任何使用基于半导体的存储器(如闪存、动态随机存 取存储器(DRAM)、静态随机存取存储器(SRAM)、铁电随机存取存储器(FeRAM)、相变随机存 取存储器(PRAM)、磁随机存取存储器(MRAM)和/或电阻随机存取存储器(RRAM))的电子装 置中。这种电子装置的例子包括计算机系统、移动/便携装置(例如移动电话、MP3播放器 和导航系统)和/或家用电器。尽管已经参照本发明构思的示例性实施例具体示出并描述了本发明的构思，但本 领域普通技术人员应该理解的是，在不脱离由权利要求限定的本发明构思的精神和范围的 情况下，可以在此作出各种形式和细节上的改变。
权利要求
一种封装的集成电路装置，包括基板，包括位于基板上的导电焊盘；芯片堆叠件，位于基板上，芯片堆叠件包括多个芯片；一级导线，将基板上的焊盘电连接到芯片堆叠件中的所述多个芯片中的一个芯片上的导电焊盘；二级导线，将芯片堆叠件中的所述多个芯片中的所述一个芯片上的焊盘电连接到所述多个芯片的所述多个芯片中的所述一个芯片上面的芯片和下面的芯片上的各个导电焊盘。
2.如权利要求1的装置，其中，一级导线被构造为将信号从基板上的焊盘传输到芯片 堆叠件中的所述多个芯片中的所述一个芯片上的焊盘，二级导线被构造为在响应在位于芯 片堆叠件中的所述多个芯片中的所述一个芯片接收所述信号的同时，将所述信号从所述多 个芯片中的所述一个芯片传输到所述多个芯片中的位于所述多个芯片中的所述一个芯片 上面的芯片和下面的芯片。
3.如权利要求2的装置，其中，二级导线中的第一二级导线将所述多个芯片中的所述 一个芯片串行地连接到所述多个芯片中的位于所述多个芯片中的所述一个芯片上面的芯 片，二级导线中的第二二级导线将所述多个芯片中的所述一个芯片串行地连接到所述多个 芯片的所述多个芯片中的所述一个芯片下面的芯片，在所述多个芯片中的所述一个芯片处 接收所述信号后，在所述多个芯片中的相似地位于所述多个芯片中的所述一个芯片的相对 侧的芯片处接收信号的时间延迟基本相似。
4.如权利要求2的装置，所述装置还包括三级导线，将在所述多个芯片中连接到二级导线中的一条二级导线的最后一个芯片上 的各个焊盘中的一个焊盘连接到多个芯片中的另一个芯片上的导电焊盘，并被构造为将信 号传输到所述多个芯片中的所述另一个芯片上的导电焊盘，所述多个芯片中的所述另一个 芯片不直接在所述最后一个芯片上；四级导线，将芯片堆叠件中的所述多个芯片中的所述另一个芯片上的导电焊盘连接到 所述多个芯片的所述多个芯片中的所述另一个芯片上面的芯片和下面的芯片上的各个导 电焊盘，并且被构造为同时将所述信号传输到所述各个导电焊盘。
5.如权利要求1的装置，其中，经一级导线和二级导线传输的所述信号包括寻址信号、 数据信号和控制信号中的至少一种。
6.如权利要求1的装置，其中，所述多个芯片中的所述一个芯片位于芯片堆叠件中邻 近芯片堆叠件的中部位置，从而每条二级导线包括相似的电长度。
7.如权利要求1的装置，其中，所述多个芯片中的所述一个芯片和位于所述多个芯片 中的所述一个芯片下面的芯片限定第一多芯片封装件的第一芯片堆叠件，所述多个芯片中 的所述一个芯片上面的芯片限定第二多芯片封装件的第二芯片堆叠件，以提供封装件上封 装件(PoP)结构，第二多芯片封装件包括第二基板，第二基板具有在堆叠基板上的第二芯 片堆叠件，第二基板包括在第二基板上的导电焊盘和电连接到第一芯片堆叠件中的所述多 个芯片中的所述最后一个芯片上的焊盘的外部端子，二级导线中的一条二级导线将第二基 板上的焊盘连接到第二芯片堆叠件中的多个芯片。
8.如权利要求1的装置，其中，一级导线包括第一一级导线，将基板上的焊盘连接到被构造为控制芯片堆叠件中的所述多个芯片的操作的控制器芯片；第二一级导线，将控制器芯片连接到芯片堆叠件中的所述多个芯片中的所述一个芯片。
9.如权利要求1的装置，其中，一级导线包括直接将基板上的焊盘连接到所述多个芯 片中的所述一个芯片的键合引线和穿透模制通孔(TMV)中的至少一种，二级导线分别包括 导电通孔，导电通孔延伸穿过所述多个芯片中的所述一个芯片的上面的芯片和下面的芯 片。
10.如权利要求1的装置，其中，芯片堆叠件中的多个芯片包括闪存芯片、动态随机存 取存储器芯片、静态随机存取存储器芯片、电阻随机存取存储器芯片和磁随机存取存储器 芯片中的一种。
11.如权利要求10的集成电路装置，其中，芯片堆叠件中的多个芯片包括8个或8个以 上的存储器芯片。
12.—种存储器存储装置，包括控制器；存储器单元；印刷电路板，被构造为提供控制器和存储器单元之间的通信，控制器和存储器单元位 于印刷电路板上，其中，存储器单元包括至少一个根据权利要求1所述的封装的集成电路装置。
13.一种电子系统，包括处理器；存储器单元；输入/输出单元；总线，将处理器、存储器单元和输入/输出单元通信结合，其中，处理器和存储器单元中的至少一种包括至少一个根据权利要求1所述的封装的 集成电路装置。
14.一种操作集成电路装置的方法，所述集成电路装置包括基板和包括在基板上的多 个芯片的芯片堆叠件，所述方法包括如下步骤将信号从基板上的导电焊盘通过一级导线传输到芯片堆叠件中的多个芯片中的一个 芯片，所述一级导线将基板上的焊盘连接到所述多个芯片中的所述一个芯片上的导电焊 盘，其中，所述多个芯片中的所述一个芯片不直接在基板上；然后通过二级导线将所述信号同时从芯片堆叠件中的所述多个芯片中的所述一个芯 片传输到多个芯片的所述多个芯片中的所述一个芯片的上面的芯片和下面的芯片，所述二 级导线将所述多个芯片中的所述一个芯片上的焊盘连接到所述多个芯片中的所述一个芯 片的上面的芯片和下面的芯片上的各个焊盘。
15.如权利要求14的方法，其中，通过二级导线同时传输所述信号的步骤包括通过二级导线中的第一二级导线串行地将所述信号传输到所述多个芯片中的位于所 述多个芯片中的所述一个芯片上面的芯片，第一二级导线将所述多个芯片中的所述一个芯 片连接到所述多个芯片中的位于所述多个芯片中的所述一个芯片上面的芯片；通过二级导线中的第二二级导线串行地将所述信号传输到所述多个芯片中的位于所述多个芯片中的所述一个芯片下面的芯片，第二二级导线将所述多个芯片中的所述一个芯 片连接到所述多个芯片中的位于所述多个芯片中的所述一个芯片下面的芯片，在所述多个芯片中的所述一个芯片处接收所述信号后，在所述多个芯片中的相似地位 于所述多个芯片中的所述一个芯片的相对侧的芯片接收信号的时间延迟基本相似。
16.如权利要求14的方法，所述方法还包括如下步骤通过三级导线将所述信号从连接到二级导线中的一条二级导线的多个芯片中的最后 一个芯片上的各个焊盘中的一个焊盘传输到多个芯片中的另一个芯片上的导电焊盘，所述 另一个芯片不直接在所述多个芯片中的所述最后一个芯片上；通过四级导线将所述信号从芯片堆叠件中的所述多个芯片中的所述另一个芯片上的 焊盘同时传输到所述多个芯片中的在所述多个芯片中的所述另一个芯片上面的芯片和下 面的芯片上的各个导电焊盘。
17.如权利要求14的方法，其中，所述信号包括寻址信号、数据信号和控制信号中的至 少一种。
18.如权利要求14的方法，其中，所述多个芯片中的所述一个芯片位于芯片堆叠件中 邻近芯片堆叠件中部的位置，从而每条二级导线包括相似的电长度。
19.如权利要求14的方法，其中，所述多个芯片中的所述一个芯片和所述多个芯片中 的所述一个芯片下面的芯片限定第一多芯片封装件的第一芯片堆叠件，所述多个芯片中的 位于所述多个芯片中的所述一个芯片上面的芯片限定第二多芯片封装件的第二芯片堆叠 件，以提供封装件上封装件结构，第二多芯片封装件包括第二基板，第二基板具有堆叠在第 二基板上的第二芯片堆叠件，第二基板包括在第二基板上的导电焊盘和电连接到第一芯片 堆叠件中的所述多个芯片中的所述一个芯片上的焊盘的外部端子，二级导线中的一条二级 导线将第二基板上的焊盘连接到第二芯片堆叠件中的多个芯片。
20.如权利要求14的方法，其中，一级导线包括第一一级导线，将基板上的焊盘连接到构造为控制芯片堆叠件中的所述多个芯片的操 作的控制器芯片；第二一级导线，将控制器芯片连接到芯片堆叠件中的所述多个芯片中的所述一个芯片，其中，将所述信号从基板上的焊盘传输到芯片堆叠件中的所述多个芯片中的所述一个 芯片的步骤包括通过第一一级导线将信号从基板传输到控制器芯片；通过二级导线将所述信号从控制器芯片传输到芯片堆叠件中的所述多个芯片中的所 述一个芯片。
21.如权利要求14的方法，其中，一级导线包括直接将基板上的焊盘连接到所述多个 芯片中的所述一个芯片的键合引线和穿透模制通孔中的至少一种，二级导线分别包括导电 通孔，导电通孔延伸穿过所述多个芯片中的位于所述多个芯片中的所述一个芯片的上面的 和下面的芯片。
全文摘要
本发明提供一种封装的集成电路装置。封装的集成电路装置包括基板，包括基板上的导电焊盘；芯片堆叠件，包括基板上的多个芯片。一级导线，将基板上的焊盘电连接到芯片堆叠件中的所述多个芯片中的一个芯片上的导电焊盘。二级导线，将所述多个芯片中的所述一个芯片上的焊盘电连接到所述多个芯片中的所述一个芯片的上面和下面的芯片上的各个导电焊盘。一级导线可被构造为将信号从基板上的焊盘传输到所述多个芯片中的所述一个芯片上的焊盘。在所述多个芯片处接收所述信号后，二级导线可被构造为同时将所述信号从所述多个芯片中的所述一个芯片传输到位于芯片堆叠件中的所述多个芯片中的所述一个芯片上面的和下面的芯片。还讨论了相关的操作方法。
文档编号G11C7/10GK101866915SQ20101016194
公开日2010年10月20日 申请日期2010年4月15日 优先权日2009年4月15日
发明者洪英硕 申请人:三星电子株式会社