专利名称：一种降低存储器读干扰的电路及方法
技术领域：
本发明涉及集成电路中存储器设计技术领域，尤其涉及一种降低存储器读干扰的电路及方法，是一种利用两级译码技术对字线进行分离的抗干扰方法。
背景技术：
目前，存储器已被广泛地应用于数据存储的领域。存储器具有多个存储单元，这些存储单元通常被配置成存储阵列的形式，其中每一列存储单元组成位线，每一行的存储单元组成字线。每一个存储单元含有一个存储管，其漏端连接到位线，源端连接到源线，整个存储阵列的衬底连接在一起。通常情况下，每一个存储单元存储一位二进制数值，“1”表示被擦除的单元，“0”表示被编程的单元；在多位存储中，一个存储单元能存储几位二进制数值，它的每一位都能表示成“1”或“0”。当存储单元的栅极电压大于沟道电压时，沟道中的电子就有可能跃迁到浮栅中去，使浮栅中电荷数量增加，即发生弱编程干扰；相反当存储单元的栅极电压小于沟道电压时，会发生弱擦除干扰，从而使浮栅中电荷数量减少。而在浮栅型存储器中，存储单元所存储的数值，主要由存储单元中浮栅所存储的电荷数量来决定。因此，当浮栅中存储的电荷数量发生变化时，存储单元中的存储数据也会相应的发生改变，即存储器中出现误存储现象。当浮栅型存储器进行读取操作时，选中的存储单元的栅极一般要加上一个读取电压，不选中的存储单元其栅极电压则希望为零电平，以其降低弱编程干扰。然而，在存储器阵列中，选中的存储单元所在行的所有存储单元的栅极电压均为读取电压，这就使同一条字线上不被选中的存储单元受到弱编程的干扰，从而降低了数据的保持特性。为了提高数据保持特性，通常的做法是把存储阵列的块做小，然而这种做法会导致行高压译码电路成倍的增加，最终导致存储阵列的有效密度下降，增大了单位存储容量的成本。
发明内容
(一)要解决的技术问题本发明针对现有技术中存储器的数据保持特性低，存储阵列的存储密度小，以及单位存储容量高等不足，提供了一种降低存储器读干扰的电路及方法。( 二 )技术方案为达到上述目的，本发明提供了一种降低存储器读干扰的电路，该电路包括全局字线101，该全局字线101是在一个存储块中连接所有存储子块的导线，该导线通过译码开关107与所有本地字线102相连接；本地字线102，该本地字线102是在一个存储子块中，与同一行所有存储单元的栅端相连接的导线；存储块103，该存储块103是在存储器中根据编程干扰特性来划分的一定容量的存储阵列；
3
存储子块104，该存储子块104是对存储块103进行划分得到的一定容量的存储阵列；位线译码电路105;高压切换电路106 ；以及译码开关107，由高压PM0S401和高压NM0S402构成。上述方案中，所述存储块103中，同一列上所有存储单元的漏端或源端都直接连接到同一根位线上；同一行上所有存储单元的栅端通过译码开关107连接到同一根全局字线上。上述方案中，所述存储子块104中，同一列上所有存储单元的漏端或源端都直接连接到同一根位线上，同一行上所有存储单元的栅端直接连接到同一根本地字线上，且存储子块104与存储子块104之间必须通过译码开关107和全局字线101才能相连通。上述方案中，所述高压PM0S401的源端与全局字线101相连接，漏端与本地字线 102相连接，栅端与译码控制信号C1403相连接，衬底与衬底控制信号C2404相连接。上述方案中，所述高压NM0S402的漏端与全局字线相连接，源端与本地字线相连接，栅端接地电位，衬底与衬底控制信号C3405相连接。为达到上述目的，本发明还提供了一种降低存储器读干扰的方法，该方法对字线采用两级译码技术，将传统存储块划分成块和子块，在存储器进行读取操作时，读取电压仅加载在选中子块的字线上，而未选中子块的字线电压为零。上述方案中，该方法还包括在存储器进行读取操作时，存储器仅对选中的子块进行读取操作。上述方案中，该方法还包括在存储器进行编程和擦除操作时，存储器对整个块进行编程和擦除操作。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果本发明提供的这种降低存储器读干扰的电路及方法，对字线采用两级译码技术， 使传统存储块划分成块和子块的两种管理形式，在编程和擦除时，存储器对整个块进行编程和擦除操作；在读取时，存储器仅对选中的子块进行读取操作，这样就能使读取操作带来的干扰降低到最小，从而提高存储数据的保持特性。通过采用该方法，可以使存储器在存储密度不变的情况下，数倍的增加数据保持特性，提高存储器的可靠性；或者在数据保持特性不变的情况下，提高存储器的存储密度，降低单比特存储容量的成本。
为了更进一步说明本发明的内容，以下结合附图，对本发明做详细的描述图1为本发明实施例中降低存储器读干扰的电路的示意图；图2为本发明实施例中全局位线与本地位线的连接示意图；图3是本发明实施例中所用高压晶体管的剖视图；图4是本发明实施例中译码开关的电路图；图5是本发明实施例中译码开关的工作时序图；图6是本发明实施例中译码开关工作时字线电压变化示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。图1为本发明实施例中降低存储器读干扰的电路的示意图。如图1所示，所述降低存储器读干扰的电路包括全局字线101，本地字线102，存储块103，存储子块104，位线译码电路105，高压切换电路106，译码开关107。其中，存储块包含存储子块，本地字线是与存储子块中存储单元栅极相连的导线，全局字线是连接所有存储子块的导线，全局字线通过译码开关与本地字线相连，译码开关的状态由位线译码电路和高压切换电路控制。图2为本发明实施例中全局位线与本地位线的连接示意图。如图2所示，本地字线通过一对开关S” S2和全局字线相连，S1为高压NMOS开关，S2为高压PMOS开关。开关 201、开关204、开关205是高压PMOS开关；开关202、开关203、开关206是高压NMOS开关。图3是本发明实施例中所用高压晶体管的剖视图。如图3所示，301为硅片的ρ型衬底，302为高压PMOS的高压N阱，303为三阱工艺中的深N阱，304为高压NMOS的高压P 阱。由于译码开关的漏端电压即可为正高压，也可为负高压，为了保证高压晶体管的衬底和源漏之间处于反偏状态，组成译码开关的高压晶体管的衬底电压也必须随着存储器的工作状态改变也变化。图4是本发明实施例中译码开关的电路图。所述的译码开关包含高压PM0S401和高压NM0S402，其中高压PMOS的源端与全局字线相连，漏端与本地字线相连，栅端与译码控制信号Cl相连，衬底与衬底控制信号C2相连；高压NMOS的漏端与全局字线相连，源端与本地字线相连，栅端接地电位，衬底与衬底控制信号C3相连。图5是本发明实施例中译码开关的工作时序图。如图5所示，本实施例中，存储器的操作分三个状态编程操作、擦除操作、读取操作。其中，曲线501为高压PMOS的栅极控制信号，502为高压PMOS的衬底控制信号，503为高压NMOS的衬底控制信号。在编程操作时，高压PMOS的栅极控制信号Cl为零电位，高压PMOS的衬底控制信号C2为编程高压(Vraffi，大小等于全局字线电压)，高压NMOS的衬底控制信号C3为零电位。 因此高压NMOS关闭，高压PMOS导通，全局字线电压通过高压PMOS传到本地字线，当位线、 源端和衬底加上合适的电压时，选中的存储单元便能进行编程操作。在擦除操作时，高压 PMOS的栅极控制信号Cl为零电位，高压PMOS的衬底控制信号C2等于电源电压，高压NMOS 的衬底控制信号C3为负高压(Vekase，大小等于全局字线电压)。因此高压PMOS关闭，高压 NMOS导通，全局字线电压通过高压NMOS传到本地字线，当位线、源端和衬底加上合适的电压时，选中的存储单元进行擦除操作。在读取操作时，选中的本地字线对应的高压PMOS的栅极控制信号Cl为零电位，未选中的本地字线对应的高压PMOS的栅极控制信号Cl为读取电压(Vkead,大小等于全局字线电压)，高压PMOS的衬底控制信号C2等于读取电压，高压 NMOS的衬底控制信号C3为零电位。因此高压NMOS关闭，选中的本地字线对应的高压NMOS 导通，全局字线电压通过高压NMOS传到选中的本地字线，当位线、源端和衬底加上合适的电压时，选中的存储单元进行读取操作。如图6所示，曲线601为三种工作状态下全局字线的电压变化情况，602为读取时选中的本地字线的电压变化情况，603为读取时未选中的本地字线的电压变化情况。
在所有的操作过程中，三阱工艺中高压NMOS的深N阱恒接电源电压，硅片的ρ型衬底接零电位。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种降低存储器读干扰的电路，其特征在于，该电路包括全局字线(101)，该全局字线(101)是在一个存储块中连接所有存储子块的导线，该导线通过译码开关(107)与所有本地字线(102)相连接；本地字线(102)，该本地字线(10 是在一个存储子块中，与同一行所有存储单元的栅端相连接的导线；存储块(103)，该存储块(10 是在存储器中根据编程干扰特性来划分的一定容量的存储阵列；存储子块(104)，该存储子块(104)是对存储块(10 进行划分得到的一定容量的存储阵列；位线译码电路(105)；高压切换电路(106)；以及译码开关(107)，由高压PMOS (401)和高压NMOS (402)构成。
2.根据权利要求1所述的降低存储器读干扰的电路，其特征在于，所述存储块(103) 中，同一列上所有存储单元的漏端或源端都直接连接到同一根位线上；同一行上所有存储单元的栅端通过译码开关(107)连接到同一根全局字线上。
3.根据权利要求1所述的降低存储器读干扰的电路，其特征在于，所述存储子块(104) 中，同一列上所有存储单元的漏端或源端都直接连接到同一根位线上，同一行上所有存储单元的栅端直接连接到同一根本地字线上，且存储子块(104)与存储子块(104)之间必须通过译码开关(107)和全局字线(101)才能相连通。
4.根据权利要求1所述的降低存储器读干扰的电路，其特征在于，所述高压PM0S(401) 的源端与全局字线(101)相连接，漏端与本地字线(10 相连接，栅端与译码控制信号 Cl (403)相连接，衬底与衬底控制信号C2(404)相连接。
5.根据权利要求1所述的降低存储器读干扰的电路，其特征在于，所述高压NMOS(402) 的漏端与全局字线相连接，源端与本地字线相连接，栅端接地电位，衬底与衬底控制信号 C3 (405)相连接。
6.一种降低存储器读干扰的方法，应用于权利要求1所述的电路，其特征在于，该方法对字线采用两级译码技术，将传统存储块划分成块和子块，在存储器进行读取操作时，读取电压仅加载在选中子块的字线上，而未选中子块的字线电压为零。
7.根据权利要求6所述的降低存储器读干扰的方法，其特征在于，该方法还包括在存储器进行读取操作时，存储器仅对选中的子块进行读取操作。
8.根据权利要求6所述的降低存储器读干扰的方法，其特征在于，该方法还包括 在存储器进行编程和擦除操作时，存储器对整个块进行编程和擦除操作。
全文摘要
本发明公开了一种降低存储器读干扰的电路及方法。该电路包括全局字线、本地字线、存储块、存储子块、位线译码电路、高压切换电路和译码开关。该方法对字线采用两级译码技术，将传统存储块划分成块和子块，在编程和擦除时，存储器对整个块进行编程和擦除操作；在读取时，存储器仅对选中的子块进行读取操作，存储器在读取操作时，读取电压仅加载在选中子块的字线上，而未选中子块的字线电压为零，这样就能使读取操作带来的干扰降低到最小，提高存储数据的保持特性。利用本发明，可使存储器在存储密度不变的情况下，数倍的增加数据保持特性，提高存储器的可靠性；或者在数据保持特性不变的情况下，提高存储器的存储密度，降低单比特存储容量的成本。
文档编号G11C16/06GK102237131SQ20101016224
公开日2011年11月9日 申请日期2010年4月28日 优先权日2010年4月28日
发明者刘明, 柳江, 王琴 申请人:中国科学院微电子研究所