可缩小布局面积的半导体存储器件的制作方法

专利名称：可缩小布局面积的半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，特别是涉及向SRAM (Static RandomAccess Memory 静态随机存取存储器)的存储单元的阱(well)供给规定电压的单元。
背景技术：
近年来，伴随便携式终端设备的普及，高速处理声音和图像之类的大量数据的数 字信号处理的重要性在不断提高。作为装载于这样的便携式终端设备中的半导体存储器 件，可进行高速的存取处理的SRAM占据重要的位置。SRAM的存储单元(memory cell)由P沟道MOS晶体管和N沟道MOS晶体管构成， 各自在N阱区和P阱区分别形成。图16是一般的存储器阵列(memory array)的概略图。参照图16，存储器阵列具有被集成配置成矩阵状的存储单元MC。对存储单元MC的N阱区和P阱区的供电(阱供电)也可对每个存储单元进行，但 在对各存储单元单独进行供电的情况下，由于必须分别确保用于阱供电的布线连接用的区 域，所以单个存储单元MC的面积增大。即，整个存储器阵列的面积增大。因此，通常，阱供电不是采用分别对每个存储单元进行供电的方式，而是采用对每 多个单元执行供电的方式。在此处，作为一例，示出了设置用于沿Y方向对各列、对每4个存储单元执行阱供 电的单元PMC(以下，也仅称为供电单元(powerfeed cell))的情况。再有，沿X方向设置 多个供电单元，构成供电单元行。在图16中，示出了由多个供电单元构成的2个供电单元 行。图17是存储单元MC的电路结构图。参照图17，存储单元MC包含晶体管PT1、PT2、NT1 NT4。再有，作为一例，晶体管 PTI、PT2是P沟道MOS晶体管。另外，作为一例，晶体管NTl NT4是N沟道MOS晶体管。在此处，晶体管NT3、NT4是设置在位线BL和与位线BL配对的补位线/BL与存储 节点之间的1对存取晶体管(access transistor).另外，晶体管PTI、PT2是设置在存储 节点与高侧电源电压之间的1对负载晶体管。另外，晶体管NT1、NT2是设置在存储节点与 低侧电源电压之间的1对驱动晶体管。用该负载晶体管和驱动晶体管在存储单元MC内形 成2个倒相器(inverter)。具体地说，晶体管PTl被配置在高侧电源电压ARVDD (以下，也称为电压ARVDD)与 存储节点Ndl之间，其栅极与存储节点Nd2进行电耦合。晶体管NTl被配置在存储节点Ndl下，也称为电压VSS)之间，其栅极与存储节点Nd2进行电耦合。 晶体管PT2被配置在电压ARVDD与存储节点Nd2之间，其栅极与存储节点Ndl进行电耦合。 晶体管NT2被配置在存储节点Nd2与电压ARVSS之间，其栅极与存储节点Ndl进行电耦合。晶体管PT1、PT2和NT1、NT2形成用于保持存储节点M和N2的信号电平的2个 CMOS倒相器，通过交叉耦合(cross-coupled)构成CMOS型的触发器(flip-flop)。晶体管NT3被配置在存储节点Ndl与位线BL之间，其栅极与字线WL进行电耦合。 晶体管NT4被配置在存储节点Nd2与位线/BL之间，其栅极与字线WL进行电耦合。对存储节点Ndl和Nd2的数据写入和读出通过响应于字线WL的激活的晶体管NT3 和NT4的导通，并通过存储节点Ndl和Nd2与位线BL和/BL分别进行电耦合来执行。例如，在字线WL未被激活，晶体管NT3和NT4关断的情况下，根据保持在存储节点 Ndl和Nd2上的数据电平，构成各个CMOS倒相器的N沟道MOS晶体管和P沟道MOS晶体管 中的一方导通。随之，根据保持在存储单元MC中的数据电平，存储节点Ndl和Nd2分别与 对应于数据的“H”电平的高侧电源电压和对应于数据的“L”电平的低侧电源电压之中的一 方和另一方进行电耦合。于是，在字线WL未被激活的备用状态时，将数据保持在存储单元MC内成为可能。另外，在该结构中，对作为P沟道MOS晶体管的晶体管PT1、PT2的背栅极即N阱区 供给高侧电源电压VDDB (以下，也称为N阱电压VDDB)，对作为N沟道MOS晶体管的晶体管 NTl ΝΤ4的背栅极即P阱区供给低侧电源电压VSSB(以下，也称为P阱电压VSSB)。艮口， 对形成存储单元MC的P沟道MOS晶体管的N阱区，供给N阱电压VDDB ；对形成N沟道MOS 晶体管的P阱区，供给P阱电压VSSB。特别是，在该结构中，形成可各自独立地供给高侧电源电压ARVDD和VDDB以及低 侧电源电压ARVSS和VSSB的结构。即，通过各自独立地供给用于驱动存储单元MC的电压 ARVDD、ARVSS和用于阱供电的N阱电压VDDB、VSSB，可增强阱电压，从而改善软错误的耐受性等。图18是说明现有的存储器阵列的存储单元和供电单元的布局图形(layout pattern)的图。参照图18，在此处，与列对应地在2个存储单元MC之间设置供电单元PMCP，示出 了 4个存储单元MC和2个供电单元PMCP。另外，配置用于形成存储单元MC和供电单元 PMCP的有源区的P阱区和N阱区在列方向即Y方向延伸，在行方向即X方向被交替配置。另外，存储单元MC和供电单元PMCP重复对边界区域呈镜面对称的布局(layout) 而被配置，存储单元MC和供电单元PMCP在Y方向呈镜面对称地配置有源区(active region)和布线。另外，在此处，在未图示的存储单元列上，在邻接的存储单元MC彼此之间 在X方向呈镜面对称地配置有源区和布线。存储单元MC和供电单元PMCP的布线连接等虽然不同，但为了使布局图形均勻，对 供电单元PMCP而言，也采用与存储单元MC同样的布局图形来配置有源区和布线。S卩，在列 方向，供电单元PMCP采用与邻接的存储单元MC在X方向有镜面对称关系的与存储单元MC 的布局图形同样的伪(dummy)布局图形来形成。通过采用该布局图形，可保持单元布局的布局图形的连续性，使降低了图形分散 性的均勻的布局图形成形。
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图19是说明图18所示的单元布局的一部分的图。参照图19，在此处示出了存储单元列的2个存储单元MC和设置在其间的供电单元 PMCP。以下，说明存储单元MC和供电单元PMCP的布局图形。图20是说明存储单元MC的布局图形的图。图20(a)示出了存储单元MC的基底部分(underlying portion)的布局图形。参照图20(a)，在Y方向上N型的N阱区被配置成呈线性延伸，在N阱区的两侧配 置P型的P阱区。在N阱区形成负载晶体管，在P阱内设置存取晶体管和驱动晶体管。这 些N阱区和P阱区在列方向延伸配置，采用这些N阱区和P阱区形成排成一列的存储单元 MC。具体地说，在P阱区，形成在Y方向延伸的矩形形状的晶体管形成用有源区(以 下，也仅称为有源区)100。与有源区100分别交叉地在X方向配置构成存储节点的多晶硅 布线105和多晶硅布线104。多晶硅布线105被配置成延伸到N阱区内。另外，多晶硅布线 104被配置在P阱区内。在多晶硅布线104、105之间配置用于形成存储节点的接触(contact) 110。在有 源区100被多晶硅布线105分割后的外侧区域，配置用于对后述的位线BL取作接触的接触 111。另外，在有源区100被多晶硅布线104分割后的外侧区域，配置用于对后述的供给电 压ARVSS的布线取作接触的接触109。另外，在多晶硅布线104的上部，构成栅极区，配置用于对后述的字线WL取作接触 的接触108。在N阱区，在Y方向延伸的矩形形状的有源区102、103相互隔开并且在Y方向错 开配置。多晶硅布线105在X方向延伸配置，使其横切有源区102。对有源区103，也配置 在X方向延伸的多晶硅布线107。在有源区102被多晶硅布线105分割后的外侧区域，配置 用于对供给电压ARVDD的布线取作接触的接触112。另外，在有源区103被多晶硅布线107 分割后的外侧区域，配置用于对供给电压ARVDD的布线取作接触的接触115。在有源区102，形成对多晶硅布线107与被多晶硅布线105进行了栅极隔离的有 源区共同地取作接触的共有接触(共用接触)113。另外，在有源区103，形成对多晶硅布线 105与被多晶硅布线107进行了栅极隔离的有源区共同地取作接触的共有接触114。通过 形成该共有接触113，不用1层金属，即可由1个接触实现对有源区102和多晶硅布线107 两者的电接触。再有，通过形成共有接触114，从而不用1层金属，即可由1个接触实现对有 源区103和多晶硅布线105两者的电接触。在另一 P阱区，形成在Y方向延伸的矩形形状的有源区101。在X方向配置多晶硅 布线106和从N阱区延伸设置的多晶硅布线107，使之分别与有源区101交叉。多晶硅布线 106被配置在P阱区内。在多晶硅布线106、107之间还配置用于形成另一存储节点的接触117。在有源区 101被多晶硅布线107分割后的外侧区域，配置用于对后述的补位线/BL取作接触的接触 116。另外，在有源区101被多晶硅布线106分割后的外侧区域，配置用于对后述的供给电 压ARVSS的布线取作接触的接触118。另外，在多晶硅布线106的上部，构成栅极区，配置用 于对后述的字线WL取作接触的接触119。
该位线BL、/BL的接触的位置和供给电压ARVSS的接触的位置关系在有源区100 和101内分别处于对称的位置。再有，在此处，被图示的虚线包围的区域是为了形成P沟道MOS晶体管的杂质区而 对N阱区的有源区102、103进行P型的离子注入的区域。再有，对未被虚线包围的区域，执 行N型的离子注入。图20(b)示出了直至存储单元MC的第1层的金属布线层(也称为第1层)的布 局图形。如图20(b)所示，在第1层上设置与接触108电连接的金属123。另外，还设置与 接触111电连接的金属122。另外，还设置使构成存储节点的接触110与共有接触113电耦 合的金属128。设置与接触112电连接的金属127。设置使构成存储节点的接触117与共 有接触114电耦合的金属129。另外，还设置与接触118电连接的金属126、与接触119连 接的金属120、以及与接触116连接的金属121。图20 (c)示出了直至存储单元MC的第2层的金属布线层(也称为第2层)的布 局图形。如图20(c)所示，在第2层上设置经接触130与金属122电耦合的金属131。另 外，还设置经接触132与金属123电耦合的金属133。另外，还设置经接触134与金属124 电耦合的金属135。另外，还设置分别经接触136和138与金属127和125电耦合的共同的 金属137。另外，还设置经接触139与金属126电耦合的金属140。另外，还设置经接触142 与金属120电耦合的金属141。另外，还设置经接触143与金属121电耦合的金属144。在此处，金属135和金属140分别构成位线BL、/BL0另外，金属137构成供给电 压ARVDD的电源线。图20(d)示出了直至存储单元MC的第3层的金属布线层(也称为第3层)的布 局图形。如图20(d)所示，在第3层上设置经接触150与金属131电耦合的金属151。另 外，还设置经接触152、153与金属133电耦合的金属154。另外，还设置经接触155与金属 144电耦合的金属156。在此处，金属151构成供给电压ARVSS的电源线。金属154构成字线WL。另外，金 属156构成供给电压ARVSS的电源线。S卩，用第2层和第3层的金属布线层，形成电源线、位线BL、/BL和字线WL。图21是说明现有的供电单元PMCP的布局图形的图。图21(a)示出了供电单元PMCP的基底部分的布局图形。参照图21 (a)，在Y方向上N型的N阱区被配置成呈线性延伸，在N阱区的两侧配 置P型的P阱区。将这些N阱区和P阱区与存储单元MC共有，在列方向延伸配置，在这些 N阱区和P阱区形成用于采用作为伪布局图形而形成的晶体管形成用有源区来执行阱供电 的供电单元。具体地说，在供电单元的P阱区的中央区域，设置用于供给阱电压的伪有源区 207。另外，在另一 P阱区的中央区域，设置用于同样地供给阱电压的伪有源区208。另外， 在N阱区的中央区域，设置用于供给阱电压的伪有源区204。然后，在上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界区域，示出了列方向的存储单元MC的上述有源区100。如上所述，在存储单元列上邻接的存储 单元MC彼此之间形成布局图形，使之沿X方向呈镜面对称，有源区100沿Y轴方向延伸配 置，但在此处，为了形成供电单元，有源区100形成不在供电单元内延伸配置的结构。同样 地，对有源区103和101而言，也形成不在供电单元内延伸配置的结构。同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供电单元 的边界区域，示出了用于形成下侧的邻接存储单元MC的有源区200，如上所述，为了形成供 电单元，有源区200形成不在供电单元内延伸配置的结构。同样地，对有源区203、201而言， 也形成不在供电单元内延伸配置的结构。然后，形成为了保持布局图形的连续性而配置伪多晶硅布线的结构。具体地说，沿 X方向设置伪多晶硅布线222 225，使之与邻接的存储单元MC的布局图形呈镜面对称。 在上侧区域，多晶硅布线225沿X方向侧配置在有源区100的端部区域，多晶硅布线224沿 X方向延伸配置在有源区103和101的端部区域。另外，在下侧区域，多晶硅布线223沿X 方向侧延伸配置在有源区201的端部区域，多晶硅布线222沿X方向侧延伸配置在有源区 200,203的端部区域。然后，与多晶硅布线222 225电耦合的接触是为了保持布局图形的连续性而配置的。具体地说，配置对多晶硅布线222和伪有源区204取作共同的接触的共有接触 219。另外，对多晶硅布线223配置接触217。另外，配置对多晶硅布线224和伪有源区204 取作共同的接触的共有接触216。另外，对多晶硅布线225配置接触213。然后，在伪有源区207内，配置用于与对P阱供电的供给P阱电压VSSB的电源线取 作接触的接触209。另外，在伪有源区204内，配置用于与供给对N阱供电的N阱电压VDDB 的电源线取作接触的接触210。在伪有源区208内，配置用于与对P阱供电的供给P阱电压 VSSB的电源线取作接触的接触211。再有，在此处，被图示的虚线包围的区域是对P阱区的有源区207、208进行P型的 离子注入的区域。再有，对未被虚线包围的区域，执行N型的离子注入。图21(b)示出了直至供电单元PMCP的第1层金属布线层的布局图形。如图21(b)所示，在第1层上设置与接触213和接触209电连接的金属236。另 外，还设置与共有接触216、219和接触210电连接的金属235。另外，还设置与接触211和 接触217电连接的金属231。在上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界区域，列 方向的存储单元MC的经接触连接上述有源区100、101、103的金属用同一符号分别示出，由 于与图20(b)中说明过的相同，故不重复其细节。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，示出用于形成下侧的邻接存储单元MC的有源区200，经接触221与金 属234电耦合。另外，有源区203经接触220与金属233电耦合。另外，有源区201经接触 218与金属232电耦合。图21(c)示出了直至供电单元PMCP的第2层金属布线层的布局图形。如图21(c)所示，在第2层上设置经接触254与金属235电耦合的金属255。另 外，还设置经接触252与金属236电耦合的金属253。另外，还设置经接触242与金属231电耦合的金属243。另外，还设置经接触244与金属231电耦合的金属245。该金属245是 按照与金属253、255、243相同的布局图形而形成的伪金属。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿Y方向延伸配置构成图20(C)中说明过的存储单元MC的经接触134电耦合的位线 BL的金属135。另外，沿Y方向延伸配置存储单元MC的经接触138进行电耦合的构成供给 电压ARVDD的电源线的金属137。另外，同样地，沿Y方向延伸配置构成存储单元MC的位线 /BL的金属140。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，经接触256使金属234和金属257进行电耦合。另外，还经接触249使 金属233和金属137电耦合。另外，还经接触246使金属232和金属140电耦合。图21(d)示出了直至供电单元PMCP的第3层金属布线层的布局图形。如图21 (d)所示，在第3层上设置经接触268和262分别与金属253和金属243 电耦合的共同的金属263。另外，还设置经接触264与金属255电耦合的金属265。再有， 如上所述，金属245作为伪金属而被设置，未经接触使金属245和金属265电耦合。该金属263构成供给P阱电压VSSB的电源线，金属265构成供给N阱电压VDDB 的电源线。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿X方向延伸配置图20(d)中说明过的存储单元MC的经接触155电耦合的构成电源 线的金属156。另外，关于下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供电单元 的边界区域，金属257经接触266与金属267电耦合。该金属267被构成为对下侧的邻接 存储单元MC设置的供给电压ARVSS的电源线。即，在该结构中，关于N阱电压VDDB，经金属265 接触264 金属255 接触 254 金属235 接触216、219、210 伪有源区204的路径供给阱电压。另一方面，关于P 阱电压VSSB，经金属263 接触262、268 金属253、243 接触252、242 金属236、231 接触209、211 伪有源区207、208的路径供给阱电压。图22是供电单元PMCP的沿II-II的剖面结构图。参照图22，在第3层上设置供给P阱电压VSSB的金属263。另外，在第2层上，如 上所述，设置形成位线BL、/BL的金属135、140和供给电压ARVDD的金属137。在第1层上， 设置与N阱电压VDDB进行电耦合的金属235，经接触210与对N阱区执行了 N+的离子注入 的有源区204进行电耦合。与P阱电压VSSB进行电耦合的金属236经接触209与对P阱区执行了 P+的离子 注入的有源区207进行电耦合。另外，与P阱电压VSSB进行电耦合的金属231经接触211 与对P阱区执行了 P+的离子注入的有源区208进行电耦合。 按照该结构，在供电单元PMCP中，对N阱区经伪有源区204供给N阱电压VDDB，对 P阱区经伪有源区207和208供给P阱电压VSSB。由此，可对每多个单元执行阱供电，可缩小各存储单元MC的布局面积，缩小作为 整个存储器阵列的布局面积。再有，虽然以上根据申请人所知的一般性的技术信息，说明了有关本发明的现有技术，但在申请人的记忆所及的范围内，申请人在直至申请前并没有应作为现有技术文献 信息而公开的信息。另一方面，在现有的供电单元中，在布局方面有以下问题。图23是对现有的供电单元配置电源线的情况的布局图。在此处，示出了在图21(c)和(d)中已做过说明的金属的一部分。在存储器阵列中，形成沿Y方向设置了 4条布线线道(track)的结构。具体地说， 沿Y方向示出了在此处设置于第2金属布线层上的布线线道2M0 2M3。其中，3条用作位 线BL、/BL和供给电压ARVDD的电源线。再有，3M0、3M1是设置于形成供给P阱电压VSSB和 VDDB的电源线的第3金属布线层上的布线线道。因此，为了沿Y方向进行布线连接而不与所设置的这些位线BL、/BL和电压ARVDD 的电源线相碰，就必须用剩下的1条布线线道的区域，将沿X方向设置的设置于第3金属布 线层上的电源线(N阱电压VDDB、VSSB)与基底区域的有源区的用于取作接触的金属布线。 即，必须确保从第3金属布线层至下层的打基础区域(piling region)。在此处，作为一例， 示出了在X方向为0. 1 ii m、在Y方向为0. 5 ii m的上述金属253、255沿Y方向排列的情况。该打基础区域必须分别设置供给N阱电压VDDB的电源线和供给P阱电压VSSB的 电源线，从而必须确保某种程度的面积，故为了确保该2个打基础区域，就不能缩小供电单 元PMCP的面积。即，存在按照从在同一金属布线层上形成的2条电源线至下层的供布线连 接用的Y方向的金属的长度而增大供电单元的布局面积的问题。

发明内容
本发明是为了解决上述问题而进行的，其目的在于，提供一种可通过缩小供电单 元的布局面积从而进一步缩小整个存储器阵列的布局面积的半导体存储器件。本发明的半导体存储器件具备具有多个存储单元和多个供电单元的存储器阵列， 其中上述多个存储单元被配置成矩阵状，并且每个都包括(1)第2导电类型的1对负载晶 体管，形成在第1导电类型的第1阱区；以及(2)第1导电类型的1对驱动晶体管，形成在 第2导电类型的第2阱区，连接成与上述负载晶体管构成触发器，上述多个供电单元的每个 与存储单元列对应地设置，构成用于对上述第1和第2阱区供电而设置的行。第1和第2阱 区在列方向延伸，在行方向交替配设。具备第1电源线，沿行方向与多个供电单元对应地 设置，与上述供电单元进行电耦合，用于对上述第1阱区供给第1电源电压；以及第2电源 线，沿行方向与多个供电单元对应地设置，与上述供电单元进行电耦合，用于对上述第2阱 区供给第2电源电压。第1电源线经设置在与第1金属布线层之间的接触，与第1阱区进 行电耦合，第2电源线在第1金属布线层的上层形成，经分别设置在与各金属布线层之间的 多个接触，与第2阱区进行电耦合。本发明的半导体存储器件具有由第1和第2电源线分别对第1和第2阱区供电的 供电单元。第1电源线经设置在与第1金属布线层之间的接触与第1阱区进行电耦合，第2 电源线在第1金属布线层的上层形成，经分别设置在与各金属布线层之间的多个接触与第 2阱区进行电耦合。即，第1电源线由于经1个接触与第1阱区进行电耦合，所以无需经布 线层进行电耦合的打基础区域，可削减用于确保该区域的布局裕量，缩小供电单元的布局 面积，从而缩小整个存储器阵列的面积。
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本发明的上述和其它的目的、特征、方面和优点可从结合附图而得到理解的涉及 本发明的下面的详细说明中变得清楚。


图1是按照本发明的实施方式的半导体存储器件的概略方框图。图2是说明按照本发明的实施方式1的存储器阵列的存储单元和供电单元的布局 图形的图。图3是说明图2所示的单元布局的一部分的图。图4是说明按照本发明的实施方式1的供电单元的布局图形的图。图5是按照本发明的实施方式1的对供电单元配设电源线的情况的布局图。图6是说明按照本发明的实施方式2的存储器阵列的存储单元和供电单元的布局 图形的图。图7是说明图6所示的单元布局的一部分的图。图8是说明按照本发明的实施方式2的供电单元的布局图形的图。图9是对按照本发明的实施方式1和2的供电单元的第1层金属的布局进行了比 较的图。图10是说明按照本发明的实施方式3的存储器阵列的存储单元和供电单元的布 局图形的图。图11是说明图10所示的单元布局的一部分的图。图12是说明按照本发明的实施方式3的供电单元的布局图形的图。图13是对按照本发明的实施方式2和3的供电单元的第1层金属的布局进行了 比较的图。图14是说明按照本发明的实施方式4的存储器阵列被集成配置成矩阵状的存储 单元和供电单元的图。图15是说明按照本发明的实施方式4的供电强化单元的布局图形的图。图16是一般性的存储器阵列的概略图。图17是存储单元的电路结构图。图18是说明现有的存储器阵列的存储单元和供电单元的布局图形的图。图19是说明图18所示的单元布局的一部分的图。图20是说明存储单元的布局图形的图。图21是说明现有的供电单元的布局图形的图。图22是图21的供电单元的沿着II-II的剖面结构图。图23是对现有的供电单元配置电源线的情况的布局图。
具体实施例方式下面，参照附图详细地说明本发明的实施方式。再有，对图中相同或相当的部分标 以同一符号，而不重复其说明。实施方式1参照图1，按照本发明的实施方式1的半导体存储器件1包括控制电路20、存储器
11阵列5、字驱动器10和列选择电路/输入输出控制电路15。控制电路20根据地址ADD和 控制信号CT的输入，控制整个半导体存储器件1，对字驱动器10和列选择电路/输入输出 控制电路15执行必要的指令或控制。存储器阵列5具有被集成配置成矩阵状的存储单元 MC，沿行方向(X方向)分别与存储单元行对应地设置字线WL，沿列方向(Y方向)分别与存 储单元列对应地设置位线BL、/BL。字驱动器10驱动字线WL，以执行对所选中的存储单元行的存取。另外，列选择电 路/输入输出控制电路15响应于来自控制电路20的指令，执行存储器阵列的列选择，执行 位线BL、/BL的列选择工作，例如在数据写入时，根据输入数据DIN将位线BL、/BL驱动至规 定的逻辑电平，以执行数据写入。另外，在数据读出时，根据经位线BL、/BL流到所选中的存 储单元MC的读出电流，生成并输出被所选中的存储单元MC保持的输出数据D0UT。存储器阵列5具有如图16中说明过的那样被集成配置成矩阵状的存储单元，对每 个规定的存储单元行设置由多个供电单元构成的供电单元行，由供电单元行执行阱供电。 再有，在本发明中，特别指向对存储单元MC进行阱供电的供电单元，主要说明其布局图形。用图2说明按照本发明的实施方式1的存储器阵列的存储单元和供电单元的布局 图形。参照图2，在此处，与列对应地在2个存储单元MC之间设置供电单元PMC，示出了 4个存储单元MC和2个供电单元PMC。另外，配置用于形成存储单元MC和供电单元PMC的 有源区的P阱区和N阱区在列方向即Y方向延伸，在行方向即X方向被交替配置。另外，存储单元MC和供电单元PMC被重复配置对边界区域呈镜面对称的布局，存 储单元MC和供电单元PMC在Y方向呈镜面对称配置有源区和布线。此处虽未图示，但在存 储单元列上，在邻接的存储单元MC彼此之间，在X方向呈镜面对称地配置有源区和布线。存储单元MC和供电单元PMC的布线连接等虽然不同，但为了实现布局图形的均 勻，对供电单元PMC也用与存储单元MC相同的布局图形来配置有源区和布线。S卩，在列方 向，供电单元PMC采用与在X方向与邻接的存储单元MC呈镜面对称关系的存储单元MC的 布局图形相同的伪布局图形来形成。通过采用该布局图形，可保持单元布局的布局图形的连续性，使降低了图形分散 性的均勻的布局图形成形。用图3说明图2所示的单元布局的一部分。参照图3，在此处示出了存储单元列的2个存储单元MC和设置在其间的供电单元 PMC。再有，关于存储单元MC的布局图形，由于与图20中说明过的布局图形相同，故对相同 部分不再重复其详细说明，并且对相同部分标以相同符号并说明之。下面，说明按照本发明的实施方式1的供电单元PMC的布局图形。在此处，说明采 用第1金属布线层来形成供给N阱电压VDDB的电源线的情况。用图4说明按照本发明的实施方式1的供电单元PMC的布局图形。图4(a)示出了供电单元PMC的基底部分的布局图形。在此处，如上所述，在Y方向上N型的N阱区被配置成呈线性延伸，在N阱区的两 侧配置P型的P阱区。将这些N阱区和P阱区与存储单元MC被共有，在列方向延伸配置， 采用在这些N阱区和P阱区作为伪布局图形而形成的晶体管形成用有源区，形成用于执行 阱供电的供电单元。
具体地说，在供电单元的P阱区，配置用于供给阱电压的伪有源区301。另外，在另 一 P阱区，同样地配置用于供给阱电压的伪有源区303。另外，在N阱区，配置用于供给阱电 压的伪有源区300。然后，形成为了保持布局图形的连续性而配置伪多晶硅布线的结构。具体地说，沿 X方向设置伪多晶硅布线222 225，使之与邻接的存储单元MC的布局图形呈镜面对称。在 上侧区域，多晶硅布线225沿X方向侧配置在有源区100的端部区域，多晶硅布线224沿X 方向侧延伸配置在有源区103和101的端部区域。另外，在下侧区域，多晶硅布线223沿X 方向侧延伸配置在有源区201的端部区域，多晶硅布线222沿X方向侧延伸配置在有源区 200,203的端部区域。然后，与多晶硅布线222 225电耦合的接触是为了保持布局图形的连续性而配置的。具体地说，配置对多晶硅布线222和有源区300取作共同的接触的共有接触219。 另外，对多晶硅布线223配置接触217。另外，配置对多晶硅布线224和有源区300取作共 同的接触的共有接触216。另外，对多晶硅布线225配置接触213。然后，在伪有源区301内，配置用于与对P阱供电的供给P阱电压VSSB的电源线取 作接触的接触302。另外，在伪有源区303内，配置用于与对P阱供电的供给P阱电压VSSB 的电源线取作接触的接触304。再有，在此处，被图示的虚线包围的区域是对P阱区的有源区301、303进行P型的 离子注入的区域。再有，对未被虚线包围的区域，执行N型的离子注入。与图21中说明过的布局图形进行比较，不同点是，将在P阱区内所形成的伪有源 区207、208置换为伪有源区301、302，并且将伪有源区204置换为伪有源区300。其它各点 与图21中说明过的一样。伪有源区301、303以沿Y方向各自对称地接近供电单元PMC与存储单元MC的边 界区域的方式形成错位的布局图形。具体地说，伪有源区301和多晶硅布线225被布局成 隔开规定的间隔而接近。此外，伪有源区303和多晶硅布线223被布局成隔开规定的间隔 而接近。然后，这是缩短伪有源区300的Y方向的长度、缩短共有接触216与219的间隔、 缩短供电单元的基底区域的Y方向的长度的结构。再有，在此处，在伪有源区300内，形成 不设置接触的结构。图4(b)示出了直至供电单元PMC的第1层金属布线层的布局图形。如图4(b)所示，在第1层上设置与接触213和接触302电连接的金属310。另外， 还设置与共有接触216和219电连接的金属312。另外，还设置与接触304和接触217电连 接的金属311。该金属312被用作供给N阱电压VDDB的电源线。该金属312在供电单元 PMC内具有在X方向和Y方向呈线性延伸的部分，对中心部形成为点对称的形状，并且如图 2所示，在同一行的邻接的供电单元PMC中，分别与共有接触216和219电耦合而连续地延 伸形成。在上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界区域，列 方向的存储单元MC的经接触连接上述有源区100、101、103的金属用同一符号分别示出，由 于与图20(b)中说明过的相同，故不重复其详细的说明。
另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，示出用于形成下侧的邻接存储单元MC的有源区200、201、203，由于与 图21(b)中说明过的相同，故不重复其详细的说明。图4(c)示出了直至供电单元PMC的第2层金属布线层的布局图形。如图4(c)所示，在第2层上设置经接触322与金属310电耦合的金属323。另外， 还设置经接触320与金属311电耦合的金属321。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿Y方向延伸配置构成图20(c)中说明过的存储单元MC的经接触134电耦合的位线 BL的金属135。另外，沿Y方向延伸配置构成存储单元MC的经接触138电耦合的供给电压 ARVDD的电源线的金属137。另外，同样地，沿Y方向延伸配置构成存储单元MC的位线/BL 的金属140。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，经图21(c)中说明过的接触256使金属234和金属257电耦合。另外， 还经接触249使金属233和金属137电耦合。另外，还经接触246使金属232和金属140 电華禹合。图4(d)示出了直至供电单元PMC的第3层金属布线层的布局图形。如图4(d)所示，在第3层上设置经接触334和335分别与金属323电耦合的金属 332和333。另外，还设置经接触330和331分别与金属321电耦合的金属332和333。该 金属332和333构成供给P阱电压VSSB的电源线。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿X方向延伸配置图20(d)中说明过的存储单元MC的经接触155电耦合的构成供给 电压ARVSS的电源线的金属156。另外，关于下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供电单元 的边界区域，金属257经接触266与金属267电耦合。该金属267作为对下侧的邻接存储 单元MC设置的供给电压ARVSS的电源线沿X方向延伸配置。S卩，在该结构中，关于N阱电压VDDB，经金属312 接触216、219 伪有源区300 的路径供给阱电压。另一方面，关于P阱电压VSSB，经金属332、333 接触330、331、334、 335 金属321、323 接触320、322 金属311、310 接触304、302 伪有源区303、301 的路径供给阱电压。用图5说明按照本发明的实施方式1的对供电单元配置电源线的情况的布局。在此处，示出了在图4(c)和(d)中已做过说明的金属的一部分。在存储单元阵列中，如上所述，在第2金属布线层上形成设置了 4条布线线道的结 构。具体地说，沿Y方向在此处示出了 2M0 2M3。其中，3条用作位线BL、/BL和供给电压 ARVDD的电源线。因此，在对剩下的2个N阱电压VDDB和VSSB进行布线连接时，为了进行布线连接 而不与这些位线BL、/BL和电压ARVDD的电源线相碰，必须用剩下的1条布线线道的区域， 以确保向下层的打基础区域，但在本实施方式1的结构中，由于对供给N阱电压VDDB的电 源线形成采用了与第3金属布线层不同的第1金属布线层的金属的结构，故无需向下层的 打基础区域，只要确保P阱电压VSSB的电源线的打基础区域即可。
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因此，在现有的供电单元中，如上所述，为了确保沿Y方向2个相互不同的打基础 区域，不能缩小Y方向的长度，但按照本申请的结构，如能确保1个打基础区域的面积即已 足够，可缩小供电单元PMC的Y方向的长度，缩小供电单元的布局面积。S卩，通过缩小供电 单元的布局面积，可进一步缩小整个存储器阵列的布局面积。在图23的结构中，关于现有的供电单元PMCP，必须确保沿X方向设置的布线线道 沿Y方向可配置3条这种程度的布局裕量，但在按照本发明的实施方式1的供电单元PMC 的情况下，沿X方向设置的布线线道缩小至沿Y方向可配置2条这种程度，此种情况示于图 5。再有，在本例中，出于增强P阱电压VSSB的目的，作为一例，示出了供给P阱电压 VSSB的2条电源线被配置在第3金属布线层的布线线道3M0、3M1上的情况，但特别是供给 P阱电压VSSB的电源线不必是2条，当然也可形成用1条布线来执行布线连接的结构。另 外，在本例中，形成金属312和伪有源区300经过共有接触216、219进行电耦合的结构，但 也可形成在伪有源区300内设置与金属312电耦合的接触的结构。实施方式2用图6说明按照本发明的实施方式2的存储器阵列的存储单元和供电单元的布局 图形。参照图6，在此处，与列对应地在2个存储单元MC之间设置供电单元PMCa，示出了 4个存储单元MC和2个供电单元PMCa。另外，配置用于形成存储单元MC和供电单元PMCa 的有源区的P阱区和N阱区在列方向即Y方向延伸，在行方向即X方向交替配置。另外，存储单元MC和供电单元PMCa重复配置对边界区域呈镜面对称的布局，存储 单元MC和供电单元PMCa在Y方向呈镜面对称地配置有源区和布线。另外，此处虽未图示， 但在存储单元列上，在邻接的存储单元MC彼此之间，在X方向呈镜面对称地配置有源区和 布线。用图7说明图6所示的单元布局的一部分。参照图7，在此处示出了存储单元列的2个存储单元MC和设置在其间的供电单元 PMCa。再有，关于存储单元MC的布局图形，由于与图20中说明过的布局图形相同，故对相 同部分不再重复其详细的说明，并且对相同部分标以相同符号并说明之。下面，说明按照本发明的实施方式2的供电单元PMCa的布局图形。在此处，说明 进一步错开供给P阱电压VSSB的有源区的接触的位置的情况。用图8说明按照本发明的实施方式2的供电单元PMCa的布局图形。图8(a)示出了供电单元PMCa的基底部分的布局图形。在此处，如上所述，在Y方向上N型的N阱区被配置成呈线性延伸，在N阱区的两 侧配置P型的P阱区。将这些N阱区和P阱区与存储单元MC被共有，在列方向延伸配置， 采用在这些N阱区和P阱区内作为伪布局图形而形成的晶体管形成用有源区，形成用于执 行阱供电的供电单元。然后，在按照本发明的实施方式2的供电单元PMCa的P阱区内，在上侧区域和下 侧区域的邻接的存储单元MC中所用的有源区被进一步延伸设置。具体地说，置换为有源区 100、201，有源区100#和201#被延伸配置到供电单元PMCa的P阱区。在此处，示出了有源 区100#和有源区201#，有源区100#是L字形的有源区沿Y方向呈镜面对称地弯折而成，有源区201#是L字形的有源区沿X方向呈镜面对称地弯折而成，有源区100#和有源区201# 分别被伪多晶硅布线225、223隔离。然后，在有源区100#的供电单元侧的被伪多晶硅布线225隔离的有源区(隔离有 源区)内，配置用于与对P阱供电的供给P阱电压VSSB的电源线取作接触的接触401。另 外，在有源区201#的供电单元侧的被伪多晶硅布线223隔离的有源区(隔离有源区)内， 配置用于与对P阱供电的供给P阱电压VSSB的电源线取作接触的接触404。再有，在此处，被图示的虚线包围的区域是对P阱区的有源区100#、201#的一部分 进行P型的离子注入的区域。再有，对未被虚线包围的区域，执行N型的离子注入。与图4中说明过的布局图形进行比较，不同点是，削除在P阱区内所形成的有源区 301、303，置换为有源区100#、201#，并且将有源区300置换为伪有源区402。其它各点与图 4中说明过的一样。如上所述，有源区100#、有源区201#是在上侧区域和下侧区域的同一列的邻接存 储单元MC中所用的有源区进一步延伸配置的产物，接触401沿多晶硅布线225被配置在与 接触109对称的位置上。另外，接触404沿多晶硅布线223被配置在与接触218对称的位置上。在图4的结构中，供电单元中所设置的伪有源区301、303与多晶硅布线225、223 和有源区100、201是各自独立的，为确保布局的裕量，必须隔开规定的间隔而配置，但在该 结构中，这是共有上侧区域和下侧区域的邻接存储单元MC中所用的有源区、并采用栅极隔 离的有源区来配置对供电单元侧的P阱供电的供给P阱电压VSSB的电源线和接触的结构。于是，与伪有源区300相比，这是可缩短伪有源区402的Y方向的长度、缩短共有 接触216和219的间隔、缩小供电单元的基底区域的Y方向的长度的结构。图8(b)示出了直至供电单元PMCa的第1层金属布线层的布局图形。如图8(b)所示，在第1层上设置与接触213和接触401电连接的金属416。另夕卜， 还设置与共有接触216和219电连接的金属415。另外，还设置与接触404和接触217电 连接的金属417。该金属415被用作供给N阱电压VDDB的电源线。该金属415在供电单 元PMCa内具有在X方向和Y方向呈线性延伸的部分，对中心部形成为点对称的形状，并且 如图6所示，在同一行的邻接的供电单元PMCa中，分别与共有接触216和219电耦合而连 续地延伸形成。如上所述，在上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边 界区域，列方向的存储单元MC的经接触连接的金属用同一符号分别示出，由于与图20(b) 中说明过的相同，故不重复其详细的说明。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，用同一符号分别示出下侧的邻接存储单元MC的经接触连接的金属，由 于与图21(b)中说明过的相同，故不重复其详细的说明。图8 (c)示出了直至供电单元PMCa的第2层金属布线层的布局图形。如图8(c)所示，在第2层上设置经接触420与金属416电耦合的金属421。另夕卜， 还设置经接触422与金属417电耦合的金属423。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿Y方向延伸配置构成图20(C)中说明过的存储单元MC的经接触134电耦合的位线BL的金属135。另外，沿Y方向延伸配置构成存储单元MC的经接触138进行电耦合的供给 电压ARVDD的电源线的金属137。另外，同样地，沿Y方向延伸配置构成存储单元MC的位线 /BL的金属140。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，经图21 (c)中说明过的接触256使金属234和金属257进行电耦合。另 外，还经接触249使金属233和金属137进行电耦合。另外，还经接触246使金属232和金 属140进行电耦合。图8(d)示出了直至供电单元PMCa的第3层金属布线层的布局图形。如图8(d)所示，在第3层上设置经接触430和432分别与金属421和423进行电 耦合的共同的金属431。该金属431构成供给P阱电压VSSB的电源线。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿X方向延伸配置图20(d)中说明过的存储单元MC的经接触155电耦合的构成供给 电压ARVSS的电源线的金属156。另外，关于下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供电单元 的边界区域，金属257经接触266与金属267电耦合。该金属267作为对下侧的邻接存储 单元MC设置的供给电压ARVSS的电源线沿X方向延伸配置。S卩，在该结构中，关于N阱电压VDDB，经金属415 接触216、219 伪有源区402 的路径供给阱电压。另一方面，关于P阱电压VSSB，经金属431 接触432、430 金属423、 421 接触422、420 金属417、416 接触404、401 栅极隔离的有源区201#、100# (隔离 有源区)的路径供给阱电压。在该结构中，与实施方式1中说明过的一样，由于对供给N阱电压VDDB的电源线 形成采用了与第3金属布线层不同的第1金属布线层的金属的结构，故无需向下层的打基 础区域，只要确保P阱电压VSSB的电源线的打基础区域即可。因此，在现有的供电单元中，如上所述，为了确保沿Y方向2个相互不同的打基础 区域，不能缩小Y方向的长度，但按照本申请的结构，如能确保1个打基础区域的面积即已 足够，可缩小供电单元PMC的Y方向的长度，缩小供电单元的布局面积。S卩，通过缩小供电 单元的布局面积，可进一步缩小整个存储器阵列的布局面积。然后，按照本发明的实施方式2的供电单元PMCa与实施方式1的供电单元PMC相 比，可进一步缩小布局面积。用图9说明对按照本发明的实施方式1和2的供电单元的第1层金属的布局进行 了比较的图。在此处，与图9(a)对应地示出了图4(b)的第1金属布线层的金属部分。另外，与 图9(b)对应地示出了图8(b)所示的第1金属布线层的金属部分。如图9(a)所示，在图4的按照实施方式1的供电单元PMC的结构中，由于供电单 元中所设置的伪有源区301与多晶硅布线225和有源区100是各自独立的，为确保布局的 裕量，必须隔开规定的间隔而配置，所以对在将接触213和接触302电耦合的第1金属布线 层上所形成的金属310而言，必须按照与规定的间隔部分对应的长度部分SO来形成沿Y方 向延伸的金属310，但由于在按照本发明的实施方式2的供电单元PMCa的结构中，这是共有 在上侧区域的存储单元MC中所用的有源区、并采用栅极隔离的有源区来配置对供电单元侧的P阱供电的供给P阱电压VSSB的电源线和接触的结构，所以无需确保布局裕量，对将 接触213和接触401电耦合的金属416而言，可实现缩小了沿Y方向与规定的间隔部分对 应的长度的布局结构。即，在按照本发明的实施方式2的按照供电单元PMCa的结构中，可 按照在供电单元侧所设置的有源区的布局裕量部分沿Y方向来缩小布局。因此，如假定本发明的实施方式1的供电单元PMC在Y方向的长度为Y0，则在本发 明的实施方式2的供电单元PMCa的结构中，可将Y方向的长度设计为Yl ( < Y0)，可进一步 缩小供电单元的布局面积，并且可进一步缩小整个存储器阵列的布局面积。实施方式3用图10说明按照本发明的实施方式3的存储器阵列的存储单元和供电单元的布 局图形。参照图10，在此处，与列对应地在2个存储单元MC之间设置供电单元PMCb，示出 了 4个存储单元MC和2个供电单元PMCb。另外，配置用于形成存储单元MC和供电单元 PMCb的有源区的P阱区和N阱区在列方向即Y方向延伸，在行方向即X方向交替配置。另外，存储单元MC和供电单元PMCb重复配置对边界区域呈镜面对称的布局，存储 单元MC和供电单元PMCb在Y方向呈镜面对称地配置有源区和布线。另外，此处虽未图示， 但在存储单元列上，在邻接的存储单元MC彼此之间，在X方向呈镜面对称地配置有源区和 布线。用图11说明图10所示的单元布局的一部分。参照图11，在此处示出了存储单元列的2个存储单元MC和设置在其间的供电单元 PMCb。再有，关于存储单元MC的布局图形，由于与图20中说明过的布局图形相同，故对相 同部分不再重复其详细的说明，并且对相同部分标以相同符号并说明之。下面，说明按照本发明的实施方式3的供电单元PMCb的布局图形。在此处，说明 用伪多晶硅布线来供给P阱电压VSSB的结构。用图12说明按照本发明的实施方式3的供电单元PMCb的布局图形。图12(a)示出了供电单元PMCb的基底部分的布局图形。在此处，如上所述，在Y方向上N型的N阱区被配置成呈线性延伸，在N阱区的两 侧配置P型的P阱区。将这些N阱区和P阱区与存储单元MC被共有，在列方向延伸配置， 采用在这些N阱区和P阱区内作为伪布局图形而形成的晶体管形成用有源区，形成用于执 行阱供电的供电单元。然后，在按照本发明的实施方式3的供电单元PMCb的P阱区内，如在实施方式2中 说明过的那样，在上侧区域和下侧区域的邻接的存储单元MC中所用的有源区被进一步延 伸设置。具体地说，有源区100#和201#被延伸配置到供电单元PMCb的P阱区。在此处， 示出了有源区100#和有源区201#，有源区100#是L字形的有源区沿Y方向呈镜面对称地 弯折而成，有源区201#是L字形的有源区沿X方向呈镜面对称地弯折而成，有源区100#和 有源区201#分别被伪多晶硅布线225、223隔离。然后，在有源区100#的被伪多晶硅布线225隔离的有源区(隔离有源区)内，配 置用于与对P阱供电的供给P阱电压VSSB的电源线取作接触的接触401。另外，在有源区 201#的被伪多晶硅布线223隔离的有源区(隔离有源区)内，配置用于与对P阱供电的供 给P阱电压VSSB的电源线取作接触的接触404。
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再有，在此处，被图示的虚线包围的区域是对P阱区的有源区100#、201#的一部分 进行P型的离子注入的区域。再有，对未被虚线包围的区域，执行N型的离子注入。与图8中说明过的布局图形进行比较，不同点是，将伪有源区402置换为伪有源区 500，并且将伪多晶硅布线222和224分别置换为伪多晶硅布线222#和224#。其它各点与 图8中说明过的一样。伪有源区500与伪有源区402相比，缩短了 Y方向的长度，共有接触216和219的 间隔缩短，是供电单元的基底区域的Y方向的长度缩小了的结构。另外，伪多晶硅布线222#和224#虽未图示，但假定在X方向延伸配置到邻接的供 电单元的区域，被布局成相互共有的结构。图12(b)示出了直至供电单元PMCb的第1层金属布线层的布局图形。如图12(b)所示，在第1层上设置与接触213和接触401电连接的金属416。另 外，还设置与共有接触216和219电连接的金属505。另外，还设置与接触404和接触217 电连接的金属417。该金属505是为了仅仅与对应的供电单元PMCb的共有接触216和219 相互电耦合而设置的金属，该金属505未延伸形成为如实施方式1和2中说明过的那样用 第1层金属将邻接的供电单元的共有接触216和219分别相互进行电耦合。按照本发明的实施方式3的供电单元PMCb在X方向相互邻接的供电单元中，采用 相互共有的伪多晶硅布线来供给N阱电压VDDB。具体地说，在图12(b)中，采用多晶硅布线 222#和224#来供给N阱电压VDDB。再有，如上所述，在上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单 元的边界区域，列方向的存储单元MC的经接触连接的金属用同一符号分别示出，由于与图 20(b)中说明过的相同，故不重复其详细的说明。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，用同一符号分别示出下侧的邻接存储单元MC的经接触连接的金属，由 于与图21(b)中说明过的相同，故不重复其详细的说明。图12(c)示出了直至供电单元PMCb的第2层金属布线层的布局图形。如图12(c)所示，在第2层上设置经接触501与金属416电耦合的金属502。另 外，还设置经接触507与金属417电耦合的金属504。另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿Y方向延伸配置构成图20(C)中说明过的存储单元MC的经接触134电耦合的位线 BL的金属135。另外，沿Y方向延伸配置构成存储单元MC的经接触138电耦合的供给电压 ARVDD的电源线的金属137。另外，同样地，沿Y方向延伸配置构成存储单元MC的位线/BL 的金属140。另外，同样地，在下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供 电单元的边界区域，经图21 (c)中说明过的接触256使金属234和金属257电耦合。另外， 还经接触249使金属233和金属137电耦合。另外，还经接触246使金属232和金属140 电華禹合。图12(d)示出了直至供电单元PMCb的第3层金属布线层的布局图形。如图12 (d)所示，在第3层上设置经接触508和509分别与金属502和504电耦 合的共同的金属510。该金属510构成供给P阱电压VSSB的电源线。
另外，关于上侧区域，在构成同一列的上侧的邻接存储单元MC与供电单元的边界 区域，沿X方向延伸配置图20(d)中说明过的存储单元MC的经接触155电耦合的构成供给 电压ARVSS的电源线的金属156。另外，关于下侧区域，在构成下侧的同一列的下侧的邻接存储单元MC与供电单元 的边界区域，金属257经接触266与金属267电耦合。该金属267作为对下侧的邻接存储 单元MC设置的供给电压ARVSS的电源线沿X方向延伸配置。S卩，在该结构中，关于N阱电压VDDB，经多晶硅布线222# 接触219 伪有源区 500的路径供给阱电压。另一方面，关于P阱电压VSSB，经金属510 接触509、508 金 属504、502 接触507、501 金属417、416 接触404、401 栅极隔离的有源区201#、 100#(隔离有源区)的路径供给阱电压。在该结构中，由于对供给N阱电压VDDB的电源线形成采用多晶硅布线来供给的结 构，故无需从第3层至下层的打基础区域，只要确保P阱电压VSSB的电源线的打基础区域 即可。因此，在现有的供电单元中，如上所述，为了确保沿Y方向2个相互不同的打基础 区域，就不能缩小Y方向的长度，但按照本申请的结构，如能确保1个打基础区域的面积即 已足够，可缩小供电单元PMC的Y方向的长度，缩小供电单元的布局面积。即，通过缩小供 电单元的布局面积，可进一步缩小整个存储器阵列的布局面积。然后，按照本发明的实施方式3的供电单元PMCb与实施方式1的供电单元PMC相 比，可进一步缩小布局面积。用图13说明对按照本发明的实施方式2和3的供电单元的第1层金属的布局进 行了比较的情况。在此处，与图13(a)对应地示出了图8(b)的第1金属布线层的金属部分。另外， 与图13(b)对应地示出了图12(b)所示的第1金属布线层的金属部分。如图13(a)所示，在图8的按照实施方式2的供电单元PMCa的结构中，采用了使 用在第1金属布线层上所设置的金属415对N阱供给N阱电压VDDB的结构。具体地说，用 接触216和219使基底上所设置的有源区402与金属415进行电耦合，形成对N阱供给N 阱电压VDDB的结构，但在按照本发明的实施方式3的结构中，采用与邻接的供电单元共有 的多晶硅布线222#和224#来供给N阱电压VDDB。金属505是通过将接触216和219相 互电耦合以抑制多晶硅布线的布线电阻的打底的金属布线。即，关于沿X方向所设置的供 电单元PMCb，从一侧的多晶硅布线222#经共有接触219对有源区500供给N阱电压VDDB， 并且经与有源区500和金属505电耦合的共有接触219对另一侧的多晶硅布线224#供给 N阱电压VDDB，经另一侧的多晶硅布线224#对邻接的供电单元供给N阱电压VDDB。按照该结构，由于无需配置用于供给N阱电压VDDB的第1层的共有的金属布线， 无需确保用于配置共有的金属布线的布局裕量，所以可实现沿Y方向缩小了用于对金属布 线进行布局的长度的布局结构。即，在按照本发明的实施方式2的按照供电单元PMCa的结 构中，可按照第1层的共有的金属布线部分沿Y方向缩小布局。例如，在将实施方式2的供 电单元的Y轴方向的长度定为Y1的情况下，可将实施方式3的供电单元的Y轴方向的长度 设计为Y2( < Y1)，可进一步缩小供电单元的布局面积，并且可进一步缩小整个存储器阵列 的布局面积。
实施方式4在本发明的实施方式4中，说明采用与伪存储单元对应地设置的电源线来进一步 强化向供电单元供给的阱电压的方式。在此处，说明强化N阱电压VDDB的方式。用图14说明按照本发明的实施方式4的存储器阵列被集成配置成矩阵状的存储 单元和供电单元。参照图14，在此处，是与4行的存储单元行对应地设置供电单元行并且与规定的 存储单元列对应地设置了伪存储单元列的结构。假定构成伪存储单元列的伪存储单元DMC并不作为常规的存储单元工作，不设置 与电源线的接触。具体地说，在图20的存储单元的布局图形中，对伪存储单元DMC而言，形 成不设置与金属137的接触136和138的结构。在此处，说明作为与伪存储单元列对应的供电单元的、并且用于进一步强化阱电 压的供电单元(供电强化单元)。在此处，作为一例，说明对按照实施方式3的供电单元 PMCb的布局图形进行了变形的供电单元PMCc。其它供电单元是按照本发明的实施方式3 的供电单元，由于与上述说明过的相同，故不再重复其详细的说明。用图15说明按照本发明的实施方式4的供电强化单元PMCc的布局图形。图15(a)示出了供电单元PMCc的基底部分的布局图形。与图12中说明过的供电单元PMCb进行比较，不同点是，它是削除了与上侧区域和 下侧区域邻接的存储单元MC的取作与电压ARVDD的接触的接触115和220的结构，其它各 点相同。图15(b)示出了直至供电单元PMCc的第1层金属布线层的布局图形。与图12中说明过的供电单元PMCb进行比较，不同点是，它是削除了与上侧区域和 下侧区域邻接的存储单元MC的用于取作与电压ARVDD的接触的金属125、233和接触115、 220的结构，其它各点相同。图15(c)示出了直至供电单元PMCc的第2层金属布线层的布局图形。与图12中说明过的供电单元PMCb进行比较，不同点是，金属505与金属137经接 触600电耦合。该金属137作为供给N阱电压VDDB的电源线而被构成。图15(d)示出了直至供电单元PMCc的第3层金属布线层的布局图形，与图12中 说明过的结构相同。S卩，在该结构中，关于N阱电VDDB，经多晶硅布线222# 接触219 伪有源区500 的路径供给阱电压，并且经金属137 接触600 金属505 接触216、219 有源区500 的路径供给阱电压。 在该结构中，由于关于供电强化单元PMCc，不仅用多晶硅布线，而且还用与伪存储 单元列对应地设置的电源线来构成供给N阱电压VDDB的电源线，所以可进一步强化供给阱 电压。再有，虽然在本实施方式4中，用按照实施方式3的供电单元PMCb的布局图形来 说明供电强化单元的布局图形，但并不特别限定于按照实施方式3的供电单元PMCb，也可 用按照实施方式1和2的供电单元的布局图形，按照同样的方式设计供电强化单元。虽然详细地说明并揭示了本发明，但可以清楚地理解的是，这仅仅是例示性的，而 不是限定性的，发明的宗旨和范围仅由所附权利要求的范围加以限定。
权利要求
一种半导体存储器件，其中，具有多个供电单元和在行列上配置有存储单元的存储单元阵列，上述存储单元的每个都包括第一P沟道MOS负载晶体管和第二P沟道MOS负载晶体管，形成于N阱区；第一N沟道MOS驱动晶体管，形成于第一P阱区，连接于上述第一P沟道MOS负载晶体管以构成第一倒相器；第二N沟道MOS驱动晶体管，形成于第二P阱区，连接于上述第二P沟道MOS负载晶体管以构成第二倒相器；第一N沟道MOS存取晶体管，形成于上述第一P阱区，连接于上述第一倒相器；以及第二N沟道MOS存取晶体管，形成于上述第二P阱区，连接于上述第二倒相器，上述供电单元在行方向上排列配置，分别在对应的存储单元列中对在列方向延伸的上述第一P阱区、上述第二P阱区和上述N阱区进行供电，上述在行方向上排列配置的供电单元分别包括对上述N阱区供给N阱电压的电源线；对上述第一和第二P阱区供给P阱电压的电源线；对上述第一P沟道MOS负载晶体管和上述第二P沟道MOS负载晶体管供给高侧电源电压的电源线；以及对上述第一N沟道MOS驱动晶体管和上述第二N沟道MOS驱动晶体管供给低侧电源电压的电源线，上述供给N阱电压的电源线配置于第一金属布线层，上述供给高侧电源电压的电源线配置于第一金属布线层上层的第二金属布线层，上述供给P阱电压的电源线和上述供给低侧电源电压的电源线配置于上述第二金属布线层上层的第三金属布线层。
2.一种半导体存储器件，其中，具有多个位线对、多个供电单元和在行列上配置有存储单元的存储单元阵列， 上述存储单元的每个都包括第一 P沟道MOS负载晶体管和第二 P沟道MOS负载晶体管，形成于N阱区； 第一 N沟道MOS驱动晶体管，形成于第一 P阱区，连接于上述第一 P沟道MOS负载晶体 管以构成第一倒相器；第二 N沟道MOS驱动晶体管，形成于第二 P阱区，连接于上述第二 P沟道MOS负载晶体 管以构成第二倒相器；第一 N沟道MOS存取晶体管，形成于上述第一 P阱区，连接于上述第一倒相器；以及 第二 N沟道MOS存取晶体管，形成于上述第二 P阱区，连接于上述第二倒相器， 上述位线对对应于上述存储单元列进行配置，上述供电单元在行方向上排列配置，分别在对应的存储单元列中对在列方向延伸的上 述第一 P阱区、上述第二 P阱区和上述N阱区进行供电， 上述在行方向上排列配置的供电单元分别包括 对上述N阱区供给N阱电压的电源线；以及 对上述第一和第二P阱区供给P阱电压的电源线，上述供给N阱电压的电源线配置于第一金属布线层，上述位线对配置于第一金属布线层上层的第二金属布线层，上述供给P阱电压的电源线配置于上述第二金属布线层上层的第三金属布线层。
全文摘要
本发明涉及可缩小布局面积的半导体存储器件。在第1金属布线层上设置供给N阱电压(VDDB)的金属(312)。金属(312)通过共有接触(216和219)与设置在N阱区内的有源层(300)进行电耦合，对N阱区供给N阱电压(VDDB)。在第3金属布线层上设置供给P阱电压(VSSB)的金属(332、333)。供给N阱电压(VDDB)的金属(312)因形成使用了第1金属布线层的金属的结构，故无需向下层的打基础区域，只要确保P阱电压(VSSB)的金属(332、333)的向下层的打基础区域即可。因此，可缩小供电单元(PMC)的Y方向的长度，并可缩小供电单元的布局面积。
文档编号G11C8/08GK101950583SQ20101026500
公开日2011年1月19日 申请日期2007年5月11日 优先权日2006年5月11日
发明者石井雄一郎 申请人:瑞萨电子株式会社